JP2003086798A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＰＭＯＳトランジスタのゲート電極中にＧｅ
を導入してＢの活性化率を高めた半導体装置において、
ゲート電極の表面に金属サリサイド層を好適に形成して
ゲート電極の低抵抗化を実現した半導体装置とその製造
方法を提供する。 【解決手段】ＰＭＯＳトランジスタのゲート電極７Ｐは
ａ−Ｓｉ膜７１及びＳｉＧｅ膜７２からなる下層膜と、
その上のポリシリコン膜７３、バリア膜（ＳｉＯ）７
４、キャップシリコン膜（ａ−Ｓｉ）７５からなる上層
膜と、キャップシリコン膜７５の表面に形成された金属
シリサイド層１２とを備えている。ＳｉＧｅ膜７２中に
含まれるＧｅによってＰＭＯＳトランジスタのゲート電
極に注入されたＰ型不純物の活性化率が改善され、ゲー
ト絶縁膜６との界面での空乏層が抑制され、ＰＭＯＳト
ランジスタの特性劣化が防止される。また、バリア膜７
４によってＧｅがキャップシリコン膜７５の表面にまで
拡散することが防止でき、キャップシリコン膜７５の表
面に形成する金属シリサイド層１２の凝集を防止し、均
一でかつ低抵抗な金属シリサイド層が形成可能となる。
を導入してＢの活性化率を高めた半導体装置において、
ゲート電極の表面に金属サリサイド層を好適に形成して
ゲート電極の低抵抗化を実現した半導体装置とその製造
方法を提供する。 【解決手段】ＰＭＯＳトランジスタのゲート電極７Ｐは
ａ−Ｓｉ膜７１及びＳｉＧｅ膜７２からなる下層膜と、
その上のポリシリコン膜７３、バリア膜（ＳｉＯ）７
４、キャップシリコン膜（ａ−Ｓｉ）７５からなる上層
膜と、キャップシリコン膜７５の表面に形成された金属
シリサイド層１２とを備えている。ＳｉＧｅ膜７２中に
含まれるＧｅによってＰＭＯＳトランジスタのゲート電
極に注入されたＰ型不純物の活性化率が改善され、ゲー
ト絶縁膜６との界面での空乏層が抑制され、ＰＭＯＳト
ランジスタの特性劣化が防止される。また、バリア膜７
４によってＧｅがキャップシリコン膜７５の表面にまで
拡散することが防止でき、キャップシリコン膜７５の表
面に形成する金属シリサイド層１２の凝集を防止し、均
一でかつ低抵抗な金属シリサイド層が形成可能となる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＰチャネル型ＭＯＳ
トランジスタを含む半導体装置に関し、特に短チャネル
効果を抑制するとともに、自己整合的に形成した金属シ
リサイド構造、すなわちサリサイド構造のゲート電極を
備える半導体装置とその製造方法に関するものである。
トランジスタを含む半導体装置に関し、特に短チャネル
効果を抑制するとともに、自己整合的に形成した金属シ
リサイド構造、すなわちサリサイド構造のゲート電極を
備える半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】Ｐチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳトランジスタ）及びＮチャネル型ＭＯＳト
ランジスタ（以下、ＮＭＯＳトランジスタ）を備える半
導体装置では、ゲート電極の微細化、ゲート絶縁膜の薄
膜化が進められているが、ゲート電極の微細化に伴う短
チャネル効果を抑制するために、ＰＭＯＳトランジスタ
のゲート電極を構成するポリシリコンにＢ（ボロン）等
のＰ型不純物を導入し、ＮＭＯＳトランジスタのゲート
電極を構成するポリシリコンにＡｓ（砒素）やＰ（リ
ン）等のＮ型不純物を導入することが行われる。通常、
これら不純物の導入は、シリコン等の半導体基板上にゲ
ート絶縁膜、ゲート電極を形成した後、半導体基板に不
純物をイオン注入してソース・ドレインの各イオン注入
層を形成するとともに、これと同時に不純物をゲート電
極にイオン注入する。その上で、熱処理を行ってソース
・ドレインにイオン注入した不純物を活性化してソース
・ドレイン領域を形成するとともに、ゲート電極に注入
した不純物を活性化する手法がとられている。
下、ＰＭＯＳトランジスタ）及びＮチャネル型ＭＯＳト
ランジスタ（以下、ＮＭＯＳトランジスタ）を備える半
導体装置では、ゲート電極の微細化、ゲート絶縁膜の薄
膜化が進められているが、ゲート電極の微細化に伴う短
チャネル効果を抑制するために、ＰＭＯＳトランジスタ
のゲート電極を構成するポリシリコンにＢ（ボロン）等
のＰ型不純物を導入し、ＮＭＯＳトランジスタのゲート
電極を構成するポリシリコンにＡｓ（砒素）やＰ（リ
ン）等のＮ型不純物を導入することが行われる。通常、
これら不純物の導入は、シリコン等の半導体基板上にゲ
ート絶縁膜、ゲート電極を形成した後、半導体基板に不
純物をイオン注入してソース・ドレインの各イオン注入
層を形成するとともに、これと同時に不純物をゲート電
極にイオン注入する。その上で、熱処理を行ってソース
・ドレインにイオン注入した不純物を活性化してソース
・ドレイン領域を形成するとともに、ゲート電極に注入
した不純物を活性化する手法がとられている。
【０００３】しかしながら、ＰＭＯＳトランジスタのゲ
ート電極に導入したＢはＡｓやＰに比較して活性化し難
いため、前述したソース・ドレイン領域に対する活性化
処理ではゲート電極の底部、すなわちゲート絶縁膜との
界面領域でのＢの活性化が十分に行われない。そのた
め、ゲート絶縁膜の界面におけるＢの活性化濃度が低い
状態となり、当該界面においてゲート電極中に空乏層が
生じ、この空乏層によりゲートのしきい値が変動する
等、ＰＭＯＳトランジスタの特性の劣化が生じることに
なる。この場合、ゲート電極中でのＢの活性化を十分に
行うための熱処理を行うと、ソース・ドレイン領域にお
ける不純物の活性化が過度になり、浅いソース・ドレイ
ン領域を形成することができなくなる。
ート電極に導入したＢはＡｓやＰに比較して活性化し難
いため、前述したソース・ドレイン領域に対する活性化
処理ではゲート電極の底部、すなわちゲート絶縁膜との
界面領域でのＢの活性化が十分に行われない。そのた
め、ゲート絶縁膜の界面におけるＢの活性化濃度が低い
状態となり、当該界面においてゲート電極中に空乏層が
生じ、この空乏層によりゲートのしきい値が変動する
等、ＰＭＯＳトランジスタの特性の劣化が生じることに
なる。この場合、ゲート電極中でのＢの活性化を十分に
行うための熱処理を行うと、ソース・ドレイン領域にお
ける不純物の活性化が過度になり、浅いソース・ドレイ
ン領域を形成することができなくなる。
【０００４】このような問題に対し、ゲート電極のポリ
シリコンにＧｅ（ゲルマニウム）を注入することでＢの
活性化率を向上し、ゲート絶縁膜の界面におけるＢの活
性化濃度を高めて空乏層を抑制する技術が提案されてい
る。例えば、特開２０００−１５０６６９公報では、Ｐ
ＭＯＳトランジスタのゲート電極を下層のＳｉＧｅと、
その上層のＳｉ（ポリシリコン）で構成した技術が記載
されている。図１０（ａ）はこのようなトランジスタの
構成例を示す概略断面図であり、図外のシリコン基板上
のエピタキシャル層２にＮウェル４が形成され、素子分
離絶縁膜５により素子形成領域が区画されている。前記
素子形成領域のＮウェル４上にはゲート絶縁膜６として
シリコン酸化膜が形成され、ゲート絶縁膜６上にゲート
電極７が形成されている。前記ゲート電極７は、ａ−Ｓ
ｉ膜７１１、ＳｉＧｅ膜７１２、ポリシリコン膜７１３
が順次積層された積層構造とされており、所要のパター
ンに形成されて前記ゲート電極７として構成されてい
る。また、前記ゲート電極７及び前記Ｎウェル４のソー
ス・ドレイン形成領域にそれぞれＢがイオン注入され
る。さらに、前記ゲート電極７の側面にサイドウォール
絶縁膜１０が形成された後、前記ゲート電極７及びソー
ス・ドレイン領域９の表面を覆うようにＣｏ膜が形成さ
れる。その上で熱処理を行ってゲート電極７中のＢを活
性化するとともに、Ｎウェル４にＰ型ソース・ドレイン
領域９が形成され、さらにゲート電極７及びソース・ド
レイン領域９の各表面にＣｏをシリサイド化したＣｏシ
リサイド層１２が形成される。
シリコンにＧｅ（ゲルマニウム）を注入することでＢの
活性化率を向上し、ゲート絶縁膜の界面におけるＢの活
性化濃度を高めて空乏層を抑制する技術が提案されてい
る。例えば、特開２０００−１５０６６９公報では、Ｐ
ＭＯＳトランジスタのゲート電極を下層のＳｉＧｅと、
その上層のＳｉ（ポリシリコン）で構成した技術が記載
されている。図１０（ａ）はこのようなトランジスタの
構成例を示す概略断面図であり、図外のシリコン基板上
のエピタキシャル層２にＮウェル４が形成され、素子分
離絶縁膜５により素子形成領域が区画されている。前記
素子形成領域のＮウェル４上にはゲート絶縁膜６として
シリコン酸化膜が形成され、ゲート絶縁膜６上にゲート
電極７が形成されている。前記ゲート電極７は、ａ−Ｓ
ｉ膜７１１、ＳｉＧｅ膜７１２、ポリシリコン膜７１３
が順次積層された積層構造とされており、所要のパター
ンに形成されて前記ゲート電極７として構成されてい
る。また、前記ゲート電極７及び前記Ｎウェル４のソー
ス・ドレイン形成領域にそれぞれＢがイオン注入され
る。さらに、前記ゲート電極７の側面にサイドウォール
絶縁膜１０が形成された後、前記ゲート電極７及びソー
ス・ドレイン領域９の表面を覆うようにＣｏ膜が形成さ
れる。その上で熱処理を行ってゲート電極７中のＢを活
性化するとともに、Ｎウェル４にＰ型ソース・ドレイン
領域９が形成され、さらにゲート電極７及びソース・ド
レイン領域９の各表面にＣｏをシリサイド化したＣｏシ
リサイド層１２が形成される。
【０００５】このような構成を採用すると、ゲート電極
７の下層のＳｉＧｅ膜７１２のＧｅによってゲート電極
７のＳｉに注入されたＢの活性化率を高め、ゲート絶縁
膜６との界面におけるＢの活性化濃度を高め、空乏層を
抑制し、ゲートのしきい値の変動を防止してＰＭＯＳト
ランジスタの特性を改善することが可能である。なお、
前記公報には、ＳｉＧｅによってゲート電極中のＢの拡
散速度を減少させてＢのチャネル領域側への洩れを防止
する点が記載されている。
７の下層のＳｉＧｅ膜７１２のＧｅによってゲート電極
７のＳｉに注入されたＢの活性化率を高め、ゲート絶縁
膜６との界面におけるＢの活性化濃度を高め、空乏層を
抑制し、ゲートのしきい値の変動を防止してＰＭＯＳト
ランジスタの特性を改善することが可能である。なお、
前記公報には、ＳｉＧｅによってゲート電極中のＢの拡
散速度を減少させてＢのチャネル領域側への洩れを防止
する点が記載されている。
【０００６】
【発明が解決しようとする課題】このようにゲート電極
にＧｅを含ませることでＢの活性化率を高める作用効果
が得られることは本発明者によっても確認されている
が、その反面、Ｂの活性化時、換言すればソース・ドレ
インの注入不純物を活性化する際に、ゲート電極中のＳ
ｉＧｅ膜のＧｅがゲート電極の表面側にまで拡散され、
これがゲート電極の表面に形成する高融点金属のサリサ
イド層（自己整合的に形成されるシリサイド層）を形成
する際の障害になることも本発明者によって確認されて
いる。すなわち、図１０（ａ）に示した例のように、ポ
リシリコンを主体に構成されるゲート電極の低抵抗化を
図るために、ゲート電極７のポリシリコン膜７１３の表
面に、ソース・ドレイン領域９の表面に形成するＣｏ
（コバルト）のサリサイド層１２を同時に形成すること
が行われているが、その際にゲート電極７のＳｉＧｅ膜
７１２中のＧｅがポリシリコン膜７１３を拡散されて当
該ポリシリコン膜７１３の表面、すなわちゲート電極７
の表面にまで拡散された状態にあると、ＣｏとＧｅとの
反応性が悪いために、図１０（ｂ）に示すように、Ｃｏ
サリサイド層１２を形成したときにＣｏサリサイド層１
２を構成するＣｏＳｉが凝集して粒状になり、平坦な状
態で形成できなくなる。そのため、結果としてＣｏサリ
サイド層を形成する目的であるゲート電極の低抵抗化が
実現できなくなってしまう。なお、このような問題はゲ
ート電極の表面にＴｉ（チタン）サリサイド層、Ｎｉ
（ニッケル）サリサイド層を形成する場合においても同
様に生じている。
にＧｅを含ませることでＢの活性化率を高める作用効果
が得られることは本発明者によっても確認されている
が、その反面、Ｂの活性化時、換言すればソース・ドレ
インの注入不純物を活性化する際に、ゲート電極中のＳ
ｉＧｅ膜のＧｅがゲート電極の表面側にまで拡散され、
これがゲート電極の表面に形成する高融点金属のサリサ
イド層（自己整合的に形成されるシリサイド層）を形成
する際の障害になることも本発明者によって確認されて
いる。すなわち、図１０（ａ）に示した例のように、ポ
リシリコンを主体に構成されるゲート電極の低抵抗化を
図るために、ゲート電極７のポリシリコン膜７１３の表
面に、ソース・ドレイン領域９の表面に形成するＣｏ
（コバルト）のサリサイド層１２を同時に形成すること
が行われているが、その際にゲート電極７のＳｉＧｅ膜
７１２中のＧｅがポリシリコン膜７１３を拡散されて当
該ポリシリコン膜７１３の表面、すなわちゲート電極７
の表面にまで拡散された状態にあると、ＣｏとＧｅとの
反応性が悪いために、図１０（ｂ）に示すように、Ｃｏ
サリサイド層１２を形成したときにＣｏサリサイド層１
２を構成するＣｏＳｉが凝集して粒状になり、平坦な状
態で形成できなくなる。そのため、結果としてＣｏサリ
サイド層を形成する目的であるゲート電極の低抵抗化が
実現できなくなってしまう。なお、このような問題はゲ
ート電極の表面にＴｉ（チタン）サリサイド層、Ｎｉ
（ニッケル）サリサイド層を形成する場合においても同
様に生じている。
【０００７】そこで、本発明の目的は、ＰＭＯＳトラン
ジスタのゲート電極中にＧｅを導入してＢの活性化率を
高めた半導体装置においても、ゲート電極の表面に金属
サリサイド層を好適に形成してゲート電極の低抵抗化を
実現した半導体装置とその製造方法を提供するものであ
る。
ジスタのゲート電極中にＧｅを導入してＢの活性化率を
高めた半導体装置においても、ゲート電極の表面に金属
サリサイド層を好適に形成してゲート電極の低抵抗化を
実現した半導体装置とその製造方法を提供するものであ
る。
【０００８】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタを備える半導体装置であって、当該ＭＯＳトラン
ジスタのゲート電極はＧｅを含むシリコン膜を有する下
層膜と、その上のシリコン膜を有する上層膜と、上層膜
の表面に形成された金属シリサイド層とを備えており、
上層膜中にはＧｅの拡散を防ぐバリア膜を備えることを
特徴としている。例えば、上層膜は、下層膜上に形成さ
れたポリシリコン膜と、このポリシリコン膜上に形成さ
れたバリア膜と、バリア膜上に形成されたポリシリコン
あるいはアモルファスシリコンからなるキャップシリコ
ン膜とを備えており、このキャップシリコン膜の表面に
金属シリサイド層が形成される。ここで、ポリシリコン
膜のグレインサイズが２０〜５０ｎｍとすることが好ま
しい。
ジスタを備える半導体装置であって、当該ＭＯＳトラン
ジスタのゲート電極はＧｅを含むシリコン膜を有する下
層膜と、その上のシリコン膜を有する上層膜と、上層膜
の表面に形成された金属シリサイド層とを備えており、
上層膜中にはＧｅの拡散を防ぐバリア膜を備えることを
特徴としている。例えば、上層膜は、下層膜上に形成さ
れたポリシリコン膜と、このポリシリコン膜上に形成さ
れたバリア膜と、バリア膜上に形成されたポリシリコン
あるいはアモルファスシリコンからなるキャップシリコ
ン膜とを備えており、このキャップシリコン膜の表面に
金属シリサイド層が形成される。ここで、ポリシリコン
膜のグレインサイズが２０〜５０ｎｍとすることが好ま
しい。
【０００９】本発明は、特に、少なくともＰチャネルＭ
ＯＳトランジスタを含む半導体装置であって、当該Ｐチ
ャネルＭＯＳトランジスタのゲート電極に下層膜、上層
膜、バリア膜、金属シリサイド層を備え、ゲート電極に
Ｐ型不純物として、例えばＢを導入している。また、Ｐ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタを含む半導体装置の場合には、下層膜としての
ＳｉＧｅ膜におけるＧｅの混合割合は、ＮチャネルＭＯ
Ｓトランジスタのゲート電極中に導入されるＮ型不純物
の活性を妨げることがない１０〜３０％であることが好
ましい。
ＯＳトランジスタを含む半導体装置であって、当該Ｐチ
ャネルＭＯＳトランジスタのゲート電極に下層膜、上層
膜、バリア膜、金属シリサイド層を備え、ゲート電極に
Ｐ型不純物として、例えばＢを導入している。また、Ｐ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタを含む半導体装置の場合には、下層膜としての
ＳｉＧｅ膜におけるＧｅの混合割合は、ＮチャネルＭＯ
Ｓトランジスタのゲート電極中に導入されるＮ型不純物
の活性を妨げることがない１０〜３０％であることが好
ましい。
【００１０】また、本発明にかかるバリア膜は、所要の
リーク電流が得られるごく薄い膜厚のシリコン酸化膜又
はシリコン窒化膜、あるいは導電性の窒化チタン膜のい
ずれかで構成される。特に、シリコン酸化膜又はシリコ
ン窒化膜の膜厚は０．５〜１．５ｎｍ、窒化チタン膜は
５〜１５ｎｍとする。また、キャップシリコン膜は２０
〜５０ｎｍの膜厚とする。
リーク電流が得られるごく薄い膜厚のシリコン酸化膜又
はシリコン窒化膜、あるいは導電性の窒化チタン膜のい
ずれかで構成される。特に、シリコン酸化膜又はシリコ
ン窒化膜の膜厚は０．５〜１．５ｎｍ、窒化チタン膜は
５〜１５ｎｍとする。また、キャップシリコン膜は２０
〜５０ｎｍの膜厚とする。
【００１１】本発明の半導体装置の製造方法は、半導体
基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜
上にゲート電極を形成する工程と、ゲート電極及び半導
体基板のソース・ドレイン形成領域に不純物を注入する
工程と、熱処理してゲート電極中及びソース・ドレイン
形成領域中の不純物を活性化する工程と、ゲート電極及
びソース・ドレイン形成領域の表面に金属膜を形成する
工程と、金属膜をシリサイド反応して金属シリサイド層
を形成する工程とを含んでおり、ゲート電極の形成工程
としてＧｅを含むシリコン膜を有する下層膜を形成する
工程と、下層膜上にＧｅの拡散を防ぐバリア膜を有する
上層膜を形成する工程とを含んでいる。ここで、下層膜
の形成工程としては、ポリシリコン膜を形成する工程
と、ポリシリコン膜上にＧｅの拡散を防ぐバリア膜を形
成する工程と、バリア膜上にポリシリコンあるいはアモ
ルファスシリコンからなるキャップシリコン膜を形成す
る工程とを含んでいる。
基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜
上にゲート電極を形成する工程と、ゲート電極及び半導
体基板のソース・ドレイン形成領域に不純物を注入する
工程と、熱処理してゲート電極中及びソース・ドレイン
形成領域中の不純物を活性化する工程と、ゲート電極及
びソース・ドレイン形成領域の表面に金属膜を形成する
工程と、金属膜をシリサイド反応して金属シリサイド層
を形成する工程とを含んでおり、ゲート電極の形成工程
としてＧｅを含むシリコン膜を有する下層膜を形成する
工程と、下層膜上にＧｅの拡散を防ぐバリア膜を有する
上層膜を形成する工程とを含んでいる。ここで、下層膜
の形成工程としては、ポリシリコン膜を形成する工程
と、ポリシリコン膜上にＧｅの拡散を防ぐバリア膜を形
成する工程と、バリア膜上にポリシリコンあるいはアモ
ルファスシリコンからなるキャップシリコン膜を形成す
る工程とを含んでいる。
【００１２】また、本発明の製造方法では、ゲート電極
にはキャップシリコン膜の表面からバリア膜よりも深い
ポリシリコン中にピークを有するように不純物を注入す
る。また、バリア膜を形成する工程は、直下のポリシリ
コン膜の表面を自然酸化してシリコン酸化膜を形成する
方法、直下のポリシリコンの表面を酸化性ガスを用いて
酸化処理してシリコン酸化膜を形成する方法、直下のポ
リシリコンの表面を酸化剤を含む洗浄液を用いて洗浄し
てシリコン酸化膜を形成する方法のいずれかを用いるこ
とが好ましい。あるいは、バリア膜を形成する工程は、
直下のポリシリコンの表面をアンモニア雰囲気で熱処理
してシリコン窒化膜を形成する方法、または、ＣＶＤ法
あるいはスパッタ法により窒化チタン膜を形成する方法
であってもよい。
にはキャップシリコン膜の表面からバリア膜よりも深い
ポリシリコン中にピークを有するように不純物を注入す
る。また、バリア膜を形成する工程は、直下のポリシリ
コン膜の表面を自然酸化してシリコン酸化膜を形成する
方法、直下のポリシリコンの表面を酸化性ガスを用いて
酸化処理してシリコン酸化膜を形成する方法、直下のポ
リシリコンの表面を酸化剤を含む洗浄液を用いて洗浄し
てシリコン酸化膜を形成する方法のいずれかを用いるこ
とが好ましい。あるいは、バリア膜を形成する工程は、
直下のポリシリコンの表面をアンモニア雰囲気で熱処理
してシリコン窒化膜を形成する方法、または、ＣＶＤ法
あるいはスパッタ法により窒化チタン膜を形成する方法
であってもよい。
【００１３】本発明の半導体装置によれば、ゲート電極
中に含まれるＧｅによってＰＭＯＳトランジスタのゲー
ト電極に注入されたＰ型不純物の活性化率が改善され、
ゲート絶縁膜の界面での空乏層が抑制され、ＰＭＯＳト
ランジスタの特性劣化が防止される。また、ゲート電極
の上層中に設けられたバリア膜によってＧｅがゲート電
極の表面にまで拡散することが防止でき、ゲート電極の
表面に形成する金属シリサイド層の凝集を防止し、均一
でかつ低抵抗な金属シリサイド層が形成される。
中に含まれるＧｅによってＰＭＯＳトランジスタのゲー
ト電極に注入されたＰ型不純物の活性化率が改善され、
ゲート絶縁膜の界面での空乏層が抑制され、ＰＭＯＳト
ランジスタの特性劣化が防止される。また、ゲート電極
の上層中に設けられたバリア膜によってＧｅがゲート電
極の表面にまで拡散することが防止でき、ゲート電極の
表面に形成する金属シリサイド層の凝集を防止し、均一
でかつ低抵抗な金属シリサイド層が形成される。
【００１４】また、本発明の半導体装置の製造方法によ
れば、ゲート電極における空乏層の発生を抑制する一方
で、ゲート電極の表面に均一な金属シリサイド層を有
し、特性が改善されたＰＭＯＳトランジスタの製造が実
現可能になる。
れば、ゲート電極における空乏層の発生を抑制する一方
で、ゲート電極の表面に均一な金属シリサイド層を有
し、特性が改善されたＰＭＯＳトランジスタの製造が実
現可能になる。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明をＰＭＯＳト
ランジスタとＮＭＯＳトランジスタで構成されるＣＭＯ
Ｓ型半導体装置に適用した実施形態を製造工程順に示す
断面図である。以下、製造工程に従って説明する。
参照して説明する。図１及び図２は本発明をＰＭＯＳト
ランジスタとＮＭＯＳトランジスタで構成されるＣＭＯ
Ｓ型半導体装置に適用した実施形態を製造工程順に示す
断面図である。以下、製造工程に従って説明する。
【００１６】先ず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の表面にＰ型エピタキシャル層２を形成し、
当該エピタキシャル層２のＮＭＯＳトランジスタ形成領
域にＰウェル３を、ＰＭＯＳトランジスタ形成領域にＮ
ウェル４をそれぞれ形成する。また、ＮＭＯＳトランジ
スタ形成領域とＰＭＯＳトランジスタ形成領域を包囲す
る領域に素子分離領域、例えば浅い溝型の絶縁領域であ
るＳＴＩ（Shallow Trench Isolation) ５を形成する。
その上で、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳ
トランジスタ形成領域の各ウェル３，４の表面に熱酸化
によりゲート絶縁膜としてのＳｉＯ膜（シリコン酸化
膜）６を１０ｎｍ程度の厚さに形成する。次いで、前記
ゲート絶縁膜６上にゲート電極７Ｎ，７Ｐを形成する。
図３（ａ）〜（ｃ）は前記ゲート電極７Ｎ，７Ｐの製造
工程を説明するための拡大断面図であり、先ず図３
（ａ）のように、前記ゲート絶縁膜６上にＣＶＤ法によ
りａ−Ｓｉ膜（アモルファスシリコン膜）７１を３〜２
０ｎｍの厚さに形成する。さらに、その上にＣＶＤ法に
よりＳｉとＧｅの混合物であるＳｉＧｅ膜７２を２０〜
１００ｎｍの厚さに形成する。ここで、ＳｉＧｅ膜７２
におけるＳｉとＧｅの混合割合は、Ｓｉ：Ｇｅ＝７０〜
８０：２０〜３０程度に設定している。このとき、Ｓｉ
Ｇｅ膜７２の下層に存在している前記ａ−Ｓｉ膜７１に
よってａ−ＳｉとＳｉＧｅとの接着性が高められ、Ｓｉ
Ｇｅ膜７２を所望の膜厚に均一に形成することが可能に
なる。仮に、ａ−Ｓｉ膜７１が存在していないと、ゲー
ト絶縁膜６としてのＳｉＯとＳｉＧｅとの密接性が低い
ため、ＳｉＧｅを形成しても粒状になってしまい、均一
なＳｉＧｅ膜７２ができなくなる。なお、ａ−Ｓｉ膜７
１はポリシリコン膜で形成してもよい。さらに、前記Ｓ
ｉＧｅ膜７２の上にＣＶＤ法によりポリシリコン膜７３
を５０〜１００ｎｍの厚さに形成する。
コン基板１の表面にＰ型エピタキシャル層２を形成し、
当該エピタキシャル層２のＮＭＯＳトランジスタ形成領
域にＰウェル３を、ＰＭＯＳトランジスタ形成領域にＮ
ウェル４をそれぞれ形成する。また、ＮＭＯＳトランジ
スタ形成領域とＰＭＯＳトランジスタ形成領域を包囲す
る領域に素子分離領域、例えば浅い溝型の絶縁領域であ
るＳＴＩ（Shallow Trench Isolation) ５を形成する。
その上で、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳ
トランジスタ形成領域の各ウェル３，４の表面に熱酸化
によりゲート絶縁膜としてのＳｉＯ膜（シリコン酸化
膜）６を１０ｎｍ程度の厚さに形成する。次いで、前記
ゲート絶縁膜６上にゲート電極７Ｎ，７Ｐを形成する。
図３（ａ）〜（ｃ）は前記ゲート電極７Ｎ，７Ｐの製造
工程を説明するための拡大断面図であり、先ず図３
（ａ）のように、前記ゲート絶縁膜６上にＣＶＤ法によ
りａ−Ｓｉ膜（アモルファスシリコン膜）７１を３〜２
０ｎｍの厚さに形成する。さらに、その上にＣＶＤ法に
よりＳｉとＧｅの混合物であるＳｉＧｅ膜７２を２０〜
１００ｎｍの厚さに形成する。ここで、ＳｉＧｅ膜７２
におけるＳｉとＧｅの混合割合は、Ｓｉ：Ｇｅ＝７０〜
８０：２０〜３０程度に設定している。このとき、Ｓｉ
Ｇｅ膜７２の下層に存在している前記ａ−Ｓｉ膜７１に
よってａ−ＳｉとＳｉＧｅとの接着性が高められ、Ｓｉ
Ｇｅ膜７２を所望の膜厚に均一に形成することが可能に
なる。仮に、ａ−Ｓｉ膜７１が存在していないと、ゲー
ト絶縁膜６としてのＳｉＯとＳｉＧｅとの密接性が低い
ため、ＳｉＧｅを形成しても粒状になってしまい、均一
なＳｉＧｅ膜７２ができなくなる。なお、ａ−Ｓｉ膜７
１はポリシリコン膜で形成してもよい。さらに、前記Ｓ
ｉＧｅ膜７２の上にＣＶＤ法によりポリシリコン膜７３
を５０〜１００ｎｍの厚さに形成する。
【００１７】次いで、図３（ｂ）に示すように、前記ポ
リシリコン膜７３の表面にＧｅバリア膜として０．５〜
１．５ｎｍ程度のごく薄いＳｉＯ膜７４を形成する。こ
のバリア膜７４の形成方法としては、第１ないし第３の
方法が考えられる。第１の方法は、図３（ａ）の工程が
完了した時点で前記ポリシリコン膜７３の表面を大気に
解放し、大気中の酸素とポリシリコンとを反応させた自
然酸化膜としてバリア膜７４を形成する。第２の方法は
図３（ａ）の工程で前記ポリシリコン膜７３を形成した
直後にＣＶＤ装置内に酸化性ガス、例えばＯ2 ガスを導
入してポリシリコン膜７３の表面を酸化してバリア膜７
４を形成する。第３の方法は、図３（ａ）の工程で前記
ポリシリコン膜７３を形成した後に、硫酸や過酸化水素
を含む洗浄液による、いわゆるＳＰＭ洗浄によってポリ
シリコン膜７３の表面を洗浄することによって当該表面
を酸化し、バリア膜７４を形成する。第１の方法はバリ
ア膜７４を最も薄く形成でき、第２の方法はバリア膜７
４を最も厚く形成でき、第３の方法はバリア膜７４をこ
れらの中間の厚さに形成できる。以上の他にもバリア膜
を形成する方法が考えられるが、いずれも場合でも前述
のような極めて薄いＳｉＯ2 膜を形成することが肝要で
ある。さらに、前記バリア膜７４の上にＣＶＤ法により
キャップシリコン膜としてａ−Ｓｉ膜７５を２０〜５０
ｎｍの厚さに形成する。この場合、前記バリア膜７４の
下層のポリシリコン膜７３と、前記バリア膜７４と、当
該キャップシリコン膜７５の合計の膜厚が１００ｎｍ程
度の膜厚となるように前記各膜の膜厚を調整することが
好ましい。
リシリコン膜７３の表面にＧｅバリア膜として０．５〜
１．５ｎｍ程度のごく薄いＳｉＯ膜７４を形成する。こ
のバリア膜７４の形成方法としては、第１ないし第３の
方法が考えられる。第１の方法は、図３（ａ）の工程が
完了した時点で前記ポリシリコン膜７３の表面を大気に
解放し、大気中の酸素とポリシリコンとを反応させた自
然酸化膜としてバリア膜７４を形成する。第２の方法は
図３（ａ）の工程で前記ポリシリコン膜７３を形成した
直後にＣＶＤ装置内に酸化性ガス、例えばＯ2 ガスを導
入してポリシリコン膜７３の表面を酸化してバリア膜７
４を形成する。第３の方法は、図３（ａ）の工程で前記
ポリシリコン膜７３を形成した後に、硫酸や過酸化水素
を含む洗浄液による、いわゆるＳＰＭ洗浄によってポリ
シリコン膜７３の表面を洗浄することによって当該表面
を酸化し、バリア膜７４を形成する。第１の方法はバリ
ア膜７４を最も薄く形成でき、第２の方法はバリア膜７
４を最も厚く形成でき、第３の方法はバリア膜７４をこ
れらの中間の厚さに形成できる。以上の他にもバリア膜
を形成する方法が考えられるが、いずれも場合でも前述
のような極めて薄いＳｉＯ2 膜を形成することが肝要で
ある。さらに、前記バリア膜７４の上にＣＶＤ法により
キャップシリコン膜としてａ−Ｓｉ膜７５を２０〜５０
ｎｍの厚さに形成する。この場合、前記バリア膜７４の
下層のポリシリコン膜７３と、前記バリア膜７４と、当
該キャップシリコン膜７５の合計の膜厚が１００ｎｍ程
度の膜厚となるように前記各膜の膜厚を調整することが
好ましい。
【００１８】以上により、ゲート電極７Ｎ，７Ｐの下層
膜としてのａ−Ｓｉ膜７１及びＳｉＧｅ膜７２と、上層
膜としてのポリシリコン膜７３、バリア膜７４、キャッ
プシリコン膜７５が形成される。しかる上で、図３
（ｃ）に示すように、前記キャップシリコン膜７５の上
に所要のパターンのフォトレジスト膜１０１を形成し、
このフォトレジスト膜１０１をマスクにして前記最上層
のキャップシリコン膜７５から前記下層のａ−Ｓｉ膜に
至る積層膜をエッチングし、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタの各ゲート電極７Ｎ，７Ｐを形成
する。なお、図４にＰＭＯＳトランジスタの例を示すよ
うに、前記ゲート電極７Ｐは、紙面と垂直なゲート幅方
向に延長されており、特にＳＴＩ５の上にわたって延長
された領域がゲート配線７Ａとして構成されることにな
る。
膜としてのａ−Ｓｉ膜７１及びＳｉＧｅ膜７２と、上層
膜としてのポリシリコン膜７３、バリア膜７４、キャッ
プシリコン膜７５が形成される。しかる上で、図３
（ｃ）に示すように、前記キャップシリコン膜７５の上
に所要のパターンのフォトレジスト膜１０１を形成し、
このフォトレジスト膜１０１をマスクにして前記最上層
のキャップシリコン膜７５から前記下層のａ−Ｓｉ膜に
至る積層膜をエッチングし、ＰＭＯＳトランジスタ及び
ＮＭＯＳトランジスタの各ゲート電極７Ｎ，７Ｐを形成
する。なお、図４にＰＭＯＳトランジスタの例を示すよ
うに、前記ゲート電極７Ｐは、紙面と垂直なゲート幅方
向に延長されており、特にＳＴＩ５の上にわたって延長
された領域がゲート配線７Ａとして構成されることにな
る。
【００１９】次いで、図１（ｂ）のように、ＰＭＯＳ形
成領域をフォトレジスト１０２で覆った状態で、前記Ｎ
ＭＯＳトランジスタ形成領域にＮ型不純物、例えばＰの
イオン注入を行う。このＰのイオン注入によりＮＭＯＳ
トランジスタのゲート電極７ＮにＰがイオン注入され、
同時に当該ゲート電極７Ｎを利用した自己整合法により
ＮＭＯＳトランジスタ形成領域のＰウェルにＰがイオン
注入され、ソース・ドレイン形成領域にＰのイオン注入
層８Ｎが形成される。なお、このＰのイオン注入に際し
ては、ゲート電極７Ｎ中に注入されたＰのイオンがバリ
ア膜７４よりも下層のポリシリコン膜７３に到達される
一方で、Ｐウェル３に対しては所定の深さ位置にイオン
注入層８Ｎが形成されるように、すなわち、Ｐのイオン
注入の投影飛程がバリア膜７４の深さよりも大きくなる
ようなエネルギで行われる。
成領域をフォトレジスト１０２で覆った状態で、前記Ｎ
ＭＯＳトランジスタ形成領域にＮ型不純物、例えばＰの
イオン注入を行う。このＰのイオン注入によりＮＭＯＳ
トランジスタのゲート電極７ＮにＰがイオン注入され、
同時に当該ゲート電極７Ｎを利用した自己整合法により
ＮＭＯＳトランジスタ形成領域のＰウェルにＰがイオン
注入され、ソース・ドレイン形成領域にＰのイオン注入
層８Ｎが形成される。なお、このＰのイオン注入に際し
ては、ゲート電極７Ｎ中に注入されたＰのイオンがバリ
ア膜７４よりも下層のポリシリコン膜７３に到達される
一方で、Ｐウェル３に対しては所定の深さ位置にイオン
注入層８Ｎが形成されるように、すなわち、Ｐのイオン
注入の投影飛程がバリア膜７４の深さよりも大きくなる
ようなエネルギで行われる。
【００２０】同様に、図１（ｃ）のように、今度はＮＭ
ＯＳ形成領域をフォトレジスト１０３で覆った状態で、
前記ＰＭＯＳトランジスタ形成領域にＰ型不純物として
Ｂのイオン注入を行う。このＢのイオン注入によりＰＭ
ＯＳトランジスタのゲート電極７ＰにＢがイオン注入さ
れ、同時に当該ゲート電極７Ｐを利用した自己整合法に
よりＰＭＯＳトランジスタ形成領域のＮウェル４にＢが
イオン注入され、ソース・ドレイン形成領域にＢのイオ
ン注入層８Ｐが形成される。なお、このＢのイオン注入
に際しては、ゲート電極７Ｐ中に注入されたＢのイオン
がバリア膜７４よりも下層のポリシリコン膜７３に到達
される一方で、Ｎウェル４に対しては所定の深さ位置に
イオン注入層８Ｐが形成されるように、すなわち、Ｂの
イオン注入の投影飛程がバリア膜７４の深さよりも大き
くなるようなエネルギで行われる。
ＯＳ形成領域をフォトレジスト１０３で覆った状態で、
前記ＰＭＯＳトランジスタ形成領域にＰ型不純物として
Ｂのイオン注入を行う。このＢのイオン注入によりＰＭ
ＯＳトランジスタのゲート電極７ＰにＢがイオン注入さ
れ、同時に当該ゲート電極７Ｐを利用した自己整合法に
よりＰＭＯＳトランジスタ形成領域のＮウェル４にＢが
イオン注入され、ソース・ドレイン形成領域にＢのイオ
ン注入層８Ｐが形成される。なお、このＢのイオン注入
に際しては、ゲート電極７Ｐ中に注入されたＢのイオン
がバリア膜７４よりも下層のポリシリコン膜７３に到達
される一方で、Ｎウェル４に対しては所定の深さ位置に
イオン注入層８Ｐが形成されるように、すなわち、Ｂの
イオン注入の投影飛程がバリア膜７４の深さよりも大き
くなるようなエネルギで行われる。
【００２１】次いで、図２（ａ）のように、全面にＳｉ
Ｏ膜或いはＳｉＮ膜等の絶縁膜を所要の厚さに形成し、
この絶縁膜を等方的にエッチングバックして前記各ゲー
ト電極７Ｎ，７Ｐの側面にのみ残し、サイドウォール絶
縁膜１０を形成する。
Ｏ膜或いはＳｉＮ膜等の絶縁膜を所要の厚さに形成し、
この絶縁膜を等方的にエッチングバックして前記各ゲー
ト電極７Ｎ，７Ｐの側面にのみ残し、サイドウォール絶
縁膜１０を形成する。
【００２２】しかる上で、図２（ｂ）のように、熱処理
を行ってイオン注入により形成したＰのイオン注入層８
ＮとＢのイオン注入層８Ｐの活性化を行い、Ｐウェル３
内にＮ型ソース・ドレイン領域９Ｎを、Ｎウェル４内に
Ｐ型ソース・ドレイン領域９Ｐを形成する。この活性化
では、Ｎ型及びＰ型の各ソース・ドレイン領域９Ｎ，９
Ｐが所望の深さよりも深くならないように活性化のため
の熱処理が制御される。また、このソース・ドレイン領
域９Ｎ，９Ｐの形成と同時に、図５にＰＭＯＳトランジ
スタのゲート電極７Ｐを拡大して示すように、当該ゲー
ト電極７Ｐ中のバリア膜７４よりも下層のポリシリコン
膜７３にイオン注入されたＢが活性化され、当該ポリシ
リコン膜７３からＳｉＧｅ膜７２、さらに下層のａ−Ｓ
ｉ膜７１のゲート絶縁膜６との界面領域にまで拡散され
るＢが活性化される。このとき、ＳｉＧｅ膜７３中のＧ
ｅの作用により前述のＢの活性化率が高められることに
なり、特にゲート絶縁膜６との界面領域での活性化濃度
が高くなり、当該界面における空乏層の発生が抑制さ
れ、ＰＭＯＳトランジスタの特性が改善されることにな
る。また、これと同時に、拡大図示は省略するが、ＮＭ
ＯＳトランジスタのゲート電極７Ｎ中においてはイオン
注入されたＰが活性化される。このとき、ＳｉＧｅ膜７
２中のＧｅの作用によりＰの活性化率が低下されるが、
ＳｉＧｅ膜７２におけるＳｉとＧｅの混合割合をＳｉ：
Ｇｅ＝７０〜８０：２０〜３０程度に設定しているた
め、Ｐの活性化率の低下を抑制することができ、ＮＭＯ
Ｓトランジスタの特性が劣化されることが最小限に抑え
られる。
を行ってイオン注入により形成したＰのイオン注入層８
ＮとＢのイオン注入層８Ｐの活性化を行い、Ｐウェル３
内にＮ型ソース・ドレイン領域９Ｎを、Ｎウェル４内に
Ｐ型ソース・ドレイン領域９Ｐを形成する。この活性化
では、Ｎ型及びＰ型の各ソース・ドレイン領域９Ｎ，９
Ｐが所望の深さよりも深くならないように活性化のため
の熱処理が制御される。また、このソース・ドレイン領
域９Ｎ，９Ｐの形成と同時に、図５にＰＭＯＳトランジ
スタのゲート電極７Ｐを拡大して示すように、当該ゲー
ト電極７Ｐ中のバリア膜７４よりも下層のポリシリコン
膜７３にイオン注入されたＢが活性化され、当該ポリシ
リコン膜７３からＳｉＧｅ膜７２、さらに下層のａ−Ｓ
ｉ膜７１のゲート絶縁膜６との界面領域にまで拡散され
るＢが活性化される。このとき、ＳｉＧｅ膜７３中のＧ
ｅの作用により前述のＢの活性化率が高められることに
なり、特にゲート絶縁膜６との界面領域での活性化濃度
が高くなり、当該界面における空乏層の発生が抑制さ
れ、ＰＭＯＳトランジスタの特性が改善されることにな
る。また、これと同時に、拡大図示は省略するが、ＮＭ
ＯＳトランジスタのゲート電極７Ｎ中においてはイオン
注入されたＰが活性化される。このとき、ＳｉＧｅ膜７
２中のＧｅの作用によりＰの活性化率が低下されるが、
ＳｉＧｅ膜７２におけるＳｉとＧｅの混合割合をＳｉ：
Ｇｅ＝７０〜８０：２０〜３０程度に設定しているた
め、Ｐの活性化率の低下を抑制することができ、ＮＭＯ
Ｓトランジスタの特性が劣化されることが最小限に抑え
られる。
【００２３】続いて、全面にＣｏ膜１１をスパッタ法に
より所要の厚さに形成した後、熱処理を行い、ＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタの各ソース・ド
レイン領域９Ｎ，９Ｐの表面及び各ゲート電極７Ｎ，７
Ｐのいずれにおいても、ＣｏとＳｉが反応し、自己整合
的にＣｏシリサイド膜、すなわちＣｏサリサイド膜１２
が形成される。このとき、各ゲート電極７Ｎ，７Ｐにお
いては、Ｃｏとゲート電極の最上面のキャップシリコン
膜（ａ−Ｓｉ）７５のＳｉとが反応してＣｏサリサイド
膜１２が形成されるが、この活性化により各ゲート電極
７Ｎ，７Ｐ中では、図５のＰＭＯＳトランジスタの例の
ように、ＳｉＧｅ膜７２中のＧｅがポリシリコン膜７３
を通してゲート電極７，の表面側に向けて拡散されるこ
とになる。しかしながら、ポリシリコン膜７３の表面上
にはＳｉＯ2 膜からなるバリア膜７４が存在しているた
め、Ｇｅの拡散はバリア膜７４で阻止され、その上層の
ａ−Ｓｉ膜７５にまで拡散されることはなく、さらには
当該ａ−Ｓｉ膜７５の表面にまで拡散されることはな
い。そのため、ＣｏとＳｉのシリサイド反応がＧｅによ
って阻害されることはなく、ａ−Ｓｉ膜７５の表面領域
に形成されるＣｏサリサイド膜１２が凝集することなく
均一な膜として形成でき、Ｃｏサリサイド膜１２による
ゲート電極の低抵抗化が実現できる。
より所要の厚さに形成した後、熱処理を行い、ＮＭＯＳ
トランジスタ及びＰＭＯＳトランジスタの各ソース・ド
レイン領域９Ｎ，９Ｐの表面及び各ゲート電極７Ｎ，７
Ｐのいずれにおいても、ＣｏとＳｉが反応し、自己整合
的にＣｏシリサイド膜、すなわちＣｏサリサイド膜１２
が形成される。このとき、各ゲート電極７Ｎ，７Ｐにお
いては、Ｃｏとゲート電極の最上面のキャップシリコン
膜（ａ−Ｓｉ）７５のＳｉとが反応してＣｏサリサイド
膜１２が形成されるが、この活性化により各ゲート電極
７Ｎ，７Ｐ中では、図５のＰＭＯＳトランジスタの例の
ように、ＳｉＧｅ膜７２中のＧｅがポリシリコン膜７３
を通してゲート電極７，の表面側に向けて拡散されるこ
とになる。しかしながら、ポリシリコン膜７３の表面上
にはＳｉＯ2 膜からなるバリア膜７４が存在しているた
め、Ｇｅの拡散はバリア膜７４で阻止され、その上層の
ａ−Ｓｉ膜７５にまで拡散されることはなく、さらには
当該ａ−Ｓｉ膜７５の表面にまで拡散されることはな
い。そのため、ＣｏとＳｉのシリサイド反応がＧｅによ
って阻害されることはなく、ａ−Ｓｉ膜７５の表面領域
に形成されるＣｏサリサイド膜１２が凝集することなく
均一な膜として形成でき、Ｃｏサリサイド膜１２による
ゲート電極の低抵抗化が実現できる。
【００２４】その後は、図２（ｃ）のように、シリサイ
ド化されていないＣｏ１１をエッチング除去した後、全
面に層間絶縁膜１３を被覆し、前記ソース・ドレイン領
域９Ｎ，９Ｐ等のＣｏシリサイド層１２、あるいはゲー
ト配線７Ａ上のＣｏシリサイド層１２に上層配線１４に
導通するコンタクト１５を形成することでＣＭＯＳ型半
導体装置が完成されることになる。
ド化されていないＣｏ１１をエッチング除去した後、全
面に層間絶縁膜１３を被覆し、前記ソース・ドレイン領
域９Ｎ，９Ｐ等のＣｏシリサイド層１２、あるいはゲー
ト配線７Ａ上のＣｏシリサイド層１２に上層配線１４に
導通するコンタクト１５を形成することでＣＭＯＳ型半
導体装置が完成されることになる。
【００２５】以上のように製造された半導体装置では、
前記製造工程において説明したように、特にＰＭＯＳト
ランジスタのゲート電極７Ｐ中にＳｉＧｅ膜７２を形成
しておくことで、当該ＳｉＧｅ膜７２中のＧｅが注入さ
れたＢの活性化率を高めてゲート絶縁膜６との界面での
空乏層を抑制してＰＭＯＳトランジスタの特性を改善す
るこが可能になる。また、一方で、ゲート電極７Ｐ中に
形成したバリア膜７４によりＳｉＧｅ膜７２中のＧｅの
拡散がバリア膜７４によって阻止されてゲート電極の表
面のシリコン膜（ａ−Ｓｉ膜）７５の表面にまで拡散さ
れることがないため、当該シリコン膜７５の表面におけ
るＣｏサリサイド膜１２の凝集を防止し、均一なＣｏサ
リサイド膜１２を形成してゲート電極７Ｐの低抵抗化が
実現できる。
前記製造工程において説明したように、特にＰＭＯＳト
ランジスタのゲート電極７Ｐ中にＳｉＧｅ膜７２を形成
しておくことで、当該ＳｉＧｅ膜７２中のＧｅが注入さ
れたＢの活性化率を高めてゲート絶縁膜６との界面での
空乏層を抑制してＰＭＯＳトランジスタの特性を改善す
るこが可能になる。また、一方で、ゲート電極７Ｐ中に
形成したバリア膜７４によりＳｉＧｅ膜７２中のＧｅの
拡散がバリア膜７４によって阻止されてゲート電極の表
面のシリコン膜（ａ−Ｓｉ膜）７５の表面にまで拡散さ
れることがないため、当該シリコン膜７５の表面におけ
るＣｏサリサイド膜１２の凝集を防止し、均一なＣｏサ
リサイド膜１２を形成してゲート電極７Ｐの低抵抗化が
実現できる。
【００２６】因みに、図６（ａ）は、ＰＭＯＳトランジ
スタのゲート電極７Ｐにおいて、Ｂをイオン注入した活
性化前の状態でのＢとＧｅの各濃度分布を示す図であ
る。また、図６（ｂ）は同じＰＭＯＳトランジスタのゲ
ート電極７Ｐに対して活性化を行ったときのＢとＧｅの
各濃度分布を示す図である。このように、活性化により
シリコン膜（ａ−Ｓｉ膜）７１とゲート絶縁膜６との界
面領域でのＢの活性化濃度が高められており、その一方
でバリア膜７４よりも上層のキャップシリコン膜７５で
のＧｅの濃度の増大が抑制されていることが判る。な
お、図７はバリア膜７４を前記第１ないし第３の方法で
形成した場合のそれぞれにおけるＧｅの拡散濃度の分布
を示しており、このようにバリア膜７４を形成する方法
が相違することにより、形成されるバリア膜７４の膜厚
が相違され、Ｇｅの拡散の防止効果にも差が生じるた
め、キャップシリコン膜７５でのＧｅの濃度にも違いが
生じていることが判る。
スタのゲート電極７Ｐにおいて、Ｂをイオン注入した活
性化前の状態でのＢとＧｅの各濃度分布を示す図であ
る。また、図６（ｂ）は同じＰＭＯＳトランジスタのゲ
ート電極７Ｐに対して活性化を行ったときのＢとＧｅの
各濃度分布を示す図である。このように、活性化により
シリコン膜（ａ−Ｓｉ膜）７１とゲート絶縁膜６との界
面領域でのＢの活性化濃度が高められており、その一方
でバリア膜７４よりも上層のキャップシリコン膜７５で
のＧｅの濃度の増大が抑制されていることが判る。な
お、図７はバリア膜７４を前記第１ないし第３の方法で
形成した場合のそれぞれにおけるＧｅの拡散濃度の分布
を示しており、このようにバリア膜７４を形成する方法
が相違することにより、形成されるバリア膜７４の膜厚
が相違され、Ｇｅの拡散の防止効果にも差が生じるた
め、キャップシリコン膜７５でのＧｅの濃度にも違いが
生じていることが判る。
【００２７】ここで、ゲート電極７Ｎ，７Ｐの最上層の
ａ−Ｓｉからなるキャップシリコン膜７５の膜厚は２０
〜５０ｎｍ程度としているが、これはＣｏとシリコンと
のシリサイド反応によって形成されるＣｏサリサイド膜
１２の膜厚を２０〜５０ｎｍ程度の膜厚に形成するため
に、Ｃｏと反応するシリコンの膜厚としてキャップシリ
コン膜７５の膜厚を確保しているためである。また、一
方でゲート電極７Ｐに注入するＢは、図６（ａ）に示し
たように、バリア膜７４よりも下層のポリシリコン膜７
３中に注入濃度のピークが来るようにする。これはバリ
ア膜７４よりも上層にＢをイオン注入したときにはＢの
拡散がバリア膜７４によって抑制されてしまい、Ｂがゲ
ート絶縁膜６の界面領域にまで拡散しなくなって活性化
率を向上させる意味がなくなるためである。ただし、Ｂ
の活性化はソース・ドレイン領域９Ｐの形成と同時に行
うため、Ｂのイオン注入のエネルギをあまり大きくする
とソース・ドレイン領域９ＰにおいてもＢが深くイオン
注入されてソース・ドレイン領域９Ｐが深く形成され、
浅いソース・ドレイン領域を形成すること、すなわちＭ
ＯＳのシャロー化を実現する上での障害になる。したが
って、バリア膜７４の膜厚とも関係するが、バリア膜７
４の直下の深さ位置にイオン注入したＢの濃度のピーク
が来るようにすることが好ましい。
ａ−Ｓｉからなるキャップシリコン膜７５の膜厚は２０
〜５０ｎｍ程度としているが、これはＣｏとシリコンと
のシリサイド反応によって形成されるＣｏサリサイド膜
１２の膜厚を２０〜５０ｎｍ程度の膜厚に形成するため
に、Ｃｏと反応するシリコンの膜厚としてキャップシリ
コン膜７５の膜厚を確保しているためである。また、一
方でゲート電極７Ｐに注入するＢは、図６（ａ）に示し
たように、バリア膜７４よりも下層のポリシリコン膜７
３中に注入濃度のピークが来るようにする。これはバリ
ア膜７４よりも上層にＢをイオン注入したときにはＢの
拡散がバリア膜７４によって抑制されてしまい、Ｂがゲ
ート絶縁膜６の界面領域にまで拡散しなくなって活性化
率を向上させる意味がなくなるためである。ただし、Ｂ
の活性化はソース・ドレイン領域９Ｐの形成と同時に行
うため、Ｂのイオン注入のエネルギをあまり大きくする
とソース・ドレイン領域９ＰにおいてもＢが深くイオン
注入されてソース・ドレイン領域９Ｐが深く形成され、
浅いソース・ドレイン領域を形成すること、すなわちＭ
ＯＳのシャロー化を実現する上での障害になる。したが
って、バリア膜７４の膜厚とも関係するが、バリア膜７
４の直下の深さ位置にイオン注入したＢの濃度のピーク
が来るようにすることが好ましい。
【００２８】なお、特にＰＭＯＳトランジスタのゲート
電極７Ｐにおいては、図８（ａ）のように、最上層のキ
ャップシリコン膜７５及び下層のａ−Ｓｉ膜７１をそれ
ぞれポリシリコンで形成することも可能である。なお、
キャップシリコン膜７５及びバリア膜７４の直下のポリ
シリコン膜７３をａ−Ｓｉで構成したときには、熱処理
によってａ−Ｓｉが結晶化しても、グレインサイズが１
００ｎｍ程度の大きなグレインとなる。このような大き
なグレインではＢの拡散はグレインサイズが小さい場合
より遅くなる。その結果、図８（ｂ）のように、ゲート
絶縁膜６の界面におけるＢの濃度は低くなり、Ｇｅによ
り活性化率を向上しようとしても空乏層を防止する効果
が少なくなるおそれがある。したがって、ポリシリコン
膜７３はＢの拡散が速いグレインサイズ２０〜５０ｎｍ
の多結晶である必要がある。
電極７Ｐにおいては、図８（ａ）のように、最上層のキ
ャップシリコン膜７５及び下層のａ−Ｓｉ膜７１をそれ
ぞれポリシリコンで形成することも可能である。なお、
キャップシリコン膜７５及びバリア膜７４の直下のポリ
シリコン膜７３をａ−Ｓｉで構成したときには、熱処理
によってａ−Ｓｉが結晶化しても、グレインサイズが１
００ｎｍ程度の大きなグレインとなる。このような大き
なグレインではＢの拡散はグレインサイズが小さい場合
より遅くなる。その結果、図８（ｂ）のように、ゲート
絶縁膜６の界面におけるＢの濃度は低くなり、Ｇｅによ
り活性化率を向上しようとしても空乏層を防止する効果
が少なくなるおそれがある。したがって、ポリシリコン
膜７３はＢの拡散が速いグレインサイズ２０〜５０ｎｍ
の多結晶である必要がある。
【００２９】ところで、前記実施形態ではゲート電極７
Ｎ，７Ｐ中のポリシリコン膜７３とキャップシリコン膜
７５との間に形成したバリア膜７４はＳｉＯ膜で形成さ
れているが、その膜厚は０．５〜１．５ｎｍと極めて薄
い膜厚としている。ＳｉＯ膜は絶縁膜であり、そのため
に下層のポリシリコン膜７３と上層のキャップシリコン
膜７５との導電性が問題になり、結果としてゲート電極
に直列に容量（キャパシタ）が接続された状態となり、
ＭＯＳトランジスタの特性劣化の要因となるおそれがあ
る。しかしながら、バリア膜７４としてのＳｉＯ膜の膜
厚を前述のように極めて薄くすることで、ＳｉＯ膜にお
けるリーク電流によって当該容量によるＭＯＳトランジ
スタ特性への悪影響を抑制することが可能になる。図９
はＳｉＯ膜の膜厚とリーク電流との相関を示す特性図で
あり、ＳｉＯ膜の膜厚が１．５ｎｍ以下ではＭＯＳ動作
に大きな影響を与えることがない程度のリーク電流が流
れることが確認されている。
Ｎ，７Ｐ中のポリシリコン膜７３とキャップシリコン膜
７５との間に形成したバリア膜７４はＳｉＯ膜で形成さ
れているが、その膜厚は０．５〜１．５ｎｍと極めて薄
い膜厚としている。ＳｉＯ膜は絶縁膜であり、そのため
に下層のポリシリコン膜７３と上層のキャップシリコン
膜７５との導電性が問題になり、結果としてゲート電極
に直列に容量（キャパシタ）が接続された状態となり、
ＭＯＳトランジスタの特性劣化の要因となるおそれがあ
る。しかしながら、バリア膜７４としてのＳｉＯ膜の膜
厚を前述のように極めて薄くすることで、ＳｉＯ膜にお
けるリーク電流によって当該容量によるＭＯＳトランジ
スタ特性への悪影響を抑制することが可能になる。図９
はＳｉＯ膜の膜厚とリーク電流との相関を示す特性図で
あり、ＳｉＯ膜の膜厚が１．５ｎｍ以下ではＭＯＳ動作
に大きな影響を与えることがない程度のリーク電流が流
れることが確認されている。
【００３０】このことは、バリア膜７４としてのＳｉＯ
膜をこれ以上の厚さにすると、上下のシリコン層でのリ
ーク電流が抑制されてしまい、ゲート電極に容量が直列
接続されてゲート絶縁膜６の界面での空乏層を抑制する
ためのＧｅを導入した意味がなくなることを意味してい
る。ただし、ＳｉＯ膜の膜厚は厚いほど、Ｇｅが表面に
まで拡散する防止効果は高いため、この点では厚い方が
好ましい。したがって、これらの背反する要求の均衡に
より適切な膜厚が決定される。なお、図４にゲート電極
をゲート幅方向から見た断面図を示しているように、バ
リア膜７４はゲート電極７Ｐからこれにつながる一体の
ゲート配線７Ａの全領域にわたって形成されるものであ
るから、バリア膜７４としてのＳｉＯ膜を多少厚くした
場合でも、ＳｉＯ膜の全面積はゲート電極７Ｐの面積に
比較して極めて大きなものとなり、その容量値が大きく
なるため、この面からも当該容量によるＭＯＳトランジ
スタの特性への悪影響を抑えることができる。なお、こ
のことはＮＭＯＳトランジスタにおいても同様である。
膜をこれ以上の厚さにすると、上下のシリコン層でのリ
ーク電流が抑制されてしまい、ゲート電極に容量が直列
接続されてゲート絶縁膜６の界面での空乏層を抑制する
ためのＧｅを導入した意味がなくなることを意味してい
る。ただし、ＳｉＯ膜の膜厚は厚いほど、Ｇｅが表面に
まで拡散する防止効果は高いため、この点では厚い方が
好ましい。したがって、これらの背反する要求の均衡に
より適切な膜厚が決定される。なお、図４にゲート電極
をゲート幅方向から見た断面図を示しているように、バ
リア膜７４はゲート電極７Ｐからこれにつながる一体の
ゲート配線７Ａの全領域にわたって形成されるものであ
るから、バリア膜７４としてのＳｉＯ膜を多少厚くした
場合でも、ＳｉＯ膜の全面積はゲート電極７Ｐの面積に
比較して極めて大きなものとなり、その容量値が大きく
なるため、この面からも当該容量によるＭＯＳトランジ
スタの特性への悪影響を抑えることができる。なお、こ
のことはＮＭＯＳトランジスタにおいても同様である。
【００３１】ここで、バリア膜７４は本実施形態のＳｉ
Ｏ膜に限られるものではなく、ＳｉＮ膜（シリコン窒化
膜）、ＴｉＮ（窒化チタン膜）等が利用できる。ＳｉＮ
膜についてはＳｉＯ膜と同様に薄く形成する必要がある
が、ＴｉＮ膜は導電性であるため、膜厚は５〜１５ｎｍ
の厚さで良い。なお、ＳｉＮ膜はアンモニア雰囲気で熱
処理を行う、あるいはＮ2 雰囲気でのプラズマ処理を行
って形成する。ＴｉＮ膜はＣＶＤ法あるいはスパッタ法
により形成する。
Ｏ膜に限られるものではなく、ＳｉＮ膜（シリコン窒化
膜）、ＴｉＮ（窒化チタン膜）等が利用できる。ＳｉＮ
膜についてはＳｉＯ膜と同様に薄く形成する必要がある
が、ＴｉＮ膜は導電性であるため、膜厚は５〜１５ｎｍ
の厚さで良い。なお、ＳｉＮ膜はアンモニア雰囲気で熱
処理を行う、あるいはＮ2 雰囲気でのプラズマ処理を行
って形成する。ＴｉＮ膜はＣＶＤ法あるいはスパッタ法
により形成する。
【００３２】また、本発明においてゲート電極及びソー
ス・ドレイン領域に形成する金属サリサイド膜は、本実
施形態のＣｏサリサイド膜に限られるものではなく、Ｔ
ｉサリサイド膜、Ｎｉサリサイド膜についても同様に実
現できる。
ス・ドレイン領域に形成する金属サリサイド膜は、本実
施形態のＣｏサリサイド膜に限られるものではなく、Ｔ
ｉサリサイド膜、Ｎｉサリサイド膜についても同様に実
現できる。
【００３３】本発明は前記実施形態のようにＰＭＯＳト
ランジスタとＮＭＯＳトランジスタを含むＣＭＯＳ型半
導体装置に限られるものではなく、ＰＭＯＳトランジス
タのみで構成される半導体装置に適用することも可能で
ある。この場合には、ＮＭＯＳトランジスタの特性劣化
を考慮する必要がなくなるため、特にＳｉＧｅにおける
Ｇｅの混合割合を増大してＢの活性化率をさらに向上さ
せる構成とすることも可能である。
ランジスタとＮＭＯＳトランジスタを含むＣＭＯＳ型半
導体装置に限られるものではなく、ＰＭＯＳトランジス
タのみで構成される半導体装置に適用することも可能で
ある。この場合には、ＮＭＯＳトランジスタの特性劣化
を考慮する必要がなくなるため、特にＳｉＧｅにおける
Ｇｅの混合割合を増大してＢの活性化率をさらに向上さ
せる構成とすることも可能である。
【００３４】
【発明の効果】以上説明したように本発明は、ゲート電
極の下層にＧｅを含む膜を有し、上層にＧｅの拡散を防
止するバリア膜を有しているので、ゲート電極中に含ま
れるＧｅによってＰＭＯＳトランジスタのゲート電極に
注入されたＰ型不純物の活性化率が改善され、ゲート絶
縁膜の界面での空乏層が抑制され、ＰＭＯＳトランジス
タの特性劣化が防止される。また、ゲート電極の上層中
に設けられたバリア膜によってＧｅがゲート電極の表面
にまで拡散することが防止でき、ゲート電極の表面に形
成する金属シリサイド層の凝集を防止し、均一でかつ低
抵抗な金属シリサイド層を形成することができる。
極の下層にＧｅを含む膜を有し、上層にＧｅの拡散を防
止するバリア膜を有しているので、ゲート電極中に含ま
れるＧｅによってＰＭＯＳトランジスタのゲート電極に
注入されたＰ型不純物の活性化率が改善され、ゲート絶
縁膜の界面での空乏層が抑制され、ＰＭＯＳトランジス
タの特性劣化が防止される。また、ゲート電極の上層中
に設けられたバリア膜によってＧｅがゲート電極の表面
にまで拡散することが防止でき、ゲート電極の表面に形
成する金属シリサイド層の凝集を防止し、均一でかつ低
抵抗な金属シリサイド層を形成することができる。
【図１】本発明にかかる半導体装置を製造工程順に示す
断面図のその１である。
断面図のその１である。
【図２】本発明にかかる半導体装置を製造工程順に示す
断面図のその２である。
断面図のその２である。
【図３】図１の工程におけるゲート電極の製造工程を示
す拡大断面図である。
す拡大断面図である。
【図４】ゲート電極のゲート幅方向の断面図である。
【図５】ＰＭＯＳの製造工程途中における拡大断面図で
ある。
ある。
【図６】ＰＭＯＳのゲート電極におけるＢとＧｅの注入
時と活性化後の各濃度分布図である。
時と活性化後の各濃度分布図である。
【図７】ＰＭＯＳのゲート電極におけるバリア膜の拡散
防止効果を示すＧｅの活性化後の濃度分布図である。
防止効果を示すＧｅの活性化後の濃度分布図である。
【図８】ポリシリコン／Ｓｉ−Ｇｅ積層構造とａ−Ｓｉ
／ＳｉＧｅ積層構造のＰＭＯＳゲート電極におけるＢ活
性化後の濃度分布を示す図である。
／ＳｉＧｅ積層構造のＰＭＯＳゲート電極におけるＢ活
性化後の濃度分布を示す図である。
【図９】バリア膜（シリコン酸化膜）の膜厚とリーク電
流の相関を示す図である。
流の相関を示す図である。
【図１０】従来のＰＭＯＳのゲート電極とその不具合を
示す断面図である。
示す断面図である。
【符号の説明】
１ シリコン基板
２ エピタキシャル層
３ Ｐウェル
４ Ｎウェル
５ 素子分離絶縁膜（ＳＴＩ）
６ ゲート絶縁膜
７，７Ｎ，７Ｐ ゲート電極
８Ｎ，８Ｐ イオン注入層
９Ｎ，９Ｐ ソース・ドレイン領域
１０ サイドウォール絶縁膜
１１ Ｃｏ膜
１２ Ｃｏサリサイド膜
１３ 層間絶縁膜
１４ 上層配線
１５ コンタクト
７１ ａ−Ｓｉ膜
７２ ＳｉＧｅ膜
７３ ポリシリコン膜
７４ バリア膜（ＳｉＯ）
７５ キャップシリコン膜（ａ−Ｓｉ）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB01 BB38 CC05 DD37
DD43 DD55 DD78 DD84 EE08
EE17 FF14 FF18 GG09 GG10
GG14 HH16
5F048 AC03 BA01 BB13 BE03 BF06
BF16 BG01 BG13 DA25 DA27
5F140 AA00 AA21 AB03 AC01 BA01
BA16 BE07 BF04 BF14 BF22
BF23 BF24 BF28 BF30 BF33
BF34 BF35 BG08 BG12 BG14
BG34 BJ01 BJ08 BK21 BK34
CB04 CF04 CF07
Claims (19)
- 【請求項１】 ＭＯＳトランジスタを備える半導体装置
であって、前記ＭＯＳトランジスタのゲート電極はＧｅ
（ゲルマニウム）を含むシリコン膜を有する下層膜と、
その上のシリコン膜を有する上層膜と、前記上層膜の表
面に形成された金属シリサイド層とを備え、前記上層膜
中には前記Ｇｅの拡散を防ぐバリア膜を備えることを特
徴とする半導体装置。 - 【請求項２】 前記上層膜は、前記下層膜上に形成され
たポリシリコン膜と、前記ポリシリコン膜上に形成され
た前記バリア膜と、前記バリア膜上に形成されたポリシ
リコンあるいはアモルファスシリコンからなるキャップ
シリコン膜とを備え、前記キャップシリコン膜の表面に
前記金属シリサイド層が形成されていることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記ポリシリコン膜のグレインサイズが
２０〜５０ｎｍであることを特徴とする請求項２に記載
の半導体装置。 - 【請求項４】 前記下層膜はＧｅとＳｉ（シリコン）が
混合されたＳｉＧｅ膜を有し、前記ＳｉＧｅ膜の下層に
はゲート絶縁膜との間にアモルファスシリコン膜を備え
ることを特徴とする請求項１ないし３のいずれかに記載
の半導体装置。 - 【請求項５】 少なくともＰチャネルＭＯＳトランジス
タを含む半導体装置であって、前記ＰチャネルＭＯＳト
ランジスタのゲート電極に前記下層膜、上層膜、バリア
膜、金属シリサイド層を備え、前記ゲート電極にＰ型不
純物を導入していることを特徴とする請求項１ないし４
のいずれかに記載の半導体装置。 - 【請求項６】 前記Ｐ型不純物はＢ（ボロン）である請
求項５に記載の半導体装置。 - 【請求項７】 ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを含む半導体装置であって、
前記下層膜のＳｉＧｅ膜におけるＧｅの混合割合は、１
０〜３０％であることを特徴とする請求項１ないし６の
いずれかに記載の半導体装置。 - 【請求項８】 前記バリア膜は、ごく薄い膜厚のシリコ
ン酸化膜又はシリコン窒化膜、あるいは導電性の窒化チ
タン膜のいずれかで構成されていることを特徴とする請
求項１ないし７のいずれかに記載の半導体装置。 - 【請求項９】 前記シリコン酸化膜又はシリコン窒化膜
の膜厚は０．５〜１．５ｎｍであることを特徴とする請
求項８に記載の半導体装置。 - 【請求項１０】 前記窒化チタン膜の膜厚は５〜１５ｎ
ｍであることを特徴とする請求項８に記載の半導体装
置。 - 【請求項１１】 前記キャップシリコン膜は２０〜５０
ｎｍの膜厚であることを特徴とする請求項２ないし１０
のいずれかに記載の半導体装置。 - 【請求項１２】 前記ゲート電極につながるゲート配線
を備える半導体装置において、前記ゲート配線は前記ゲ
ート電極と同じ下層膜、上層膜、バリア膜、金属シリサ
イド膜を備えることを特徴とする請求項１ないし１１の
いずれかに記載の半導体装置。 - 【請求項１３】 前記金属シリサイド層は、Ｃｏ（コバ
ルト）、Ｔｉ（チタン）、Ｎｉ（ニッケル）のいずれか
であることを特徴とする請求項１ないし１２のいずれか
に記載の半導体装置。 - 【請求項１４】 半導体基板上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にゲート電極を形成する
工程と、前記ゲート電極及び前記半導体基板のソース・
ドレイン形成領域に不純物を注入する工程と、熱処理し
て前記ゲート電極中及びソース・ドレイン形成領域中の
不純物を活性化する工程と、前記ゲート電極及びソース
・ドレイン形成領域の表面に金属膜を形成する工程と、
前記金属膜をシリサイド反応して金属シリサイド層を形
成する工程とを含む半導体装置の製造方法において、前
記ゲート電極の形成工程としてＧｅを含むシリコン膜を
有する下層膜を形成する工程と、前記下層膜上にＧｅの
拡散を防ぐバリア膜を有する上層膜を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記上層膜の形成工程は、前記下層膜
上にポリシリコン膜を形成する工程と、前記ポリシリコ
ン膜上にＧｅの拡散を防ぐバリア膜を形成する工程と、
前記バリア膜上にポリシリコンあるいはアモルファスシ
リコンからなるキャップシリコン膜を形成する工程とを
含むことを特徴とする請求項１３に記載の半導体装置の
製造方法。 - 【請求項１６】 前記ゲート電極には前記キャップシリ
コン膜の表面から前記バリア膜よりも深い前記ポリシリ
コン膜中にピークを有するように不純物を注入すること
を特徴とする請求項１５に記載の半導体装置の製造方
法。 - 【請求項１７】 前記バリア膜を形成する工程は、直下
のポリシリコン膜の表面を自然酸化してシリコン酸化膜
を形成する方法、直下のポリシリコンの表面を酸化性ガ
スを用いて酸化処理してシリコン酸化膜を形成する方
法、直下のポリシリコンの表面を酸化剤を含む洗浄液を
用いて洗浄してシリコン酸化膜を形成する方法のいずれ
かであることを特徴とする請求項１５又は１６に記載の
半導体装置の製造方法。 - 【請求項１８】 前記バリア膜を形成する工程は、直下
のポリシリコンの表面をアンモニア雰囲気で熱処理して
シリコン窒化膜を形成する方法であることを特徴とする
請求項１５又は１６に記載の半導体装置の製造方法。 - 【請求項１９】 前記バリア膜を形成する工程はＣＶＤ
法あるいはスパッタ法により窒化チタン膜を形成する方
法であることを特徴とする請求項１５又は１６に記載の
半導体装置の製造方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026253A (ja) * | 2003-06-30 | 2005-01-27 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| US7172934B2 (en) | 2003-05-08 | 2007-02-06 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device with a silicon-germanium gate electrode |
| KR100717769B1 (ko) | 2005-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 보론의 외확산을 억제한 폴리실리콘게이트를 구비한반도체소자 및 그의 제조 방법 |
| JP2008514003A (ja) * | 2004-09-17 | 2008-05-01 | アプライド マテリアルズ インコーポレイテッド | ポリシリコンゲルマニウムゲートスタック及びその形成方法 |
| WO2014067463A1 (zh) * | 2012-11-02 | 2014-05-08 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板、显示装置和阻挡层 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1286157C (zh) * | 2002-10-10 | 2006-11-22 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| US6861339B2 (en) * | 2002-10-21 | 2005-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for fabricating laminated silicon gate electrode |
| US7229919B2 (en) * | 2003-01-08 | 2007-06-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a random grained polysilicon layer and a method for its manufacture |
| JP2004253778A (ja) * | 2003-01-30 | 2004-09-09 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| KR20050118686A (ko) * | 2003-03-28 | 2005-12-19 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 장치 형성 방법 및 ｍｉｓ 유형 반도체 장치 |
| US6902993B2 (en) * | 2003-03-28 | 2005-06-07 | Cypress Semiconductor Corporation | Gate electrode for MOS transistors |
| US6905976B2 (en) * | 2003-05-06 | 2005-06-14 | International Business Machines Corporation | Structure and method of forming a notched gate field effect transistor |
| JP2005005406A (ja) * | 2003-06-10 | 2005-01-06 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| JP2005079310A (ja) * | 2003-08-29 | 2005-03-24 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
| US6927454B2 (en) * | 2003-10-07 | 2005-08-09 | International Business Machines Corporation | Split poly-SiGe/poly-Si alloy gate stack |
| ATE455366T1 (de) * | 2003-10-17 | 2010-01-15 | Imec | Verfahren zur herstellung eines halbleitersubstrats mit einer schichtstruktur von aktivierten dotierungsstoffen |
| US20050136633A1 (en) * | 2003-12-18 | 2005-06-23 | Taylor William J.Jr. | Blocking layer for silicide uniformity in a semiconductor transistor |
| JP4427489B2 (ja) * | 2005-06-13 | 2010-03-10 | 株式会社東芝 | 半導体装置の製造方法 |
| US7344978B2 (en) * | 2005-06-15 | 2008-03-18 | United Microelectronics Corp. | Fabrication method of semiconductor device |
| US20070108529A1 (en) * | 2005-11-14 | 2007-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained gate electrodes in semiconductor devices |
| KR100898438B1 (ko) * | 2007-10-25 | 2009-05-21 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조 방법 |
| US8148249B2 (en) * | 2008-09-12 | 2012-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of fabricating high-k metal gate devices |
| US8895435B2 (en) * | 2011-01-31 | 2014-11-25 | United Microelectronics Corp. | Polysilicon layer and method of forming the same |
| CN102280483B (zh) * | 2011-08-06 | 2013-07-10 | 深圳市稳先微电子有限公司 | 一种栅源侧台保护的功率器件及其制造方法 |
| CN102254943B (zh) * | 2011-08-06 | 2013-06-19 | 深圳市稳先微电子有限公司 | 一种栅源侧台保护的晶体管功率器件及其制造方法 |
| US8586436B2 (en) * | 2012-03-20 | 2013-11-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device |
| WO2015097581A1 (en) * | 2013-12-23 | 2015-07-02 | Hkg Technologies Limited | Power semiconductor devices having semi-insulating field plate |
| CN104637799B (zh) * | 2014-12-31 | 2017-09-29 | 吉林华微电子股份有限公司 | 全自对准高密度沟槽栅场效应半导体器件制造方法 |
| US9748281B1 (en) * | 2016-09-15 | 2017-08-29 | International Business Machines Corporation | Integrated gate driver |
| JP2021150508A (ja) * | 2020-03-19 | 2021-09-27 | キオクシア株式会社 | 半導体記憶装置及び半導体記憶装置の製造方法 |
| US11251283B2 (en) * | 2020-03-27 | 2022-02-15 | United Microelectronics Corp. | Semiconductor structure and method for manufacturing the same |
| CN113594094B (zh) * | 2021-07-08 | 2023-10-24 | 长鑫存储技术有限公司 | 存储器及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150669A (ja) * | 1998-11-17 | 2000-05-30 | Toshiba Corp | 半導体集積回路及びその製造方法 |
| US6255149B1 (en) * | 1998-02-19 | 2001-07-03 | FRANCE TéLéCOM | Process for restricting interdiffusion in a semiconductor device with composite Si/SiGe gate |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6559469B1 (en) * | 1992-10-23 | 2003-05-06 | Symetrix Corporation | Ferroelectric and high dielectric constant transistors |
| US5710450A (en) * | 1994-12-23 | 1998-01-20 | Intel Corporation | Transistor with ultra shallow tip and method of fabrication |
| US6518155B1 (en) * | 1997-06-30 | 2003-02-11 | Intel Corporation | Device structure and method for reducing silicide encroachment |
| JP2002043566A (ja) * | 2000-07-27 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP3547419B2 (ja) * | 2001-03-13 | 2004-07-28 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6432763B1 (en) * | 2001-03-15 | 2002-08-13 | Advanced Micro Devices, Inc. | Field effect transistor having doped gate with prevention of contamination from the gate during implantation |
| US6436773B1 (en) * | 2001-05-01 | 2002-08-20 | Advanced Micro Devices, Inc. | Fabrication of test field effect transistor structure |
| US6518106B2 (en) * | 2001-05-26 | 2003-02-11 | Motorola, Inc. | Semiconductor device and a method therefor |
-
2001
- 2001-09-13 JP JP2001277603A patent/JP2003086798A/ja active Pending
-
2002
- 2002-08-28 US US10/229,144 patent/US6710407B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255149B1 (en) * | 1998-02-19 | 2001-07-03 | FRANCE TéLéCOM | Process for restricting interdiffusion in a semiconductor device with composite Si/SiGe gate |
| JP2000150669A (ja) * | 1998-11-17 | 2000-05-30 | Toshiba Corp | 半導体集積回路及びその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7172934B2 (en) | 2003-05-08 | 2007-02-06 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor device with a silicon-germanium gate electrode |
| JP2005026253A (ja) * | 2003-06-30 | 2005-01-27 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法 |
| JP2008514003A (ja) * | 2004-09-17 | 2008-05-01 | アプライド マテリアルズ インコーポレイテッド | ポリシリコンゲルマニウムゲートスタック及びその形成方法 |
| KR100717769B1 (ko) | 2005-06-30 | 2007-05-11 | 주식회사 하이닉스반도체 | 보론의 외확산을 억제한 폴리실리콘게이트를 구비한반도체소자 및 그의 제조 방법 |
| WO2014067463A1 (zh) * | 2012-11-02 | 2014-05-08 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制作方法、阵列基板、显示装置和阻挡层 |
Also Published As
| Publication number | Publication date |
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