JPH0832067A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JPH0832067A JPH0832067A JP16912294A JP16912294A JPH0832067A JP H0832067 A JPH0832067 A JP H0832067A JP 16912294 A JP16912294 A JP 16912294A JP 16912294 A JP16912294 A JP 16912294A JP H0832067 A JPH0832067 A JP H0832067A
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- JP
- Japan
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- film
- diffusion layer
- source
- gate electrode
- drain
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】ＭＩＳＦＥＴのＬＤＤ構造の浅いソース・ドレ
イン拡散層２７ａ上に金属シリサイド膜２８ａを形成す
ることにより、浅い接合を保ちつつ浅い拡散層２７ａの
抵抗を低下させる。 【効果】短チャネル効果を抑制しつつ、高い電流駆動力
を得ることが可能となる。
イン拡散層２７ａ上に金属シリサイド膜２８ａを形成す
ることにより、浅い接合を保ちつつ浅い拡散層２７ａの
抵抗を低下させる。 【効果】短チャネル効果を抑制しつつ、高い電流駆動力
を得ることが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置に
係り特に、拡散層表面に金属シリサイド膜を有するＭＩ
Ｓ型電界効果トランジスタに関する。
係り特に、拡散層表面に金属シリサイド膜を有するＭＩ
Ｓ型電界効果トランジスタに関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化に伴い、Ｍ
ＩＳ型半導体装置の微細化が進められている。ＭＩＳ型
半導体装置の微細化により生じる問題として短チャネル
効果が良く知られているが、これに対する種々の対策と
して図２（ｃ）に示すようなＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒｄｉｎ）構造のＭＩＳ型半導体装置が
提案されている。この構造によれば、ゲート電極４近傍
のソース・ドレイン拡散層５ａの深さを浅くし、不純物
濃度を低くすることで、短チャネル効果を抑制すること
ができる。
ＩＳ型半導体装置の微細化が進められている。ＭＩＳ型
半導体装置の微細化により生じる問題として短チャネル
効果が良く知られているが、これに対する種々の対策と
して図２（ｃ）に示すようなＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒｄｉｎ）構造のＭＩＳ型半導体装置が
提案されている。この構造によれば、ゲート電極４近傍
のソース・ドレイン拡散層５ａの深さを浅くし、不純物
濃度を低くすることで、短チャネル効果を抑制すること
ができる。
【０００３】以下に、このＬＤＤ構造のＭＩＳ型半導体
装置の製造方法を図２（ａ）〜（ｃ）を用いて説明す
る。まず、シリコン基板１上にＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によ
る素子分離領域２を形成し、さらに熱酸化等により基板
１の表面に酸化膜を形成する。この酸化膜上にＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりゲート
電極材であるポリシリコン膜を形成し、このポリシリコ
ン膜上にフォトリソグラフィー工程によるレジストパタ
ーン８を形成する。この後レジストパターン８をマスク
としてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法等の異方性エッチングにより、ポリシリコン膜
４をゲート形状に加工した後、レジストパターン８を除
去する。続いて、ｎチャネル型の場合にはリン等のｎ型
不純物をイオン注入法等により図２（ａ）に示すように
基板１表面に残した酸化膜を介して基板１の表面に添加
した後、拡散して浅い拡散層５ａを形成する。
装置の製造方法を図２（ａ）〜（ｃ）を用いて説明す
る。まず、シリコン基板１上にＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によ
る素子分離領域２を形成し、さらに熱酸化等により基板
１の表面に酸化膜を形成する。この酸化膜上にＬＰＣＶ
Ｄ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によりゲート
電極材であるポリシリコン膜を形成し、このポリシリコ
ン膜上にフォトリソグラフィー工程によるレジストパタ
ーン８を形成する。この後レジストパターン８をマスク
としてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法等の異方性エッチングにより、ポリシリコン膜
４をゲート形状に加工した後、レジストパターン８を除
去する。続いて、ｎチャネル型の場合にはリン等のｎ型
不純物をイオン注入法等により図２（ａ）に示すように
基板１表面に残した酸化膜を介して基板１の表面に添加
した後、拡散して浅い拡散層５ａを形成する。
【０００４】次に、基板１の全面にＣＶＤ法等により窒
化膜を形成し、ＲＩＥ法等により、エッチングすること
でゲート電極４の側壁に側壁窒化膜６を形成する。この
後浅い拡散層５ａ形成のためのイオン注入に比べドーズ
量及び注入エネルギーを高くして再びイオン注入後、拡
散して図２（ｂ）に示すように深い拡散層５ｂの形成を
行う。この際、ゲート電極用ポリシリコン膜中にも拡散
層５ｂと同様のｎ型不純物が同時に打たれる。
化膜を形成し、ＲＩＥ法等により、エッチングすること
でゲート電極４の側壁に側壁窒化膜６を形成する。この
後浅い拡散層５ａ形成のためのイオン注入に比べドーズ
量及び注入エネルギーを高くして再びイオン注入後、拡
散して図２（ｂ）に示すように深い拡散層５ｂの形成を
行う。この際、ゲート電極用ポリシリコン膜中にも拡散
層５ｂと同様のｎ型不純物が同時に打たれる。
【０００５】続いて金属膜、ここではＴｉ膜をスパッタ
法等により形成し、熱処理を施すことにより図２（ｃ）
に示すようにシリサイド膜であるＴｉＳｉ2 膜７をソー
ス・ドレイン拡散層５ｂ上及びゲート電極４上に形成す
る。
法等により形成し、熱処理を施すことにより図２（ｃ）
に示すようにシリサイド膜であるＴｉＳｉ2 膜７をソー
ス・ドレイン拡散層５ｂ上及びゲート電極４上に形成す
る。
【０００６】次に、未反応により残置したＴｉ膜をウェ
ットエッチング等により除去し、基板１表面全面に層間
絶縁膜を堆積する。最後に、ソース・ドレイン及びゲー
ト電極用のコンタクト開口を形成した後、金属膜からな
る電極配線をパターニングして従来のＬＤＤ構造のＭＩ
Ｓ型半導体装置が完成する。
ットエッチング等により除去し、基板１表面全面に層間
絶縁膜を堆積する。最後に、ソース・ドレイン及びゲー
ト電極用のコンタクト開口を形成した後、金属膜からな
る電極配線をパターニングして従来のＬＤＤ構造のＭＩ
Ｓ型半導体装置が完成する。
【０００７】この構造は短チャネル効果の抑制に効果は
あるが、浅い拡散層５ａ領域の抵抗が高く、素子の電流
駆動力に悪影響を及ぼすといった問題があった。そこで
高濃度化による低抵抗化を図ると浅い拡散層５ａの形成
が困難となり、またチャネル領域に空乏層が延びるため
短チャネル効果抑制が困難となる。
あるが、浅い拡散層５ａ領域の抵抗が高く、素子の電流
駆動力に悪影響を及ぼすといった問題があった。そこで
高濃度化による低抵抗化を図ると浅い拡散層５ａの形成
が困難となり、またチャネル領域に空乏層が延びるため
短チャネル効果抑制が困難となる。
【０００８】一方図２（ｃ）において低抵抗化を図るた
め、深い拡散層５ｂの表面に金属のシリコン化物からな
るシリサイド膜７を形成している。しかし、このシリサ
イド膜７によって低抵抗化されるのは深い拡散層５ｂの
みであり、浅い拡散層５ａの抵抗は高いままであるので
電流駆動力を十分に高くすることができずにあった。
め、深い拡散層５ｂの表面に金属のシリコン化物からな
るシリサイド膜７を形成している。しかし、このシリサ
イド膜７によって低抵抗化されるのは深い拡散層５ｂの
みであり、浅い拡散層５ａの抵抗は高いままであるので
電流駆動力を十分に高くすることができずにあった。
【０００９】
【発明が解決しようとする課題】上記の如く、ＬＤＤ構
造のＭＩＳ型半導体装置では短チャネル効果の抑制に効
果はあるが、浅い拡散層は高抵抗であり、その部分での
電流駆動力を低下していた。一方、深い拡散層の表面に
低抵抗化を目的とした金属シリサイド膜を形成すること
も行われているが、浅い拡散層上には形成されないた
め、浅い拡散層の抵抗は抑制されない。本発明は短チャ
ネル効果の抑制と浅い拡散層の低抵抗化を図り、電流駆
動力を向上することを両立し得るＭＩＳ型半導体装置を
提供することを目的とする。
造のＭＩＳ型半導体装置では短チャネル効果の抑制に効
果はあるが、浅い拡散層は高抵抗であり、その部分での
電流駆動力を低下していた。一方、深い拡散層の表面に
低抵抗化を目的とした金属シリサイド膜を形成すること
も行われているが、浅い拡散層上には形成されないた
め、浅い拡散層の抵抗は抑制されない。本発明は短チャ
ネル効果の抑制と浅い拡散層の低抵抗化を図り、電流駆
動力を向上することを両立し得るＭＩＳ型半導体装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に本発明は、半導体基板の表面にゲート絶縁膜が形成さ
れ、さらにこのゲート絶縁膜の上にゲート電極が形成さ
れ、前記ゲート絶縁膜近傍の前記半導体基板表面に形成
された第１のソース・ドレイン拡散層が形成され、ま
た、この第１のソース・ドレイン拡散層の前記ゲート絶
縁膜とは逆側に隣接して形成され、第１のソース・ドレ
イン拡散層に比べて不純物濃度が高く、かつ接合深さが
深い第２のソース・ドレイン拡散層が形成され、さらに
第１のソース・ドレイン拡散層表面には第１の金属シリ
サイド膜が形成された半導体装置を提 供する。
に本発明は、半導体基板の表面にゲート絶縁膜が形成さ
れ、さらにこのゲート絶縁膜の上にゲート電極が形成さ
れ、前記ゲート絶縁膜近傍の前記半導体基板表面に形成
された第１のソース・ドレイン拡散層が形成され、ま
た、この第１のソース・ドレイン拡散層の前記ゲート絶
縁膜とは逆側に隣接して形成され、第１のソース・ドレ
イン拡散層に比べて不純物濃度が高く、かつ接合深さが
深い第２のソース・ドレイン拡散層が形成され、さらに
第１のソース・ドレイン拡散層表面には第１の金属シリ
サイド膜が形成された半導体装置を提 供する。
【００１１】
【作用】このように、構成されたものにおいては浅くか
つ低濃度に形成された第１のソース・ドレイン拡散層の
表面に金属シリサイド膜が形成されることにより、ゲー
ト電極近傍のソース・ドレイン拡散層の抵抗を抑制する
ことが可能となる。
つ低濃度に形成された第１のソース・ドレイン拡散層の
表面に金属シリサイド膜が形成されることにより、ゲー
ト電極近傍のソース・ドレイン拡散層の抵抗を抑制する
ことが可能となる。
【００１２】
【実施例】以下に本発明の実施例について図面を用いて
詳細に説明する。図１（ｄ）は本発明の第１の実施例の
ＭＩＳＦＥＴの完成断面図であり、浅いソース・ドレイ
ン拡散層２７ａの表面には薄いＴｉＳｉ2 膜２８ａが形
成され、この浅い拡散層２７ａに隣接し、ゲート電極２
５とは反対側に形成された深いソース・ドレイン拡散層
２７ｂの表面に厚いＴｉＳｉ2 膜２８ｂが形成されてい
る。ここで、薄いＴｉＳｉ2 膜２８ａが形成されること
により、深い拡散層２７ｂに比べ抵抗の高い浅い拡散層
２７ａの抵抗値を低く抑えることが可能となる。このよ
うな本実施例の構造によれば、短チャネル効果を抑制し
つつ、高い電流駆動力が得られる。
詳細に説明する。図１（ｄ）は本発明の第１の実施例の
ＭＩＳＦＥＴの完成断面図であり、浅いソース・ドレイ
ン拡散層２７ａの表面には薄いＴｉＳｉ2 膜２８ａが形
成され、この浅い拡散層２７ａに隣接し、ゲート電極２
５とは反対側に形成された深いソース・ドレイン拡散層
２７ｂの表面に厚いＴｉＳｉ2 膜２８ｂが形成されてい
る。ここで、薄いＴｉＳｉ2 膜２８ａが形成されること
により、深い拡散層２７ｂに比べ抵抗の高い浅い拡散層
２７ａの抵抗値を低く抑えることが可能となる。このよ
うな本実施例の構造によれば、短チャネル効果を抑制し
つつ、高い電流駆動力が得られる。
【００１３】次に、前記図１（ｄ）に示した本発明の実
施例の製造方法について以下説明する。まず、シリコン
基板２１上に、ＬＯＣＯＳ法により素子間を分離するフ
ィールド酸化膜２２を形成し、基板２１表面に熱酸化法
等により図示せぬ酸化膜を形成する。この酸化膜を介し
てボロン、インジウム等のＰ型の不純物を添加し、Ｐ型
ウェルを形成する。続いて、前記酸化膜を除去した後、
新たな酸化膜を再度形成し、この酸化膜上にＬＰＣＶＤ
法等によりゲート電極材であるポリシリコン膜を形成
し、ゲート電極を形成すべき所定領域にレジストパター
ン３２を形成する。このレジストパターン３２をマスク
として、ＲＩＥ法等のエッチングを行い、図１（ａ）に
示すように、ゲート電極パターン２５及びゲート酸化膜
パターン２４を形成する。
施例の製造方法について以下説明する。まず、シリコン
基板２１上に、ＬＯＣＯＳ法により素子間を分離するフ
ィールド酸化膜２２を形成し、基板２１表面に熱酸化法
等により図示せぬ酸化膜を形成する。この酸化膜を介し
てボロン、インジウム等のＰ型の不純物を添加し、Ｐ型
ウェルを形成する。続いて、前記酸化膜を除去した後、
新たな酸化膜を再度形成し、この酸化膜上にＬＰＣＶＤ
法等によりゲート電極材であるポリシリコン膜を形成
し、ゲート電極を形成すべき所定領域にレジストパター
ン３２を形成する。このレジストパターン３２をマスク
として、ＲＩＥ法等のエッチングを行い、図１（ａ）に
示すように、ゲート電極パターン２５及びゲート酸化膜
パターン２４を形成する。
【００１４】続いて、基板２１表面にＬＰＣＶＤ法等に
より膜厚１０ｎｍのＳｉ3 Ｎ4 膜を形成しＲＩＥ法等に
より加工し、ゲート電極パターン２５の側壁部にのみ残
置させて第１のＳｉ3 Ｎ4 側壁膜２６を形成する。この
Ｓｉ3 Ｎ4 側壁膜２６はゲート電極２５とソース・ドレ
イン拡散層が後に形成する薄いＴｉＳｉ2 膜を介して導
通することを防ぐ。次にｎ型の不純物、例えばＡｓ等を
加速電圧２０ｋｅＶ、ドーズ量３×１０13ｃｍ-2で、イ
オン注入した後、熱拡散してゲート電極パターン２５に
隣接する浅い拡散層２７ａを形成する。この後、基板２
１表面にＴｉ膜をスパッタ法により膜厚５ｎｍに形成
し、続いてＴｉＮ膜をスパッタ法により５０ｎｍに形成
する。このＴｉ膜厚は、リ−ク電流の発生を抑制するた
めに、形成されるＴｉＳｉ2 膜が接合の界面に到達しな
い程度とする。そしてＲＴＡ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）法により７００℃、３０秒間の加
熱工程を行いＴｉ膜と基板シリコン及びゲート電極を反
応させることにより図１（ｂ）に示すような膜厚約１２
ｎｍの薄いＴｉＳｉ2 膜２８ａを形成する。
より膜厚１０ｎｍのＳｉ3 Ｎ4 膜を形成しＲＩＥ法等に
より加工し、ゲート電極パターン２５の側壁部にのみ残
置させて第１のＳｉ3 Ｎ4 側壁膜２６を形成する。この
Ｓｉ3 Ｎ4 側壁膜２６はゲート電極２５とソース・ドレ
イン拡散層が後に形成する薄いＴｉＳｉ2 膜を介して導
通することを防ぐ。次にｎ型の不純物、例えばＡｓ等を
加速電圧２０ｋｅＶ、ドーズ量３×１０13ｃｍ-2で、イ
オン注入した後、熱拡散してゲート電極パターン２５に
隣接する浅い拡散層２７ａを形成する。この後、基板２
１表面にＴｉ膜をスパッタ法により膜厚５ｎｍに形成
し、続いてＴｉＮ膜をスパッタ法により５０ｎｍに形成
する。このＴｉ膜厚は、リ−ク電流の発生を抑制するた
めに、形成されるＴｉＳｉ2 膜が接合の界面に到達しな
い程度とする。そしてＲＴＡ（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇ）法により７００℃、３０秒間の加
熱工程を行いＴｉ膜と基板シリコン及びゲート電極を反
応させることにより図１（ｂ）に示すような膜厚約１２
ｎｍの薄いＴｉＳｉ2 膜２８ａを形成する。
【００１５】ここで未反応のＴｉ膜及びＴｉＮ膜は硫酸
過水系の処理により除去する。続いて、再び基板２１表
面にＬＰＣＶＤ法によりＳｉ3 Ｎ4 膜を膜圧１５０ｎｍ
に形成し、ＲＩＥ法等により、エッチングすることによ
り第１のＳｉ3 Ｎ4 側壁膜２６を覆うように隣接して第
２のＳｉ3 Ｎ4 側壁膜２９を形成する。
過水系の処理により除去する。続いて、再び基板２１表
面にＬＰＣＶＤ法によりＳｉ3 Ｎ4 膜を膜圧１５０ｎｍ
に形成し、ＲＩＥ法等により、エッチングすることによ
り第１のＳｉ3 Ｎ4 側壁膜２６を覆うように隣接して第
２のＳｉ3 Ｎ4 側壁膜２９を形成する。
【００１６】この後、ゲート電極２５及び第２のＳｉ3
Ｎ4 側壁膜２９をマスクとしてＡｓ等のｎ型不純物を加
速電圧を４０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とし
てイオン注入し、深い拡散層２７ｂを形成する。この
後、先に説明したと同様にスパッタ法により、基板２１
及びゲ−ト電極上に形成された薄いＴｉＳｉ2 膜２８ａ
上にさらにＴｉ膜を膜厚２０ｎｍに形成し、さらにＴｉ
Ｎ膜を膜厚５０ｎｍに形成する。そして、ＲＴＡ法によ
り、７００℃、３０秒間の熱処理を行い、図１（ｃ）に
示すように深い拡散層２７ｂ及びゲート電極２５の表面
に膜厚５０ｎｍの厚いＴｉＳｉ2 膜２８ｂを形成する。
この後、未反応により残置したＮｉ膜及びＴｉＮ膜を硫
酸過水系の処理により除去する。
Ｎ4 側壁膜２９をマスクとしてＡｓ等のｎ型不純物を加
速電圧を４０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2とし
てイオン注入し、深い拡散層２７ｂを形成する。この
後、先に説明したと同様にスパッタ法により、基板２１
及びゲ−ト電極上に形成された薄いＴｉＳｉ2 膜２８ａ
上にさらにＴｉ膜を膜厚２０ｎｍに形成し、さらにＴｉ
Ｎ膜を膜厚５０ｎｍに形成する。そして、ＲＴＡ法によ
り、７００℃、３０秒間の熱処理を行い、図１（ｃ）に
示すように深い拡散層２７ｂ及びゲート電極２５の表面
に膜厚５０ｎｍの厚いＴｉＳｉ2 膜２８ｂを形成する。
この後、未反応により残置したＮｉ膜及びＴｉＮ膜を硫
酸過水系の処理により除去する。
【００１７】最後に、ＣＶＤ法等により層間絶縁膜とな
るＳｉＯ2 膜３０を全面に形成した後、ソース・ドレイ
ン電極形成用の開口を形成する。その後Ａｌ等からなる
ソース・ドレイン電極３１をパターニング形成して、本
実施例のＭＩＳＦＥＴが完成する。
るＳｉＯ2 膜３０を全面に形成した後、ソース・ドレイ
ン電極形成用の開口を形成する。その後Ａｌ等からなる
ソース・ドレイン電極３１をパターニング形成して、本
実施例のＭＩＳＦＥＴが完成する。
【００１８】以上説明した工程において、厚いＴｉＳｉ
2 膜２８ｂに換え、ＮｉＳｉ等の低温で形成可能な膜を
用いても良い。浅い拡散層２７ａのＴｉＳｉ2 膜２８ａ
の凝集は７００℃以上の加熱により起こるので、ＮｉＳ
ｉ膜２８ｂの形成を前述のように低温で行えば、ＴｉＳ
ｉ2 膜２８ａの凝集は起こらず高低抵抗化を防ぐことが
可能である。この２つのシリサイド膜２８ａ，２８ｂに
用いる金属の組み合せは上述したＴｉとＮｉの他に、先
に形成される薄い金属シリサイド膜の材料にＴｉＭｏ，
ＷＣｏ等があり、後に形成される厚い金属シリサイド膜
にはＰｔ，Ｐｄがあり、いずれの組み合せにおいても先
に述べた効果が得られる。
2 膜２８ｂに換え、ＮｉＳｉ等の低温で形成可能な膜を
用いても良い。浅い拡散層２７ａのＴｉＳｉ2 膜２８ａ
の凝集は７００℃以上の加熱により起こるので、ＮｉＳ
ｉ膜２８ｂの形成を前述のように低温で行えば、ＴｉＳ
ｉ2 膜２８ａの凝集は起こらず高低抵抗化を防ぐことが
可能である。この２つのシリサイド膜２８ａ，２８ｂに
用いる金属の組み合せは上述したＴｉとＮｉの他に、先
に形成される薄い金属シリサイド膜の材料にＴｉＭｏ，
ＷＣｏ等があり、後に形成される厚い金属シリサイド膜
にはＰｔ，Ｐｄがあり、いずれの組み合せにおいても先
に述べた効果が得られる。
【００１９】又、薄い金属シリサイド膜にＴｉＳｉ2 膜
を用い厚い金属シリサイド膜にＣｏＳｉ膜を組み合せて
もよい。この場合には、薄いシリサイド膜２８ａである
ＴｉＳｉ2 膜は上述の工程と同様に形成し、第２のＳｉ
3 Ｎ4 側壁膜２９を形成し、深い拡散層２７ｂを形成し
た後に、Ｃｏ膜をスパッタ法により膜厚１０ｎｍに堆積
させる。続く熱処理において４００℃、２分間のＲＴＡ
を行うことにより、ＴｉＳｉ2 膜の凝集を伴うことなく
ＣｏＳｉからなる厚いシリサイド膜２８ａを形成するこ
とが可能である。
を用い厚い金属シリサイド膜にＣｏＳｉ膜を組み合せて
もよい。この場合には、薄いシリサイド膜２８ａである
ＴｉＳｉ2 膜は上述の工程と同様に形成し、第２のＳｉ
3 Ｎ4 側壁膜２９を形成し、深い拡散層２７ｂを形成し
た後に、Ｃｏ膜をスパッタ法により膜厚１０ｎｍに堆積
させる。続く熱処理において４００℃、２分間のＲＴＡ
を行うことにより、ＴｉＳｉ2 膜の凝集を伴うことなく
ＣｏＳｉからなる厚いシリサイド膜２８ａを形成するこ
とが可能である。
【００２０】本発明の第２の実施例について先の実施例
と同様に図１（ｄ）を用いて説明する。本実施例は薄い
シリサイド膜２８ａに先の実施例と同様にＴｉＳｉ2 膜
を用い、厚いシリサイド膜２８ｂに先の実施例で用いた
ＴｉＳｉ2 膜と異なるＮｉＳｉ膜を用いている。本実施
例においても薄いシリサイド膜２８ａが形成されること
により先の実施例と同様な理由から短チャネル効果を抑
制しつつ、高駆動力が得られるようになる。
と同様に図１（ｄ）を用いて説明する。本実施例は薄い
シリサイド膜２８ａに先の実施例と同様にＴｉＳｉ2 膜
を用い、厚いシリサイド膜２８ｂに先の実施例で用いた
ＴｉＳｉ2 膜と異なるＮｉＳｉ膜を用いている。本実施
例においても薄いシリサイド膜２８ａが形成されること
により先の実施例と同様な理由から短チャネル効果を抑
制しつつ、高駆動力が得られるようになる。
【００２１】以下に第２の実施例のＭＩＳＦＥＴを製造
するための工程を図１（ａ）〜（ｄ）を用いて説明す
る。まず、先の実施例と同様にシリコン基板２１上にＬ
ＯＣＯＳ法等によりフィールド酸化膜２２を形成し、基
板２１表面に熱酸化等による酸化膜を形成する。この酸
化膜を介してＰ型不純物を添加し、Ｐ型ウェルを形成す
る。続いて酸化膜上にＬＰＣＶＤ法等によりポリシリコ
ン膜を形成し、所定領域にレジストパターン３２を形成
する。この後、ＲＩＥ法等のエッチングにより図１
（ａ）に示すようにゲート電極２５及びゲート酸化膜２
４を形成する。
するための工程を図１（ａ）〜（ｄ）を用いて説明す
る。まず、先の実施例と同様にシリコン基板２１上にＬ
ＯＣＯＳ法等によりフィールド酸化膜２２を形成し、基
板２１表面に熱酸化等による酸化膜を形成する。この酸
化膜を介してＰ型不純物を添加し、Ｐ型ウェルを形成す
る。続いて酸化膜上にＬＰＣＶＤ法等によりポリシリコ
ン膜を形成し、所定領域にレジストパターン３２を形成
する。この後、ＲＩＥ法等のエッチングにより図１
（ａ）に示すようにゲート電極２５及びゲート酸化膜２
４を形成する。
【００２２】続いて基板２１表面にＬＰＣＶＤ法等によ
り膜厚１０ｎｍのＳｉ3 Ｎ4 膜を形成しＲＩＥ法等によ
り加工しゲート電極２５の側壁部に第１のＳｉ3 Ｎ4 側
壁膜２９を形成する。次に浅い拡散層２７ａ用のｎ型の
不純物（Ａｓ，Ｐ等）を加速電圧２０ｋｅＶ、ドーズ量
３×１０13ｃｍ-2でイオン注入する。この後、基板２１
表面に先の実施例で説明したスパッタ法によりＴｉ膜を
５ｎｍ、ＴｉＮ膜を５０ｎｍの厚さに順次１形成する。
続いてＲＴＡ法による７００℃、３０秒間の加熱工程に
より、Ｔｉ膜と基板シリコンを反応させ、図１（ｂ）に
示すように膜厚１２ｎｍの薄いＴｉＳｉ2 膜２８ａを形
成する。
り膜厚１０ｎｍのＳｉ3 Ｎ4 膜を形成しＲＩＥ法等によ
り加工しゲート電極２５の側壁部に第１のＳｉ3 Ｎ4 側
壁膜２９を形成する。次に浅い拡散層２７ａ用のｎ型の
不純物（Ａｓ，Ｐ等）を加速電圧２０ｋｅＶ、ドーズ量
３×１０13ｃｍ-2でイオン注入する。この後、基板２１
表面に先の実施例で説明したスパッタ法によりＴｉ膜を
５ｎｍ、ＴｉＮ膜を５０ｎｍの厚さに順次１形成する。
続いてＲＴＡ法による７００℃、３０秒間の加熱工程に
より、Ｔｉ膜と基板シリコンを反応させ、図１（ｂ）に
示すように膜厚１２ｎｍの薄いＴｉＳｉ2 膜２８ａを形
成する。
【００２３】続いて再びＬＰＣＶＤ法等によりＳｉ3 Ｎ
4 膜を膜厚１００ｎｍに形成し、ＲＩＥ法等により加工
し、第２のＳｉ3 Ｎ4 側壁膜２７を形成する。この後、
深い拡散２７ｂ用のｎ型の不純物、例えばＡｓ等を加速
電圧を４０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2として
イオン注入する。さらに基板２１の表面にスパッタ法に
よりＮｉ膜を膜厚２０ｎｍに、ＴｉＮ膜を膜厚５０ｎｍ
に形成する。続いてＲＴＡ法による４００℃、２分の熱
処理を加えることにより、ＮｉＳｉ膜を４０ｎｍの厚さ
に形成する。
4 膜を膜厚１００ｎｍに形成し、ＲＩＥ法等により加工
し、第２のＳｉ3 Ｎ4 側壁膜２７を形成する。この後、
深い拡散２７ｂ用のｎ型の不純物、例えばＡｓ等を加速
電圧を４０ｋｅＶ、ドーズ量を３×１０15ｃｍ-2として
イオン注入する。さらに基板２１の表面にスパッタ法に
よりＮｉ膜を膜厚２０ｎｍに、ＴｉＮ膜を膜厚５０ｎｍ
に形成する。続いてＲＴＡ法による４００℃、２分の熱
処理を加えることにより、ＮｉＳｉ膜を４０ｎｍの厚さ
に形成する。
【００２４】最後にＣＶＤ法等によりＳｉＯ2 膜等を形
成し、ソース・ドレイン電極形成用の開口を形成し、層
間絶縁膜３０とした後、Ａｌ等からなるソース・ドレイ
ン電極３１を形成して本実施例のＭＯＳＦＥＴが完成す
る。
成し、ソース・ドレイン電極形成用の開口を形成し、層
間絶縁膜３０とした後、Ａｌ等からなるソース・ドレイ
ン電極３１を形成して本実施例のＭＯＳＦＥＴが完成す
る。
【００２５】
【発明の効果】本発明によれば短チャネル効果を抑制し
つつ、高い電流駆動力を得ることが可能となる。
つつ、高い電流駆動力を得ることが可能となる。
【図１】本発明の一実施例であるＭＩＳＦＥＴを示す完
成断面図と、その製造方法を説明するための工程別断面
図。
成断面図と、その製造方法を説明するための工程別断面
図。
【図２】本発明の従来技術を説明するための工程別断面
図。
図。
１，２１…シリコン基板 ２，２２…フィールド酸化膜 ３，２４…ゲート酸化膜 ４，２５…ゲート電極 ５ａ，２７ａ…浅い拡散層 ５ｂ，２７ｂ…深い拡散層 ６…ＳｉＮ側壁膜 ７…ＴｉＳｉ2 膜 ８，３２…レジストパターン ２６…第１のＳｉ3 Ｎ4 膜 ２８ａ…薄いシリサイド膜 ２８ｂ…厚いシリサイド膜 ２９…第２のＳｉ3 Ｎ4 膜 ３０…層間絶縁膜 ３１…ソース・ドレイン電極
Claims (4)
- 【請求項１】表面に、ゲート絶縁膜を有する半導体基板
と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート絶縁膜近傍の前記半導体基板表面に形成され
た第１のソース・ドレイン拡散層と、 前記第１の拡散層の前記ゲート絶縁膜とは逆側に隣接し
て形成され、前記第１のソース・ドレイン拡散層に比
べ、不純物濃度が濃くかつ、接合深さが深い第２のソー
ス・ドレイン拡散層と、 前記第１のソース・ドレイン拡散層の表面に形成される
第１の金属シリサイド膜とからなることを特徴とする半
導体装置。 - 【請求項２】前記第２のソース・ドレイン拡散層の表面
に形成される第２の金属シリサイド膜を有することを特
徴とする請求項１記載の半導体装置。 - 【請求項３】前記第１の金属シリサイド膜の膜厚は前記
第２の金属シリサイド膜の膜厚より薄いことを特徴とす
る請求項２記載の半導体装置。 - 【請求項４】前記第１の金属シリサイド膜の生成温度
は、前記第２の金属シリサイド膜の生成温度以下である
ことを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16912294A JPH0832067A (ja) | 1994-07-21 | 1994-07-21 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16912294A JPH0832067A (ja) | 1994-07-21 | 1994-07-21 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832067A true JPH0832067A (ja) | 1996-02-02 |
Family
ID=15880703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16912294A Pending JPH0832067A (ja) | 1994-07-21 | 1994-07-21 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072577A (ja) * | 2003-08-22 | 2005-03-17 | Samsung Electronics Co Ltd | コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法 |
-
1994
- 1994-07-21 JP JP16912294A patent/JPH0832067A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072577A (ja) * | 2003-08-22 | 2005-03-17 | Samsung Electronics Co Ltd | コンタクトマージンが確保できるシリサイド膜を具備した高集積半導体素子及びその製造方法 |
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