JP3657532B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に係わり、特にシリサイド層を含むトランジスタの構造及び製造方法に関する。
【0002】
【従来の技術】
スケーリング則に沿って素子の高速化が達成されてきたが、スケーリングされないパラメーターの存在により、これまでの高速化が難しくなってきている。微細化に伴う、拡散層のシート抵抗、コンタクト抵抗、ゲート電極の抵抗の増大が問題となってきており、これを解決する手段として、自己整合的にシリサイド層をソース、ドレイン及びゲート電極に張り付けるというサリサイド構造が提案されている。従来のサリサイド構造の製造方法を以下に説明する。素子分離領域の形成された半導体基板上にポリシリコンからなるゲート電極を形成する。次に、素子領域上に第1の酸化膜を形成した後、リンをイオン注入する。
【0003】
続いて、絶縁膜例えば、窒化膜を堆積し、CF4 、N2 、H2 混合ガスあるいはCHF3 、COの混合ガスを用い、エッチバックすることにより、ゲート電極の側部にゲート側壁を形成する。次に、素子領域上に第2の酸化膜を形成し、ゲート電極及びゲート側壁さらに素子分離領域をマスクにヒ素をイオン注入する。続いて、不純物の活性化の熱処理を行い、LDD型のソース、ドレインを形成する。次にサリサイドの工程に入る。
【0004】
ソース、ドレイン上さらにゲート上の酸化膜を希HF液を用い、除去した後で、Tiを堆積し、熱処理を施すことにより、シリコンとTiの接触する部分をシリサイド化させる。次に、側壁上及び素子分離領域上の未反応のTiを硫酸と過酸化水素水の混合液により、選択的にエッチング除去する。その後、層間絶縁膜の堆積、コンタクト開口、配線形成など通常の工程を経て、自己整合型シリサイド層を有するNMOSトランジスタは完成する。
【0005】
【発明が解決しようとする課題】
上述のようなシリサイドの形成方法では、TiSi2 の主な拡散種がSiであるため、シリサイド形成時にSiの移動に伴う膜の這い上がりが発生しやすく、導通してしまい、歩留まりが低下するといった問題があった。さらに、側壁形成の際に、デポ膜が付着し、これがTiと反応してシリサイド膜の選択形成が崩れるといった問題があった。
【0006】
さらに、上記工程ではイオン注入を行った後に、ゲート電極及びソース、ドレイン領域上に形成された酸化膜を除去するが、この酸化膜の除去が完全でないとTiSi2 膜の形成の選択性が十分にとれない。しかし、ゲート電極材料のポリシリコン上では拡散層であるシリコン上と比べ、形成される酸化膜の厚さが厚くなるため、ウエット処理などにより酸化膜を同時にかつ完全に除去するのが困難であった。これは、処理時間を長くして、ポリシリコン上の酸化膜を完全に除去しようとすると、フィールドエッジ部の後退が生じてしまい、接合リークの原因となるからである。
【0007】
また、上述のようなシリサイド工程を用いた微細な素子間配線を通常の配線技術を用いて行おうとすると、配線用の物質をあらためて形成し、これを加工することが必要となり、工程が複雑になるという問題が生じていた。
【0008】
さらに、素子の微細化に伴い、ショートチャネル効果を抑制するために基板濃度が増大するが、そのためにソース、ドレインとなる高濃度の拡散層と基板との接合容量が増加し、デバイスの高速化にとって大きな障害となっていた。
【0009】
【課題を解決するための手段】
本願発明は半導体基板上に素子分離領域を形成する第1の工程と、この半導体基板上にゲート絶縁膜を形成する第2の工程と、このゲート絶縁膜上にゲート電極材を堆積させる第3の工程と、前記ゲート絶縁膜及びゲート電極材をパターニングしてゲート電極を形成する第4の工程と、前記第4の工程の後に、前記半導体基板全面に酸化膜を熱酸化により形成する第5の工程と、この酸化膜上からイオン注入を行い、ソース、ドレインを形成する第6の工程と、前記素子分離領域及び前記ソース、ドレインが形成された素子領域のうち少なくとも素子分離領域に隣接した素子領域を前記酸化膜が下地にある状態でレジスト層で覆う第7の工程と、前記第7の工程の後に、前記レジスト層をマスクとして、ソース、ドレイン領域及びゲート電極上の前記酸化膜を酸処理及びその後の異方性エッチングにより完全に除去する第8の工程と、このソース、ドレイン領域及びゲート電極上に自己整合で選択的にシリサイド層を形成する第9の工程とを含むことを特徴とする。
【0010】
本構成により、フィールドエッジ部がレジストパターンに覆われており、酸系の処理を用いてもフィールドの後退は起こらない。
【0011】
【発明の実施の形態】
(実施例1)
本発明の実施例をNMOSを例にとり図1を用いて説明する。
【0012】
素子分離領域102の形成された半導体基板101上に20nmの厚さの熱酸化膜を形成し、しきい値制御用およびパンテスルーストッパ用のボロンのイオン注入を行う。
【0013】
次に前記熱酸化膜を剥離し、11nmのゲート酸化膜103を形成した後、350nmの厚さのポリシリコンを堆積し、POCl3 中850℃で30分の熱処理を施し前記ポリシリコンをN+ 化させる。次に、N+ 化されたポリシリコンをパターニングし、ゲート電極104を形成する。
【0014】
続いて、熱酸化を900℃、10分、DryO2 雰囲気で行ない、ゲート電極104表面および素子領域(ソース/ドレイン形成予定域)上に酸化膜105を形成する。次に、基板表面にリンを40keV、7E13cm-2の条件でイオン注入し、N- 層を形成する。次に、LPCVD法で窒化膜を15nmの厚さに堆積する。
【0015】
さらに、CHF3 ガスを用いた異方性エッチングにより、ゲート電極側部に側壁106を形成する。次いで、850℃、DryO2 雰囲気で熱酸化し、素子領域上に酸化膜107を15nm程度形成する。
【0016】
この後、ヒ素を50keV、3E15cm-2の条件でイオン注入し、1000℃で20秒間N2 中で活性化し、ソース/ドレイン領域108を形成する(図1(a) )。これから、サリサイドの工程に入る。
【0017】
希HF溶液により、ソース/ドレイン領域およびゲート電極上の熱酸化膜105を除去した後、TiおよびTiN膜を連続で、それぞれ20nm、50nmスパッタ法により堆積し、続いて、750℃、N2 中で30秒間熱処理を施し、ソース/ドレインおよびゲートポリシリコン電極上のTiをシリサイド化し、TiSi2 層109を形成する。このあと、側壁および素子分離領域上の未反応のTiを硫酸および過酸化水素水の混合液で完全にエッチング除去する(図1(b) )。
【0018】
このとき、TiSi2 形成時の主たる拡散種はSiであり、シリサイドの這い上がりが考えられるが、N2 中でアニールすることにより、Ti表面からは窒化が、Si界面ではシリサイド化が進行するため、這い上がりは抑えられる。また、キャップとして用いたTiNは、膜ストレスと考えられる作用により、SiのTi中の拡散を抑えることができ、これによっても図2(a),(b) に示したような這い上がりを抑えることができる。
【0019】
上述の這い上がり対策を施した場合にも側壁形成条件によっては、ゲートおよびソース/ドレインの導通が生じるという新しい不良モードがあることが判明した。
【0020】
これはCO添加(CHF3 /CO)などのガス系により、対Siの選択比を上げた場合に生じやすい現象で、側壁上にデポされるフロロカーボン膜とスパッタしたTiが反応することにより導電膜が形成され導通がゲートとソース/ドレイン間で起きる(図3 (a),(b) )。
【0021】
いくつかのガス系で実験をくりかえした結果、CHF3 のみでエッチングした場合が最も、前述のブリッジング(シリサイドの這い上がりによる導通ではない)が生じにくいことが明らかとなった。これはTiなどのシリサイドをソース/ドレインやゲートに貼りつけることによって初めて問題となってくる現象で、シリサイド膜を貼りつけないトランジスタでは全く問題とはならない。Tiなどの金属と、上述のデポ膜がシリサイデーションのアニールにより反応することがこの導通の本質的な問題である。図4,図5にゲートとドレインの導通を調べた実験結果(1ウエハ−,37チップ)を示す。測定パターンは図6に示すもので、側壁の周辺長は25mm,n+ polyゲートとn+ 拡散層とのリークを調べている。図4(a) は本発明のリーク電流とゲート電圧の関係を示す結果、図5(a)は従来例(CHF3 /CO)のリーク電流とゲート電圧の関係を示す結果である。図4(b) ,図5(b) はリーク電流が10-9Aとなるに必要なゲート電圧の分布である。本発明(図4 (a),(b) )では、ゲート酸化膜のトンネル電流が流れはじめるVG =7Vまでリーク電流は抑えられているが、従来例図5 (a),(b) では、いくつかのチップでブリッジングが生じていることが明らかである。以上のブリッジング(不良)をμ−AESで分析してみるとCとTiが検出され、側壁上にデポされるフロロカーボン膜とTiとの反応で、導電膜が形成されやすいことが判明した。なお、選択エッチング終了後は、通常の層間膜形成,コンタクト開孔,配線工程などを経て、LDD型−サリサイドNMOSFETは完成する。本発明の実施例ではNMOSを取りあげ説明したが、PMOSであってもCMOSであってもかまわない。また、LDD構造であっても、GDD構造であっても、シングルドレイン構造であってもよい。
【0022】
さらに、本発明の実施例では、ゲート電極が単層でリン拡散polyシリコンを用いたが、イオン注入で形成しても、ゲートパターニング前に絶縁膜を堆積し、ポリサイド構造をつくった上で、ゲート電極をパターニングしてもよい。また、シリサイドはソース/ドレイン上にのみ選択的に形成してよい。
【0023】
また、窒化膜を側壁スペーサに用いたが、LPCVD法などによる酸化膜を用いても、また酸化膜と窒化膜の複合膜を用いてもCHF3 ガスを用いて形成するかぎりかまわない。
【0024】
TiSi2 の例について、這い上がりのない場合でも、ブリッジングが生じるモードがあることについて述べたが、拡散種が金属である場合、例えばNiSiなどのシリサイドの選択形成にも本発明を適用できる。さらに、選択CVD(TiCl4 ガス)などによりサリサイド構造を実現してもよい。その他、本発明の主旨を逸脱しない範囲で種々変形して利用できる。
【0025】
(実施例2)
本発明の実施例を図7乃至図13を参照しながら説明する。本実施例では、まず、P型基板201上にpウエル領域(図示せず)を形成する。
【0026】
次に950℃で酸化することにより熱酸化膜202を500オングストロームの厚さに形成し、次いでLPCVD法を用いて、窒化膜203および酸化膜204をそれぞれ2000オングストローム,2500オングストロームの厚さに堆積する(図7(a) )。
【0027】
次に素子形成予定領域上にレジスト層を形成し、これをマスクにRIE法により、酸化膜204,窒化膜203をエッチングし、開口部205を形成する。さらにレジストを除去する(図7(b) )。次に、例えば160℃の熱リン酸溶液に浸し開口部205内の露出した窒化膜203を選択的にサイドエッチングする。
【0028】
続いて酸化膜204及び窒化膜203をマスクに前記開口部内に例えばθ=45°の大斜角の回転イオン注入で、リンを1×1014cm2 のドーズ量注入し、不純物層206を形成する(図8(a) )。
【0029】
次に開口部205の酸化膜202をウエットエッチングもしくはRIEで除去した後、酸化膜204をマスクにシリコン基板201を例えば8000オングストロームの深さエッチングし、トレンチを形成する。次いで、このトレンチ内にP型の不純物、例えばBF2 を50keVで2×1013cm-2注入する。このイオン注入はθ=0°もしくは7°の角度で行ない、トレンチの下部にのみ選択的にP型層207を形成する(図8(b) )。尚、この際BF2 イオン注入に先だち、トレンチのコーナー部をまるめるためのCDE処理、熱処理工程を加えてもよい。
【0030】
次に、NH4 F溶液により、酸化膜204をエッチング除去し、さらに900℃で熱酸化を行い、トレンチ内に500オングスロトームの熱酸化膜を形成する(図9(a) )。次にLPCVD法で全面に酸化膜208を8000オングトロームの厚さに堆積する(図9(b) )。
【0031】
次にCMP(化学的機械研磨)法により前記酸化膜208を削る。この際、窒化膜203は良好なストッパとなり、基板表面は完全に平坦化された形状となる(図10(a) )。次に、残存する窒化膜203を熱リン酸で選択的に除去する(図10(b) )。ここで、素子分離形成が終了する。
【0032】
次に基板全面に熱酸化膜(図示せず)を120オングストロームの厚さに形成し、Bを65keV、5E12cm-2の条件で注入する。この熱酸化膜をNH4F液で除去した後、800℃の酸化によりゲート酸化膜209を70オングストロームの厚さに形成する。
【0033】
続いて、polyシリコン210をLPCVD法で3500オングストロームの厚さに堆積し、850℃、60分のリン拡散工程の後フォトリソグラフィー工程、RIE工程を経て、前記ポリシリコン210をパターニングしゲート電極210を形成する。その後、900℃、10分の酸化によりポリシリコン210の上部および側部に後酸化膜211を形成する。続いて、リンを40keV,6×1012cm-2の条件で注入し、N- イオン注入層212を形成する。次にLPCVD法でSiNを1000オングストロームの厚さに堆積させ、RIE法でエッチバックし、側壁213を形成する。続いて、850℃で10nmの厚さの酸化膜を形成し、Asを5×1015cm-2、50keVで注入し、N+ イオン注入層214を形成する。次に1000℃、20秒のRTAを行ない、不純物を活性化する。次に、この基板を希HF溶液(100:2)に4分浸し、ゲート電極210、高濃度ソース/ドレイン領域214上の酸化膜を除去する。
【0034】
次に、基板全面にTiを200オングストロームの厚さに堆積し、N2 中で700℃、30秒間アニールし、ゲート電極210上、およびソース/ドレイン214上にTiSi2 215を形成する。
【0035】
次いで、未反応のTiをウエット溶液で選択的に除去した後、900℃で20秒間アニールし、TiSi2 を低抵抗層であるC54構造に変える(図11)。尚、トレンチ内に埋め込まれた酸化膜208の形状は、T字形状であり、上部が基板表面より高くなっている(図10(b) )。これは、素子分離領域形成後のエッチング工程により、中央部がけずられ、最終的な素子分離領域のトレンチ形状は図11に示すように上部が基板表面とほぼ等しい高さとなるためである。その後は従来技術と同様、絶縁膜の堆積、コンタクトホールの開口、配線を施し表面をパッシベートすることでnMOSFETは完成する。
【0036】
尚、上記工程の図7(b) では窒化膜203を垂直にエッチングしているが、20°程度の逆テーパ状にも加工することができる。この場合、素子分離領域の仕上り形状は図12のようになる。また、図9(a) に示す工程の後、窒化膜203を熱リン酸で選択的に除去してもよい(図13(a) )。
【0037】
この後、全面に200オングストロームの厚さの窒化膜を堆積させた後、酸化膜208を堆積させ、CMP法で表面を研磨し、酸化膜208をトレンチ内部にうめ込む。次いでストッパに用いた窒化膜を熱リン酸で除去する(図13(b) )。その後は、上記工程と同様にしてMOSFETは完成する。上記実施例ではnMOSの場合について説明したが、レジストのパターニング工程を追加することでCMOSにも適用できる。また、空洞形成後のイオン注入は前記実施例では一回行なっていたが、2つの角度に分けて行なってもさしつかえない。さらにトランジスタのソース/ドレイン構造は、LDDである必要はなく、シングルドレインであってもかまわない。その他、本発明の主旨を逸脱しない範囲で種々変形してこれを用いることができる。
【0038】
(実施例3)
本発明の実施例を工程断面図、図14乃至図15を用いて説明する。P型基板301上に素子分離領域302を形成した後、しきい値制御用のチャネルイオン注入(P型)を行なう。次にゲート酸化膜303を7nmの厚さに形成し、ポリシリコン304をLPCVD法により3000オングストロームの厚さに堆積する。続いて、POCl3 中で850℃、60分の熱処理を施すことにより、ポリシリコン304にリンをドープさせる。次に、フォトリソグラフィ−工程を通じ、ポリシリコンのパターニングをRIE法で行ない、ゲート電極304を形成する。
【0039】
次に、前記パターニングされたポリシリコンのコーナをまるめるための、後酸化を900℃、10分、Dry雰囲気中で行なう。この時、ソース/ドレイン形成予定域上では約150オングストローム、ゲート電極304上では約600オングストロームの熱酸化膜305が形成される(図14(a) )。
【0040】
次に、ゲート電極304及びフィールド酸化膜302をマスクに基板上にリンを7E13cm-2、50keVでイオン注入し、N- イオン注入層307を形成する。
【0041】
続いて窒化膜をLPCVD法により150nm堆積し、エッチバックすることにより、ゲート電極304の側部にゲート側壁306を形成する(図14(b) )。さらにDryO2 中で900℃、10分の熱酸化を行い、第2の後酸化膜308を形成した後、ゲート電極304およびゲート側壁306およびフィールド酸化膜302をマスクにヒ素を50keV、3E15cm-2の条件でイオン注入し、N+ イオン注入層309を形成する。続いて、1000℃、20秒のRTA(Rapid Thermal Anneal)により不純物の活性化を行なう。以上のようにして、LDD型のソース/ドレイン307,309が形成される(図15(a) )。次に、サリサイド形成工程を行う。
【0042】
図15(b) に示すような、レジストパターン310を形成した後、希HF(100:2)液によりソース/ドレイン309上の酸化膜308を除去し、シリコン基板を露出させる。このとき、フィールドエッヂ部では、先に形成した、酸化膜308が残置し、オーバーハング部311が形成される。このとき、ゲート電極304上には、ソース/ドレイン上と多量のリンを含んだポリシリコンとの酸化レートの差により、酸化膜308が残置している。
【0043】
続いて、CHF3 /CO系のRIEにより、上述の酸化膜308を完全に除去する。このとき、RIEにより、C,F,Oなどがゲート電極304中に打ち込まれるが、このRIEによりゲートポリシリコン膜の膜質を改変させ、シリサイド形成核を多量に発生させる。次に、レジストパターン310を除去し、高融点金属、例えばTi薄膜312をスパッタ法により20nmの厚さに堆積させる(図16(a) )。続いて、ArあるいはN2 雰囲気で750℃、30秒のRTAを行ない、Siと接したTiを反応させ、シリサイド層313を形成する。
【0044】
次に例えば、硫酸と過酸化水素水の混合液により、未反応のTiを選択的に除去する。このとき、前記混合液はフィールド酸化膜302およびシリサイド膜313には何ら影響をおよぼさない(図16(b) )。以上のようにして、ゲートおよびソース/ドレイン上には、シリサイド層が自己整合的に形成される。この後は、層間絶縁膜の堆積工程,リフロー工程,コンタクト開孔工程,配線工程など通常の工程を経てMOSFETは完成する。上述の実施例ではNMOSのLDD型構造を例にとり説明したが、もちろんCMOS工程であってもかまわない。また、ゲート電極がnMOSにはn+ poly,pMOSにはp+ polyを用いるdual−gate型の構造であってもよい。
【0045】
さらに、本実施例ではゲート電極にポリシリコンを用いたが、Wsixなどのポリサイド構造を用いてもよい。また、ポリシリコン堆積、不純物導入に続き、SiO2 膜を堆積した後にゲート電極のパターニングを行なうこともできる。この時には、前記SiO2 膜と、先に形成されている熱酸化膜をCHF3 /CO系のRIEにより除去することが可能である。さらに、本実施例ではゲート側壁306の形成後に第2の後酸化を行なっているが、この工程は省略してもさしつかえない。
【0046】
また、高融点金属膜の堆積前に酸系の処理を追加してもよい。また、スパッタの前処理に逆スパッタを用いてもよい。さらに、本実施例では高融点金属として、Tiをとりあげたが、Co,Niなどの金属であってもさしつかえない。
【0047】
また、サリサイド構造形成後(図16(b) )、第2のRTA、例えば900℃、20分間を行ない、シリサイド層をより安定化(C54構造)することもできる。フィールドエッヂカバーのマスク形成には、例えば素子領域規定用マスクの反転マスク開口部を1μm程度以内でせまくしたものと、ゲート電極形成用マスクを0.3μm程度太くしたものの論理和を用いることができる。その他、本発明の主旨を逸脱しない範囲で、種々変形して、これを利用できる。
【0048】
本発明を用いることにより、ゲート電極上の酸化膜の除去が完全なものとなり、且つ、フィールドの後退が迎えられるため、従来問題となっていたフィールドエッヂ寄因の接合リークの増大を防ぐことができる(図17)。また、HF時間の延長によるリークレベルの増大(図18)も、防ぐことができる。
【0049】
さらに、REIによりシリサイド形成核を増大させることができ、ゲート電極上のシリサイド膜が安定になるため、細線の場合でも従来問題となっていたシート抵抗の上昇を迎えることができる(図19)。よって、リフロー熱工程でおこるシリサイドのアグロメレーションによるシート抵抗の増大をも防ぐ効果がある。以上のように、本発明では、ゲートポリシリコン上での安定した成膜(低いシート抵抗)と接合リーク抑制を同時に実現することが可能となる。
【0050】
(実施例4)
以下、第4の実施例を図20乃至図25を参照しつつ説明する。
【0051】
まず、Si基板401上にn−well領域402,p−well領域403を形成した後、通常の素子分離工程を経て、素子分離酸化膜404を形成する。さらにp−MOSFETを形成すべきn−well領域402、及びn−MOSFETを形成すべきp−well領域403に、それぞれ、目途とすべきしきい値電圧を得るに必要なイオン注入を行い不純物濃度を調整する。
【0052】
さらに必要な膜厚のゲート絶縁膜を形成した後、ゲート電極を構成するポリシリコンを堆積しこれをRIEすることでゲート電極405,406を形成する。さらにLDD領域407,408をイオン注入により形成した後、側壁材としてスパッタ法により炭素409を1000オングストロームの厚さに堆積する(図20 (a),(b) )。
【0053】
次に、レジスト412を塗布し、側壁409を残したい部分と、配線を形成したい領域のレジストをリソグラフィー法により選択的に除去する。続いて、フッ素を含む酸素プラズマを例えば酸素流量:100sccm、RF・power:300W,圧力:40mTorrの条件で発生させ、炭素膜409をRIEすると同時にオーバーエッチングをかけることで配線を形成したい領域の素子分離酸化膜404を若干エッチングする(図21 (a),(b) )。その後、残存するレジスト412を硫酸と過酸化水素水の混合液で処理し剥離する。
【0054】
続いて、n+ ,p+ リース・ドレイン拡散層410,411を形成するため、リソグラフィー法を用いて、選択的に適宜の核種をイオン注入し、これを例えば窒素中1000℃−20秒の急速加熱処理RTAで活性化する。この過程で、ゲート電極を構成するポリシリコン405,406もそれぞれの導電型に活性化され、cual−gate−LDD−CMOS構造が達成
される(図22)。
【0055】
次に、拡散層上の酸化膜と、配線を形成したい素子分離用酸化膜の表面を希フッ酸を含むエッチング液で剥離し、この後、全面に例えばTi及びTiNを200オングストローム、700オングストロームの厚さにスパッタ法にて堆積し、例えば750℃−30秒のRTAを窒素雰囲気中で施す。
【0056】
ここでTiは拡散層410,411上、ポリシリコンゲート405,406上、及び、配線を形成すべく選択的にプラズマ処理された素子分離酸化膜404の当該部分の表面下、100〜300オングストローム程度の深さで選択的に化学反応し、導電性の高い物質404´を形成する。
【0057】
図24には実際にこのような工程を経て、素子分離用の酸化膜下に形成されたTiを含む導電性の層を、AES分析法により、酸化膜表面から深さ方向に調べた化学組成の分布を示す。この図より、酸化膜の表面より100〜150オングストロームの深さにTiを含む導電性の領域が形成されていることが明らかである。
【0058】
次いで未反応のまま残存しているTi及びTiNを、例えば硫酸と過酸化水素水の混合液で選択的に剥離する。最後に、残存している炭素膜と炭素側壁を酸素アッシャーにて剥離し、ローカルインターコネクションを具備したC−MOS−LDD−サリサイド素子が達成される(図23 (a),(b) )。
【0059】
その後、必要であればさらに、ローカルインターコネクション等形成し、従来の手法に基づいて、層間膜413、配線用金属414等を形成し必要な配線を完成させ、半導体装置を完成させる。この際、結線を形成しなくとも、ソース、ドレイン等の電極を実質的に素子分離酸化膜上にまでひきだし、この電極とのコンタクトを素子分離酸化膜上でおこなうことにより、ソース、ドレイン領域を縮小しつつ安定したコンタクトを形成することもできる(図25)。
【0060】
尚、本実施例は、LDD−CMOS−サリサイドプロセスに対して本発明の手法を適用した場合を示したが、その他、本発明の主旨を逸脱しない範囲で種々変形してこれを適用できる。
【0061】
上述のように本発明による配線工程は、サリサイド工程に於けるソース、ドレイン拡散層、並びにゲートポリシリコン上のシリサイド化と兼用することができるため、配線工程をきわめて簡略化できる。
【0062】
さらに配線と同時にソース、ドレインとの全面コンタクトが自己整合的に形成できる。その上、このコンタクトはもともと同じ材質でできているためコンタクト不良が生じない。
【0063】
さらに電流の径路を、2次元的にリソグラフィを用いて自由に形成でき抵抗等を削減できる。さらに、結線に利用しなくても実質的にソース、ドレイン拡散層を素子分離酸化膜上に拡張することができるため、ソース、ドレイン拡散層の横幅を短縮し、基板との容量を低減しつつ、この電極へのコンタクト余裕を確保できる。
【0064】
さらに炭素側壁によるサリサイド工程を適用することで、酸素プラズマ処理と炭素側壁のRIEを兼用することができ、工程を短縮できる。炭素膜は、周辺素子分離酸化膜上に残存しており、この部分でのTiとの反応を完全にブロックする。その上、この炭素膜は酸化膜のTiスパッタ前処理として希HF酸処理へのバリアとしても働き、この部分の酸化膜の後退を防ぐ。
【0065】
又、この部分の炭素膜は、側壁部と同時に酸素アッシャーにより容易に除去可能であり、側壁部を除去することによりサリサイド工程に於けるブリッジングを完全に抑制できる。この際、導電性物質は酸化膜表面にではなく、ある深さ以降に存在しているので、このアッシャー処理で影響されることはない。又、配線にともない、新たな構成物を必要とせず、段差も生じない。
【0066】
又、この手法は素子分離酸化膜以外にも、その他の絶縁膜(例えば層間絶縁膜)に適応することもできるし、その他様々な素子間の結線、電極引き出し、埋めこみ電極の形成等を含めきわめて広範な適応範囲をもつ。
【0067】
(実施例5)
以下に第5の実施例を図面を参照しながら説明する。まず、半導体基板501上に素子分離領域502を形成し、全面に絶縁膜503を60オングストロームの厚さに堆積する。次に、ゲート電極材、例えばポリシリコン膜を2000オングストロームの厚さに堆積させ、リソグラフィー工程により、ゲート電極504を形成する。次に、基板表面に、例えばAsを40keV、7.0E13/cm2 の条件でイオン注入し、第1の低濃度拡散層505を形成する(図26(a) )。
【0068】
次にLPCVD法により、全面に窒化膜を
1000オングストロームの厚さに堆積させ、RIE法
によりゲート側壁506を形成する。ここで、より深い拡散層か必要であれば、Asを50keV、7.0E13/cm2 の条件でイオン注入し、第2の低濃度拡散層507を形成する(図26(b) )。
【0069】
次に、全面にレジスト層510を形成し、リソグラフィー工程によりパターニングする。このレジストパターン510をマスクに、Asを50keV、5.0E15/cm2 の条件でイオン注入し、ゲート側壁より外側でかつゲート側壁に隣接する0.5μm程の領域に高濃度拡散層508を形成する(図27(a) )。この高濃度拡散層508の不純物濃度は1×1020〜1×1021/cm2 程である。
次に、レジストパターン510を除去し、全面に例えばTiを堆積させ、750℃のアニールにより、ゲート電極504及び低濃度拡散層505,507及び高濃度拡散層508上をシリサイド化し、TiSi2 層509を形成する。
【0070】
最後に、硫酸と過酸化水素水の混合液により、未反応のTiを選択的に除去し、ソース、ドレイン、ゲート上に低抵抗のシリサイド層を備えたMOS型トランジスタを得る(図27(b) )。
【0071】
本発明による構造においては、ソース・ドレインとなる拡散層の領域は一部高濃度であるが、大部分が低濃度であるため、ショートチャネル効果を抑制するために基板濃度が増加しても接合容量の増大を防ぐことができる。また、低濃度領域では拡散層抵抗は増大するが、シミュレーションによるとキャリアは高濃度の拡散層からソース・ドレイン上に存在する低抵抗のシリサイド層に流れ込むといった結果が得られており、低濃度領域の存在による駆動力の低下はないと考えられる。図28はウェハー上でのキャリアの流れを示す図であり、矢印がキャリアの流れのベクトルを示しており、殆どシリサイド層に流れている。これらのことから、駆動力の低下をひき起こさずに接合容量を十分に減少することができるので、デバイスの高速化を実現できる。
【0072】
【発明の効果】
本願発明によれば、ゲート電極上に低いシート抵抗をもった安定なシリサイド膜を形成でき、かつフィールド後退による接合リークを防ぐことができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例を説明する工程別素子断面図。
【図2】 シリサイド工程における這い上がり現象を説明する図。
【図3】 シリサイド工程におけるゲート側壁のブリッジングを説明する図。
【図4】 本発明の第1の実施例によるゲート、ドレイン間のリーク電流特性及び耐圧ヒストグラムを示す図。
【図5】 従来のゲート、ドレイン間のリーク電流特性及び耐圧ヒストグラムを示す図。
【図6】 ブリッジング測定に用いたパターン及び測定方法を示す図。
【図7】 本発明の第2の実施例を説明する工程別素子断面図。
【図8】 本発明の第2の実施例を説明する工程別素子断面図。
【図9】 本発明の第2の実施例を説明する工程別素子断面図。
【図10】 本発明の第2の実施例を説明する工程別素子断面図。
【図11】 本発明の第2の実施例を説明する工程別素子断面図。
【図12】 本発明の第2の実施例を説明する工程別素子断面図。
【図13】 本発明の第2の実施例を説明する工程別素子断面図。
【図14】 本発明の第3の実施例を説明する工程別素子断面図。
【図15】 本発明の第3の実施例を説明する工程別素子断面図。
【図16】 本発明の第3の実施例を説明する工程別素子断面図。
【図17】 フィールド後退に起因する接合の逆方向リーク特性を示す概念図。
【図18】 スパッタ前の希HF処理時間とリークレベルの関係を示す図。
【図19】 従来技術におけるポリシリコン上のシート抵抗と線幅との関係を示す図。
【図20】 本発明の第4の実施例を説明する工程別素子断面図。
【図21】 本発明の第4の実施例を説明する工程別素子断面図。
【図22】 本発明の第4の実施例を説明する工程別素子断面図。
【図23】 本発明の第4の実施例を説明する工程別素子断面図。
【図24】 本発明の第4の実施例によるトランジスターのAES分析結果を示す図。
【図25】 本発明の第4の実施例による配線例を示す図。
【図26】 本発明の第5の実施例を説明する工程別素子断面図。
【図27】 本発明の第5の実施例を説明する工程別素子断面図。
【図28】 本発明の第5の実施例によるトランジスターのキャリアの流れを説明する図。
【符号の説明】
101,201,301,401,501 半導体基板
102,302,404,502 素子分離領域
103,209,303 ゲート酸化膜
104,210,304,504 ゲート電極
105,107,202,204,208,211,3
08 酸化膜
106,213,306,409,506 ゲート側壁
108 ソース、ドレイン領域
109,215,313,509 TiSi2 層
203 窒化膜
205 開口部
206 不純物層
207 P型層
212,307 N- イオン注入層
214,309 N+ イオン注入層
310,412,510 レジストパターン
312 Ti薄膜
402 n−well領域
403 p−well領域
409 炭素膜
413 層間膜
414 配線用金属
503 絶縁膜
505 第1の低濃度拡散層
507 第2の低濃度拡散層
508 高濃度拡散層
Claims (1)
- 半導体基板上に素子分離領域を形成する第1の工程と、この半導体基板上にゲート絶縁膜を形成する第2の工程と、このゲート絶縁膜上にゲート電極材を堆積させる第3の工程と、前記ゲート絶縁膜及びゲート電極材をパターニングしてゲート電極を形成する第4の工程と、前記第4の工程の後に、前記半導体基板全面に酸化膜を熱酸化により形成する第5の工程と、この酸化膜上からイオン注入を行い、ソース、ドレインを形成する第6の工程と、前記素子分離領域及び前記ソース、ドレインが形成された素子領域のうち少なくとも素子分離領域に隣接した素子領域を前記酸化膜が下地にある状態でレジスト層で覆う第7の工程と、前記第7の工程の後に、前記レジスト層をマスクとして、ソース、ドレイン領域及びゲート電極上の前記酸化膜を酸処理及びその後の異方性エッチングにより完全に除去する第8の工程と、このソース、ドレイン領域及びゲート電極上に自己整合で選択的にシリサイド層を形成する第9の工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001150536A JP3657532B2 (ja) | 2001-05-21 | 2001-05-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001150536A JP3657532B2 (ja) | 2001-05-21 | 2001-05-21 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP393393A Division JPH06216152A (ja) | 1993-01-13 | 1993-01-13 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002009089A JP2002009089A (ja) | 2002-01-11 |
JP3657532B2 true JP3657532B2 (ja) | 2005-06-08 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001150536A Expired - Fee Related JP3657532B2 (ja) | 2001-05-21 | 2001-05-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3657532B2 (ja) |
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Publication number | Publication date |
---|---|
JP2002009089A (ja) | 2002-01-11 |
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