JP2002009089A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極材料のポリシリコン上では拡散層
であるシリコン上と比べ、形成される酸化膜の厚さが厚
くなるため、ウエット処理などにより酸化膜を同時にか
つ完全に除去するのが困難であった。 【解決手段】 素子分離領域及び少なくとも素子分離領
域に隣接した素子領域をレジスト層で覆う工程と、ソー
ス、ドレイン領域及びゲート電極上の前記酸化膜を酸処
理及び異方性エッチングにより完全に除去する工程を有
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特にシリサイド層を含むトランジスタの構
造及び製造方法に関する。

【０００２】

【従来の技術】スケーリング則に沿って素子の高速化が
達成されてきたが、スケーリングされないパラメーター
の存在により、これまでの高速化が難しくなってきてい
る。微細化に伴う、拡散層のシート抵抗、コンタクト抵
抗、ゲート電極の抵抗の増大が問題となってきており、
これを解決する手段として、自己整合的にシリサイド層
をソース、ドレイン及びゲート電極に張り付けるという
サリサイド構造が提案されている。従来のサリサイド構
造の製造方法を以下に説明する。素子分離領域の形成さ
れた半導体基板上にポリシリコンからなるゲート電極を
形成する。次に、素子領域上に第１の酸化膜を形成した
後、リンをイオン注入する。

【０００３】続いて、絶縁膜例えば、窒化膜を堆積し、
ＣＦ4 、Ｎ2 、Ｈ2 混合ガスあるいはＣＨＦ3 、ＣＯの
混合ガスを用い、エッチバックすることにより、ゲート
電極の側部にゲート側壁を形成する。次に、素子領域上
に第２の酸化膜を形成し、ゲート電極及びゲート側壁さ
らに素子分離領域をマスクにヒ素をイオン注入する。続
いて、不純物の活性化の熱処理を行い、ＬＤＤ型のソー
ス、ドレインを形成する。次にサリサイドの工程に入
る。

【０００４】ソース、ドレイン上さらにゲート上の酸化
膜を希ＨＦ液を用い、除去した後で、Ｔｉを堆積し、熱
処理を施すことにより、シリコンとＴｉの接触する部分
をシリサイド化させる。次に、側壁上及び素子分離領域
上の未反応のＴｉを硫酸と過酸化水素水の混合液によ
り、選択的にエッチング除去する。その後、層間絶縁膜
の堆積、コンタクト開口、配線形成など通常の工程を経
て、自己整合型シリサイド層を有するＮＭＯＳトランジ
スタは完成する。

【０００５】

【発明が解決しようとする課題】上述のようなシリサイ
ドの形成方法では、ＴｉＳｉ2 の主な拡散種がＳｉであ
るため、シリサイド形成時にＳｉの移動に伴う膜の這い
上がりが発生しやすく、導通してしまい、歩留まりが低
下するといった問題があった。さらに、側壁形成の際
に、デポ膜が付着し、これがＴｉと反応してシリサイド
膜の選択形成が崩れるといった問題があった。

【０００６】さらに、上記工程ではイオン注入を行った
後に、ゲート電極及びソース、ドレイン領域上に形成さ
れた酸化膜を除去するが、この酸化膜の除去が完全でな
いとＴｉＳｉ2 膜の形成の選択性が十分にとれない。し
かし、ゲート電極材料のポリシリコン上では拡散層であ
るシリコン上と比べ、形成される酸化膜の厚さが厚くな
るため、ウエット処理などにより酸化膜を同時にかつ完
全に除去するのが困難であった。これは、処理時間を長
くして、ポリシリコン上の酸化膜を完全に除去しようと
すると、フィールドエッジ部の後退が生じてしまい、接
合リークの原因となるからである。

【０００７】また、上述のようなシリサイド工程を用い
た微細な素子間配線を通常の配線技術を用いて行おうと
すると、配線用の物質をあらためて形成し、これを加工
することが必要となり、工程が複雑になるという問題が
生じていた。

【０００８】さらに、素子の微細化に伴い、ショートチ
ャネル効果を抑制するために基板濃度が増大するが、そ
のためにソース、ドレインとなる高濃度の拡散層と基板
との接合容量が増加し、デバイスの高速化にとって大き
な障害となっていた。

【０００９】

【課題を解決するための手段】本願発明は半導体基板上
に素子分離領域を形成する工程と、この半導体基板上に
ゲート絶縁膜を形成する工程と、このゲート絶縁膜上に
ゲート電極材を堆積させる工程と、前記ゲート絶縁膜及
びゲート電極材をパターニングしてゲート電極を形成す
る工程と、前記半導体基板全面に酸化膜を形成する工程
と、この酸化膜上からイオン注入を行い、ソース、ドレ
インを形成する工程と、前記素子分離領域及び少なくと
も素子分離領域に隣接した素子領域をレジスト層で覆う
工程と、ソース、ドレイン領域及びゲート電極上の前記
酸化膜を酸処理及び異方性エッチングにより完全に除去
する工程と、このソース、ドレイン領域及びゲート電極
上に自己整合で選択的にシリサイド層を形成する工程と
を含む半導体装置の製造方法を提供することを特徴とす
る。

【００１０】本構成により、フィールドエッジ部がレジ
ストパターンに覆われており、酸系の処理を用いてもフ
ィールドの後退は起こらない。

【００１１】

【発明の実施の形態】（実施例１）本発明の実施例をＮ
ＭＯＳを例にとり図１を用いて説明する。

【００１２】素子分離領域１０２の形成された半導体基
板１０１上に２０ｎｍの厚さの熱酸化膜を形成し、しき
い値制御用およびパンテスルーストッパ用のボロンのイ
オン注入を行う。

【００１３】次に前記熱酸化膜を剥離し、１１ｎｍのゲ
ート酸化膜１０３を形成した後、３５０ｎｍの厚さのポ
リシリコンを堆積し、ＰＯＣｌ3 中８５０℃で３０分の
熱処理を施し前記ポリシリコンをＮ+ 化させる。次に、
Ｎ+ 化されたポリシリコンをパターニングし、ゲート電
極１０４を形成する。

【００１４】続いて、熱酸化を９００℃、１０分、Ｄｒ
ｙＯ2 雰囲気で行ない、ゲート電極１０４表面および素
子領域（ソース／ドレイン形成予定域）上に酸化膜１０
５を形成する。次に、基板表面にリンを４０ｋｅＶ、７
Ｅ１３ｃｍ-2の条件でイオン注入し、Ｎ- 層を形成す
る。次に、ＬＰＣＶＤ法で窒化膜を１５ｎｍの厚さに堆
積する。

【００１５】さらに、ＣＨＦ3 ガスを用いた異方性エッ
チングにより、ゲート電極側部に側壁１０６を形成す
る。次いで、８５０℃、ＤｒｙＯ2 雰囲気で熱酸化し、
素子領域上に酸化膜１０７を１５ｎｍ程度形成する。

【００１６】この後、ヒ素を５０ｋｅＶ、３Ｅ１５ｃｍ
-2の条件でイオン注入し、１０００℃で２０秒間Ｎ2 中
で活性化し、ソース／ドレイン領域１０８を形成する
（図１(a) ）。これから、サリサイドの工程に入る。

【００１７】希ＨＦ溶液により、ソース／ドレイン領域
およびゲート電極上の熱酸化膜１０５を除去した後、Ｔ
ｉおよびＴｉＮ膜を連続で、それぞれ２０ｎｍ、５０ｎ
ｍスパッタ法により堆積し、続いて、７５０℃、Ｎ2 中
で３０秒間熱処理を施し、ソース／ドレインおよびゲー
トポリシリコン電極上のＴｉをシリサイド化し、ＴｉＳ
ｉ2 層１０９を形成する。このあと、側壁および素子分
離領域上の未反応のＴｉを硫酸および過酸化水素水の混
合液で完全にエッチング除去する（図１(b) ）。

【００１８】このとき、ＴｉＳｉ2 形成時の主たる拡散
種はＳｉであり、シリサイドの這い上がりが考えられる
が、Ｎ2 中でアニールすることにより、Ｔｉ表面からは
窒化が、Ｓｉ界面ではシリサイド化が進行するため、這
い上がりは抑えられる。また、キャップとして用いたＴ
ｉＮは、膜ストレスと考えられる作用により、ＳｉのＴ
ｉ中の拡散を抑えることができ、これによっても図２
(a)，(b) に示したような這い上がりを抑えることがで
きる。

【００１９】上述の這い上がり対策を施した場合にも側
壁形成条件によっては、ゲートおよびソース／ドレイン
の導通が生じるという新しい不良モードがあることが判
明した。

【００２０】これはＣＯ添加（ＣＨＦ3 ／ＣＯ）などの
ガス系により、対Ｓｉの選択比を上げた場合に生じやす
い現象で、側壁上にデポされるフロロカーボン膜とスパ
ッタしたＴｉが反応することにより導電膜が形成され導
通がゲートとソース／ドレイン間で起きる（図３ (a)，
(b) ）。

【００２１】いくつかのガス系で実験をくりかえした結
果、ＣＨＦ3 のみでエッチングした場合が最も、前述の
ブリッジング（シリサイドの這い上がりによる導通では
ない）が生じにくいことが明らかとなった。これはＴｉ
などのシリサイドをソース／ドレインやゲートに貼りつ
けることによって初めて問題となってくる現象で、シリ
サイド膜を貼りつけないトランジスタでは全く問題とは
ならない。Ｔｉなどの金属と、上述のデポ膜がシリサイ
デーションのアニールにより反応することがこの導通の
本質的な問題である。図４，図５にゲートとドレインの
導通を調べた実験結果（１ウエハ−，３７チップ）を示
す。測定パターンは図６に示すもので、側壁の周辺長は
２５ｍｍ，ｎ+ ｐｏｌｙゲートとｎ+ 拡散層とのリーク
を調べている。図４(a) は本発明のリーク電流とゲート
電圧の関係を示す結果、図５(a)は従来例（ＣＨＦ3 ／
ＣＯ）のリーク電流とゲート電圧の関係を示す結果であ
る。図４(b) ，図５(b) はリーク電流が１０-9Ａとなる
に必要なゲート電圧の分布である。本発明（図４ (a)，
(b) ）では、ゲート酸化膜のトンネル電流が流れはじめ
るＶG ＝７Ｖまでリーク電流は抑えられているが、従来
例図５ (a)，(b) では、いくつかのチップでブリッジン
グが生じていることが明らかである。以上のブリッジン
グ（不良）をμ−ＡＥＳで分析してみるとＣとＴｉが検
出され、側壁上にデポされるフロロカーボン膜とＴｉと
の反応で、導電膜が形成されやすいことが判明した。な
お、選択エッチング終了後は、通常の層間膜形成，コン
タクト開孔，配線工程などを経て、ＬＤＤ型−サリサイ
ドＮＭＯＳＦＥＴは完成する。本発明の実施例ではＮＭ
ＯＳを取りあげ説明したが、ＰＭＯＳであってもＣＭＯ
Ｓであってもかまわない。また、ＬＤＤ構造であって
も、ＧＤＤ構造であっても、シングルドレイン構造であ
ってもよい。

【００２２】さらに、本発明の実施例では、ゲート電極
が単層でリン拡散ｐｏｌｙシリコンを用いたが、イオン
注入で形成しても、ゲートパターニング前に絶縁膜を堆
積し、ポリサイド構造をつくった上で、ゲート電極をパ
ターニングしてもよい。また、シリサイドはソース／ド
レイン上にのみ選択的に形成してよい。

【００２３】また、窒化膜を側壁スペーサに用いたが、
ＬＰＣＶＤ法などによる酸化膜を用いても、また酸化膜
と窒化膜の複合膜を用いてもＣＨＦ3 ガスを用いて形成
するかぎりかまわない。

【００２４】ＴｉＳｉ2 の例について、這い上がりのな
い場合でも、ブリッジングが生じるモードがあることに
ついて述べたが、拡散種が金属である場合、例えばＮｉ
Ｓｉなどのシリサイドの選択形成にも本発明を適用でき
る。さらに、選択ＣＶＤ（ＴｉＣｌ4 ガス）などにより
サリサイド構造を実現してもよい。その他、本発明の主
旨を逸脱しない範囲で種々変形して利用できる。

【００２５】（実施例２）本発明の実施例を図７乃至図
１３を参照しながら説明する。本実施例では、まず、Ｐ
型基板２０１上にｐウエル領域（図示せず）を形成す
る。

【００２６】次に９５０℃で酸化することにより熱酸化
膜２０２を５００オングストロームの厚さに形成し、次
いでＬＰＣＶＤ法を用いて、窒化膜２０３および酸化膜
２０４をそれぞれ２０００オングストローム，２５００
オングストロームの厚さに堆積する（図７(a) ）。

【００２７】次に素子形成予定領域上にレジスト層を形
成し、これをマスクにＲＩＥ法により、酸化膜２０４，
窒化膜２０３をエッチングし、開口部２０５を形成す
る。さらにレジストを除去する（図７(b) ）。次に、例
えば１６０℃の熱リン酸溶液に浸し開口部２０５内の露
出した窒化膜２０３を選択的にサイドエッチングする。

【００２８】続いて酸化膜２０４及び窒化膜２０３をマ
スクに前記開口部内に例えばθ＝４５°の大斜角の回転
イオン注入で、リンを１×１０14ｃｍ2 のドーズ量注入
し、不純物層２０６を形成する（図８(a) ）。

【００２９】次に開口部２０５の酸化膜２０２をウエッ
トエッチングもしくはＲＩＥで除去した後、酸化膜２０
４をマスクにシリコン基板２０１を例えば８０００オン
グストロームの深さエッチングし、トレンチを形成す
る。次いで、このトレンチ内にＰ型の不純物、例えばＢ
Ｆ2 を５０ｋｅＶで２×１０13ｃｍ-2注入する。このイ
オン注入はθ＝０°もしくは７°の角度で行ない、トレ
ンチの下部にのみ選択的にＰ型層２０７を形成する（図
８(b) ）。尚、この際ＢＦ2 イオン注入に先だち、トレ
ンチのコーナー部をまるめるためのＣＤＥ処理、熱処理
工程を加えてもよい。

【００３０】次に、ＮＨ4 Ｆ溶液により、酸化膜２０４
をエッチング除去し、さらに９００℃で熱酸化を行い、
トレンチ内に５００オングスロトームの熱酸化膜を形成
する（図９(a) ）。次にＬＰＣＶＤ法で全面に酸化膜２
０８を８０００オングトロームの厚さに堆積する（図９
(b) ）。

【００３１】次にＣＭＰ（化学的機械研磨）法により前
記酸化膜２０８を削る。この際、窒化膜２０３は良好な
ストッパとなり、基板表面は完全に平坦化された形状と
なる（図１０(a) ）。次に、残存する窒化膜２０３を熱
リン酸で選択的に除去する（図１０(b) ）。ここで、素
子分離形成が終了する。

【００３２】次に基板全面に熱酸化膜（図示せず）を１
２０オングストロームの厚さに形成し、Ｂを６５ｋｅ
Ｖ、５Ｅ１２ｃｍ-2の条件で注入する。この熱酸化膜を
ＮＨ4Ｆ液で除去した後、８００℃の酸化によりゲート
酸化膜２０９を７０オングストロームの厚さに形成す
る。

【００３３】続いて、ｐｏｌｙシリコン２１０をＬＰＣ
ＶＤ法で３５００オングストロームの厚さに堆積し、８
５０℃、６０分のリン拡散工程の後フォトリソグラフィ
ー工程、ＲＩＥ工程を経て、前記ポリシリコン２１０を
パターニングしゲート電極２１０を形成する。その後、
９００℃、１０分の酸化によりポリシリコン２１０の上
部および側部に後酸化膜２１１を形成する。続いて、リ
ンを４０ｋｅＶ，６×１０12ｃｍ-2の条件で注入し、Ｎ
- イオン注入層２１２を形成する。次にＬＰＣＶＤ法で
ＳｉＮを１０００オングストロームの厚さに堆積させ、
ＲＩＥ法でエッチバックし、側壁２１３を形成する。続
いて、８５０℃で１０ｎｍの厚さの酸化膜を形成し、Ａ
ｓを５×１０15ｃｍ-2、５０ｋｅＶで注入し、Ｎ+ イオ
ン注入層２１４を形成する。次に１０００℃、２０秒の
ＲＴＡを行ない、不純物を活性化する。次に、この基板
を希ＨＦ溶液（１００：２）に４分浸し、ゲート電極２
１０、高濃度ソース／ドレイン領域２１４上の酸化膜を
除去する。

【００３４】次に、基板全面にＴｉを２００オングスト
ロームの厚さに堆積し、Ｎ2 中で７００℃、３０秒間ア
ニールし、ゲート電極２１０上、およびソース／ドレイ
ン２１４上にＴｉＳｉ2 ２１５を形成する。

【００３５】次いで、未反応のＴｉをウエット溶液で選
択的に除去した後、９００℃で２０秒間アニールし、Ｔ
ｉＳｉ2 を低抵抗層であるＣ５４構造に変える（図１
１）。尚、トレンチ内に埋め込まれた酸化膜２０８の形
状は、Ｔ字形状であり、上部が基板表面より高くなって
いる（図１０(b) ）。これは、素子分離領域形成後のエ
ッチング工程により、中央部がけずられ、最終的な素子
分離領域のトレンチ形状は図１１に示すように上部が基
板表面とほぼ等しい高さとなるためである。その後は従
来技術と同様、絶縁膜の堆積、コンタクトホールの開
口、配線を施し表面をパッシベートすることでｎＭＯＳ
ＦＥＴは完成する。

【００３６】尚、上記工程の図７(b) では窒化膜２０３
を垂直にエッチングしているが、２０°程度の逆テーパ
状にも加工することができる。この場合、素子分離領域
の仕上り形状は図１２のようになる。また、図９(a) に
示す工程の後、窒化膜２０３を熱リン酸で選択的に除去
してもよい（図１３(a) ）。

【００３７】この後、全面に２００オングストロームの
厚さの窒化膜を堆積させた後、酸化膜２０８を堆積さ
せ、ＣＭＰ法で表面を研磨し、酸化膜２０８をトレンチ
内部にうめ込む。次いでストッパに用いた窒化膜を熱リ
ン酸で除去する（図１３(b) ）。その後は、上記工程と
同様にしてＭＯＳＦＥＴは完成する。上記実施例ではｎ
ＭＯＳの場合について説明したが、レジストのパターニ
ング工程を追加することでＣＭＯＳにも適用できる。ま
た、空洞形成後のイオン注入は前記実施例では一回行な
っていたが、２つの角度に分けて行なってもさしつかえ
ない。さらにトランジスタのソース／ドレイン構造は、
ＬＤＤである必要はなく、シングルドレインであっても
かまわない。その他、本発明の主旨を逸脱しない範囲で
種々変形してこれを用いることができる。

【００３８】（実施例３）本発明の実施例を工程断面
図、図１４乃至図１５を用いて説明する。Ｐ型基板３０
１上に素子分離領域３０２を形成した後、しきい値制御
用のチャネルイオン注入（Ｐ型）を行なう。次にゲート
酸化膜３０３を７ｎｍの厚さに形成し、ポリシリコン３
０４をＬＰＣＶＤ法により３０００オングストロームの
厚さに堆積する。続いて、ＰＯＣｌ3 中で８５０℃、６
０分の熱処理を施すことにより、ポリシリコン３０４に
リンをドープさせる。次に、フォトリソグラフィ−工程
を通じ、ポリシリコンのパターニングをＲＩＥ法で行な
い、ゲート電極３０４を形成する。

【００３９】次に、前記パターニングされたポリシリコ
ンのコーナをまるめるための、後酸化を９００℃、１０
分、Ｄｒｙ雰囲気中で行なう。この時、ソース／ドレイ
ン形成予定域上では約１５０オングストローム、ゲート
電極３０４上では約６００オングストロームの熱酸化膜
３０５が形成される（図１４(a) ）。

【００４０】次に、ゲート電極３０４及びフィールド酸
化膜３０２をマスクに基板上にリンを７Ｅ１３ｃｍ-2、
５０ｋｅＶでイオン注入し、Ｎ- イオン注入層３０７を
形成する。

【００４１】続いて窒化膜をＬＰＣＶＤ法により１５０
ｎｍ堆積し、エッチバックすることにより、ゲート電極
３０４の側部にゲート側壁３０６を形成する（図１４
(b) ）。さらにＤｒｙＯ2 中で９００℃、１０分の熱酸
化を行い、第２の後酸化膜３０８を形成した後、ゲート
電極３０４およびゲート側壁３０６およびフィールド酸
化膜３０２をマスクにヒ素を５０ｋｅＶ、３Ｅ１５ｃｍ
-2の条件でイオン注入し、Ｎ+ イオン注入層３０９を形
成する。続いて、１０００℃、２０秒のＲＴＡ（Rapid
Thermal Anneal）により不純物の活性化を行なう。以上
のようにして、ＬＤＤ型のソース／ドレイン３０７，３
０９が形成される（図１５(a) ）。次に、サリサイド形
成工程を行う。

【００４２】図１５(b) に示すような、レジストパター
ン３１０を形成した後、希ＨＦ（１００：２）液により
ソース／ドレイン３０９上の酸化膜３０８を除去し、シ
リコン基板を露出させる。このとき、フィールドエッヂ
部では、先に形成した、酸化膜３０８が残置し、オーバ
ーハング部３１１が形成される。このとき、ゲート電極
３０４上には、ソース／ドレイン上と多量のリンを含ん
だポリシリコンとの酸化レートの差により、酸化膜３０
８が残置している。

【００４３】続いて、ＣＨＦ3 ／ＣＯ系のＲＩＥによ
り、上述の酸化膜３０８を完全に除去する。このとき、
ＲＩＥにより、Ｃ，Ｆ，Ｏなどがゲート電極３０４中に
打ち込まれるが、このＲＩＥによりゲートポリシリコン
膜の膜質を改変させ、シリサイド形成核を多量に発生さ
せる。次に、レジストパターン３１０を除去し、高融点
金属、例えばＴｉ薄膜３１２をスパッタ法により２０ｎ
ｍの厚さに堆積させる（図１６(a) ）。続いて、Ａｒあ
るいはＮ2 雰囲気で７５０℃、３０秒のＲＴＡを行な
い、Ｓｉと接したＴｉを反応させ、シリサイド層３１３
を形成する。

【００４４】次に例えば、硫酸と過酸化水素水の混合液
により、未反応のＴｉを選択的に除去する。このとき、
前記混合液はフィールド酸化膜３０２およびシリサイド
膜３１３には何ら影響をおよぼさない（図１６(b) ）。
以上のようにして、ゲートおよびソース／ドレイン上に
は、シリサイド層が自己整合的に形成される。この後
は、層間絶縁膜の堆積工程，リフロー工程，コンタクト
開孔工程，配線工程など通常の工程を経てＭＯＳＦＥＴ
は完成する。上述の実施例ではＮＭＯＳのＬＤＤ型構造
を例にとり説明したが、もちろんＣＭＯＳ工程であって
もかまわない。また、ゲート電極がｎＭＯＳにはｎ+ ｐ
ｏｌｙ，ｐＭＯＳにはｐ+ ｐｏｌｙを用いるｄｕａｌ−
ｇａｔｅ型の構造であってもよい。

【００４５】さらに、本実施例ではゲート電極にポリシ
リコンを用いたが、Ｗｓｉｘなどのポリサイド構造を用
いてもよい。また、ポリシリコン堆積、不純物導入に続
き、ＳｉＯ2 膜を堆積した後にゲート電極のパターニン
グを行なうこともできる。この時には、前記ＳｉＯ2 膜
と、先に形成されている熱酸化膜をＣＨＦ3 ／ＣＯ系の
ＲＩＥにより除去することが可能である。さらに、本実
施例ではゲート側壁３０６の形成後に第２の後酸化を行
なっているが、この工程は省略してもさしつかえない。

【００４６】また、高融点金属膜の堆積前に酸系の処理
を追加してもよい。また、スパッタの前処理に逆スパッ
タを用いてもよい。さらに、本実施例では高融点金属と
して、Ｔｉをとりあげたが、Ｃｏ，Ｎｉなどの金属であ
ってもさしつかえない。

【００４７】また、サリサイド構造形成後（図１６(b)
）、第２のＲＴＡ、例えば９００℃、２０分間を行な
い、シリサイド層をより安定化（Ｃ５４構造）すること
もできる。フィールドエッヂカバーのマスク形成には、
例えば素子領域規定用マスクの反転マスク開口部を１μ
ｍ程度以内でせまくしたものと、ゲート電極形成用マス
クを０．３μｍ程度太くしたものの論理和を用いること
ができる。その他、本発明の主旨を逸脱しない範囲で、
種々変形して、これを利用できる。

【００４８】本発明を用いることにより、ゲート電極上
の酸化膜の除去が完全なものとなり、且つ、フィールド
の後退が迎えられるため、従来問題となっていたフィー
ルドエッヂ寄因の接合リークの増大を防ぐことができる
（図１７）。また、ＨＦ時間の延長によるリークレベル
の増大（図１８）も、防ぐことができる。

【００４９】さらに、ＲＥＩによりシリサイド形成核を
増大させることができ、ゲート電極上のシリサイド膜が
安定になるため、細線の場合でも従来問題となっていた
シート抵抗の上昇を迎えることができる（図１９）。よ
って、リフロー熱工程でおこるシリサイドのアグロメレ
ーションによるシート抵抗の増大をも防ぐ効果がある。
以上のように、本発明では、ゲートポリシリコン上での
安定した成膜（低いシート抵抗）と接合リーク抑制を同
時に実現することが可能となる。

【００５０】（実施例４）以下、第４の実施例を図２０
乃至図２５を参照しつつ説明する。

【００５１】まず、Ｓｉ基板４０１上にｎ−ｗｅｌｌ領
域４０２，ｐ−ｗｅｌｌ領域４０３を形成した後、通常
の素子分離工程を経て、素子分離酸化膜４０４を形成す
る。さらにｐ−ＭＯＳＦＥＴを形成すべきｎ−ｗｅｌｌ
領域４０２、及びｎ−ＭＯＳＦＥＴを形成すべきｐ−ｗ
ｅｌｌ領域４０３に、それぞれ、目途とすべきしきい値
電圧を得るに必要なイオン注入を行い不純物濃度を調整
する。

【００５２】さらに必要な膜厚のゲート絶縁膜を形成し
た後、ゲート電極を構成するポリシリコンを堆積しこれ
をＲＩＥすることでゲート電極４０５，４０６を形成す
る。さらにＬＤＤ領域４０７，４０８をイオン注入によ
り形成した後、側壁材としてスパッタ法により炭素４０
９を１０００オングストロームの厚さに堆積する（図２
０ (a)，(b) ）。

【００５３】次に、レジスト４１２を塗布し、側壁４０
９を残したい部分と、配線を形成したい領域のレジスト
をリソグラフィー法により選択的に除去する。続いて、
フッ素を含む酸素プラズマを例えば酸素流量：１００ｓ
ｃｃｍ、ＲＦ・ｐｏｗｅｒ：３００Ｗ，圧力：４０ｍＴ
ｏｒｒの条件で発生させ、炭素膜４０９をＲＩＥすると
同時にオーバーエッチングをかけることで配線を形成し
たい領域の素子分離酸化膜４０４を若干エッチングする
（図２１ (a)，(b) ）。その後、残存するレジスト４１
２を硫酸と過酸化水素水の混合液で処理し剥離する。

【００５４】続いて、ｎ+ ，ｐ+ リース・ドレイン拡散
層４１０，４１１を形成するため、リソグラフィー法を
用いて、選択的に適宜の核種をイオン注入し、これを例
えば窒素中１０００℃−２０秒の急速加熱処理ＲＴＡで
活性化する。この過程で、ゲート電極を構成するポリシ
リコン４０５，４０６もそれぞれの導電型に活性化さ
れ、ｃｕａｌ−ｇａｔｅ−ＬＤＤ−ＣＭＯＳ構造が達成
される（図２２）。

【００５５】次に、拡散層上の酸化膜と、配線を形成し
たい素子分離用酸化膜の表面を希フッ酸を含むエッチン
グ液で剥離し、この後、全面に例えばＴｉ及びＴｉＮを
２００オングストローム、７００オングストロームの厚
さにスパッタ法にて堆積し、例えば７５０℃−３０秒の
ＲＴＡを窒素雰囲気中で施す。

【００５６】ここでＴｉは拡散層４１０，４１１上、ポ
リシリコンゲート４０５，４０６上、及び、配線を形成
すべく選択的にプラズマ処理された素子分離酸化膜４０
４の当該部分の表面下、１００〜３００オングストロー
ム程度の深さで選択的に化学反応し、導電性の高い物質
４０４´を形成する。

【００５７】図２４には実際にこのような工程を経て、
素子分離用の酸化膜下に形成されたＴｉを含む導電性の
層を、ＡＥＳ分析法により、酸化膜表面から深さ方向に
調べた化学組成の分布を示す。この図より、酸化膜の表
面より１００〜１５０オングストロームの深さにＴｉを
含む導電性の領域が形成されていることが明らかであ
る。

【００５８】次いで未反応のまま残存しているＴｉ及び
ＴｉＮを、例えば硫酸と過酸化水素水の混合液で選択的
に剥離する。最後に、残存している炭素膜と炭素側壁を
酸素アッシャーにて剥離し、ローカルインターコネクシ
ョンを具備したＣ−ＭＯＳ−ＬＤＤ−サリサイド素子が
達成される（図２３ (a)，(b) ）。

【００５９】その後、必要であればさらに、ローカルイ
ンターコネクション等形成し、従来の手法に基づいて、
層間膜４１３、配線用金属４１４等を形成し必要な配線
を完成させ、半導体装置を完成させる。この際、結線を
形成しなくとも、ソース、ドレイン等の電極を実質的に
素子分離酸化膜上にまでひきだし、この電極とのコンタ
クトを素子分離酸化膜上でおこなうことにより、ソー
ス、ドレイン領域を縮小しつつ安定したコンタクトを形
成することもできる（図２５）。

【００６０】尚、本実施例は、ＬＤＤ−ＣＭＯＳ−サリ
サイドプロセスに対して本発明の手法を適用した場合を
示したが、その他、本発明の主旨を逸脱しない範囲で種
々変形してこれを適用できる。

【００６１】上述のように本発明による配線工程は、サ
リサイド工程に於けるソース、ドレイン拡散層、並びに
ゲートポリシリコン上のシリサイド化と兼用することが
できるため、配線工程をきわめて簡略化できる。

【００６２】さらに配線と同時にソース、ドレインとの
全面コンタクトが自己整合的に形成できる。その上、こ
のコンタクトはもともと同じ材質でできているためコン
タクト不良が生じない。

【００６３】さらに電流の径路を、２次元的にリソグラ
フィを用いて自由に形成でき抵抗等を削減できる。さら
に、結線に利用しなくても実質的にソース、ドレイン拡
散層を素子分離酸化膜上に拡張することができるため、
ソース、ドレイン拡散層の横幅を短縮し、基板との容量
を低減しつつ、この電極へのコンタクト余裕を確保でき
る。

【００６４】さらに炭素側壁によるサリサイド工程を適
用することで、酸素プラズマ処理と炭素側壁のＲＩＥを
兼用することができ、工程を短縮できる。炭素膜は、周
辺素子分離酸化膜上に残存しており、この部分でのＴｉ
との反応を完全にブロックする。その上、この炭素膜は
酸化膜のＴｉスパッタ前処理として希ＨＦ酸処理へのバ
リアとしても働き、この部分の酸化膜の後退を防ぐ。

【００６５】又、この部分の炭素膜は、側壁部と同時に
酸素アッシャーにより容易に除去可能であり、側壁部を
除去することによりサリサイド工程に於けるブリッジン
グを完全に抑制できる。この際、導電性物質は酸化膜表
面にではなく、ある深さ以降に存在しているので、この
アッシャー処理で影響されることはない。又、配線にと
もない、新たな構成物を必要とせず、段差も生じない。

【００６６】又、この手法は素子分離酸化膜以外にも、
その他の絶縁膜（例えば層間絶縁膜）に適応することも
できるし、その他様々な素子間の結線、電極引き出し、
埋めこみ電極の形成等を含めきわめて広範な適応範囲を
もつ。

【００６７】（実施例５）以下に第５の実施例を図面を
参照しながら説明する。まず、半導体基板５０１上に素
子分離領域５０２を形成し、全面に絶縁膜５０３を６０
オングストロームの厚さに堆積する。次に、ゲート電極
材、例えばポリシリコン膜を２０００オングストローム
の厚さに堆積させ、リソグラフィー工程により、ゲート
電極５０４を形成する。次に、基板表面に、例えばＡｓ
を４０ｋｅＶ、７．０Ｅ１３／ｃｍ2 の条件でイオン注
入し、第１の低濃度拡散層５０５を形成する（図２６
(a) ）。

【００６８】次にＬＰＣＶＤ法により、全面に窒化膜を
１０００オングストロームの厚さに堆積させ、ＲＩＥ法
によりゲート側壁５０６を形成する。ここで、より深い
拡散層か必要であれば、Ａｓを５０ｋｅＶ、７．０Ｅ１
３／ｃｍ2 の条件でイオン注入し、第２の低濃度拡散層
５０７を形成する（図２６(b) ）。

【００６９】次に、全面にレジスト層５１０を形成し、
リソグラフィー工程によりパターニングする。このレジ
ストパターン５１０をマスクに、Ａｓを５０ｋｅＶ、
５．０Ｅ１５／ｃｍ2 の条件でイオン注入し、ゲート側
壁より外側でかつゲート側壁に隣接する０．５μｍ程の
領域に高濃度拡散層５０８を形成する（図２７(a) ）。
この高濃度拡散層５０８の不純物濃度は１×１０20〜１
×１０21／ｃｍ2 程である。次に、レジストパターン５
１０を除去し、全面に例えばＴｉを堆積させ、７５０℃
のアニールにより、ゲート電極５０４及び低濃度拡散層
５０５，５０７及び高濃度拡散層５０８上をシリサイド
化し、ＴｉＳｉ2 層５０９を形成する。

【００７０】最後に、硫酸と過酸化水素水の混合液によ
り、未反応のＴｉを選択的に除去し、ソース、ドレイ
ン、ゲート上に低抵抗のシリサイド層を備えたＭＯＳ型
トランジスタを得る（図２７(b) ）。

【００７１】本発明による構造においては、ソース・ド
レインとなる拡散層の領域は一部高濃度であるが、大部
分が低濃度であるため、ショートチャネル効果を抑制す
るために基板濃度が増加しても接合容量の増大を防ぐこ
とができる。また、低濃度領域では拡散層抵抗は増大す
るが、シミュレーションによるとキャリアは高濃度の拡
散層からソース・ドレイン上に存在する低抵抗のシリサ
イド層に流れ込むといった結果が得られており、低濃度
領域の存在による駆動力の低下はないと考えられる。図
２８はウェハー上でのキャリアの流れを示す図であり、
矢印がキャリアの流れのベクトルを示しており、殆どシ
リサイド層に流れている。これらのことから、駆動力の
低下をひき起こさずに接合容量を十分に減少することが
できるので、デバイスの高速化を実現できる。

【００７２】

【発明の効果】本願発明によれば、ゲート電極上に低い
シート抵抗をもった安定なシリサイド膜を形成でき、か
つフィールド後退による接合リークを防ぐことができ
る。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を説明する工程別素子
断面図。

【図２】 シリサイド工程における這い上がり現象を説
明する図。

【図３】 シリサイド工程におけるゲート側壁のブリッ
ジングを説明する図。

【図４】 本発明の第１の実施例によるゲート、ドレイ
ン間のリーク電流特性及び耐圧ヒストグラムを示す図。

【図５】 従来のゲート、ドレイン間のリーク電流特性
及び耐圧ヒストグラムを示す図。

【図６】 ブリッジング測定に用いたパターン及び測定
方法を示す図。

【図７】 本発明の第２の実施例を説明する工程別素子
断面図。

【図８】 本発明の第２の実施例を説明する工程別素子
断面図。

【図９】 本発明の第２の実施例を説明する工程別素子
断面図。

【図１０】 本発明の第２の実施例を説明する工程別素
子断面図。

【図１１】 本発明の第２の実施例を説明する工程別素
子断面図。

【図１２】 本発明の第２の実施例を説明する工程別素
子断面図。

【図１３】 本発明の第２の実施例を説明する工程別素
子断面図。

【図１４】 本発明の第３の実施例を説明する工程別素
子断面図。

【図１５】 本発明の第３の実施例を説明する工程別素
子断面図。

【図１６】 本発明の第３の実施例を説明する工程別素
子断面図。

【図１７】 フィールド後退に起因する接合の逆方向リ
ーク特性を示す概念図。

【図１８】 スパッタ前の希ＨＦ処理時間とリークレベ
ルの関係を示す図。

【図１９】 従来技術におけるポリシリコン上のシート
抵抗と線幅との関係を示す図。

【図２０】 本発明の第４の実施例を説明する工程別素
子断面図。

【図２１】 本発明の第４の実施例を説明する工程別素
子断面図。

【図２２】 本発明の第４の実施例を説明する工程別素
子断面図。

【図２３】 本発明の第４の実施例を説明する工程別素
子断面図。

【図２４】 本発明の第４の実施例によるトランジスタ
ーのＡＥＳ分析結果を示す図。

【図２５】 本発明の第４の実施例による配線例を示す
図。

【図２６】 本発明の第５の実施例を説明する工程別素
子断面図。

【図２７】 本発明の第５の実施例を説明する工程別素
子断面図。

【図２８】 本発明の第５の実施例によるトランジスタ
ーのキャリアの流れを説明する図。

【符号の説明】 １０１，２０１，３０１，４０１，５０１ 半導体基板 １０２，３０２，４０４，５０２ 素子分離領域 １０３，２０９，３０３ ゲート酸化膜 １０４，２１０，３０４，５０４ ゲート電極 １０５，１０７，２０２，２０４，２０８，２１１，３
０８ 酸化膜 １０６，２１３，３０６，４０９，５０６ ゲート側壁 １０８ ソース、ドレイン領域 １０９，２１５，３１３，５０９ ＴｉＳｉ2 層 ２０３ 窒化膜 ２０５ 開口部 ２０６ 不純物層 ２０７ Ｐ型層 ２１２，３０７ Ｎ- イオン注入層 ２１４，３０９ Ｎ+ イオン注入層 ３１０，４１２，５１０ レジストパターン ３１２ Ｔｉ薄膜 ４０２ ｎ−ｗｅｌｌ領域 ４０３ ｐ−ｗｅｌｌ領域 ４０９ 炭素膜 ４１３ 層間膜 ４１４ 配線用金属 ５０３ 絶縁膜 ５０５ 第１の低濃度拡散層 ５０７ 第２の低濃度拡散層 ５０８ 高濃度拡散層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 21/76 Ｌ 29/78 (72)発明者 大黒 達也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 4M104 AA01 BB01 BB25 BB40 CC01 CC05 DD02 DD04 DD37 DD43 DD84 EE09 FF14 GG09 GG10 GG14 HH04 HH16 5F032 AA13 AA35 AA36 AA37 AA44 AA45 BB08 CA03 CA17 CA20 DA23 DA24 DA25 DA27 DA44 DA74 DA77 DA80 5F048 AA07 AA09 AC03 BA01 BB06 BB07 BB08 BB12 BB14 BC05 BC06 BD04 BE03 BF06 BF16 DA25 DA27 DA30 5F140 AA01 AA21 AA24 AA40 AB03 BA01 BB15 BC06 BF04 BF11 BF18 BF21 BF30 BG08 BG09 BG11 BG12 BG14 BG27 BG28 BG30 BG31 BG32 BG34 BG35 BG38 BG45 BG49 BG50 BG52 BG53 BG54 BH15 BH16 BJ01 BJ08 BJ11 BJ20 BK02 BK13 BK21 BK24 BK26 BK29 BK31 BK34 BK35 BK38 BK39 CB01 CB03 CB04 CF04

Claims (1)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に素子分離領域を形成する
   工程と、この半導体基板上にゲート絶縁膜を形成する工
   程と、このゲート絶縁膜上にゲート電極材を堆積させる
   工程と、前記ゲート絶縁膜及びゲート電極材をパターニ
   ングしてゲート電極を形成する工程と、前記半導体基板
   全面に酸化膜を形成する工程と、この酸化膜上からイオ
   ン注入を行い、ソース、ドレインを形成する工程と、前
   記素子分離領域及び少なくとも素子分離領域に隣接した
   素子領域をレジスト層で覆う工程と、ソース、ドレイン
   領域及びゲート電極上の前記酸化膜を酸処理及び異方性
   エッチングにより完全に除去する工程と、このソース、
   ドレイン領域及びゲート電極上に自己整合で選択的にシ
   リサイド層を形成する工程とを含むことを特徴とする半
   導体装置の製造方法。