JPH1140679A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1140679A JPH1140679A JP9197522A JP19752297A JPH1140679A JP H1140679 A JPH1140679 A JP H1140679A JP 9197522 A JP9197522 A JP 9197522A JP 19752297 A JP19752297 A JP 19752297A JP H1140679 A JPH1140679 A JP H1140679A
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Abstract
(57)【要約】
【課題】ソース・ドレインがシリサイド化され微細なＭ
ＯＳトランジスタで構成される半導体装置の静電破壊耐
性を簡便な方法で向上させる。 【解決手段】絶縁ゲート電界効果トランジスタで構成さ
れる半導体集積回路において、内部回路を構成するに絶
縁ゲート電界効果トランジスタの拡散層上には膜厚の厚
い低抵抗の第１のシリサイド層が形成され、入出力回路
を構成する絶縁ゲート電界効果トランジスタの拡散層上
には第１のシリサイド層より薄い膜厚で高抵抗の第２の
シリサイド層が形成される。ここで、第１のシリサイド
層は半導体基板上の所定領域のアモルファス化された拡
散層上に形成され、同時に、所定領域外のアモルファス
化されない拡散層上に第２のシリサイド層が形成され
る。
ＯＳトランジスタで構成される半導体装置の静電破壊耐
性を簡便な方法で向上させる。 【解決手段】絶縁ゲート電界効果トランジスタで構成さ
れる半導体集積回路において、内部回路を構成するに絶
縁ゲート電界効果トランジスタの拡散層上には膜厚の厚
い低抵抗の第１のシリサイド層が形成され、入出力回路
を構成する絶縁ゲート電界効果トランジスタの拡散層上
には第１のシリサイド層より薄い膜厚で高抵抗の第２の
シリサイド層が形成される。ここで、第１のシリサイド
層は半導体基板上の所定領域のアモルファス化された拡
散層上に形成され、同時に、所定領域外のアモルファス
化されない拡散層上に第２のシリサイド層が形成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に拡散層のシリサイド化技術を
使用した半導体装置の構造およびその製造方法に関す
る。
その製造方法に関し、特に拡散層のシリサイド化技術を
使用した半導体装置の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】半導体素子の構造の微細化及び高密度化
は依然として精力的に推し進められている。微細化につ
いては、現在では０．２５μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたメモリデバ
イスあるいはロジックデバイス等の半導体装置が実用化
されてきている。
は依然として精力的に推し進められている。微細化につ
いては、現在では０．２５μｍ寸法で形成された半導体
素子が用いられ、この寸法を設計基準にしたメモリデバ
イスあるいはロジックデバイス等の半導体装置が実用化
されてきている。
【０００３】このような微細化は、半導体装置の高集積
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、ソース、ドレイン領域を形成する不純
物拡散層を極めて浅く作り込む必要が出てきた。ところ
が、拡散層を浅くすることはソース、ドレイン領域の高
抵抗化につながり、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の電流駆動能力を
著しく低下させ半導体装置の高速化の阻害要因となる。
このような問題を解決するために、ソース・ドレインを
構成する拡散層上に選択的にシリサイド層を形成し、ソ
ース・ドレインの抵抗を極めて低くした、いわゆるシリ
サイド構造のＭＯＳトランジスタが用いられてきてい
る。
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、ソース、ドレイン領域を形成する不純
物拡散層を極めて浅く作り込む必要が出てきた。ところ
が、拡散層を浅くすることはソース、ドレイン領域の高
抵抗化につながり、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳトランジスタという）の電流駆動能力を
著しく低下させ半導体装置の高速化の阻害要因となる。
このような問題を解決するために、ソース・ドレインを
構成する拡散層上に選択的にシリサイド層を形成し、ソ
ース・ドレインの抵抗を極めて低くした、いわゆるシリ
サイド構造のＭＯＳトランジスタが用いられてきてい
る。
【０００４】しかし、このシリサイド構造のＭＯＳトラ
ンジスタでは、拡散層（ソース・ドレイン）抵抗が小さ
いために大電流が流れやすく、半導体装置がＥＳＤ（Ｅ
ｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）等
による静電破壊に弱くなるという欠点がある。そこで、
例えば特開平１−２５９５６０号公報に示されているよ
うに、半導体集積回路の入出力部は選択的にシリサイド
化しないようにしなければならなくなる。このような半
導体装置の従来の製造方法を図２を用いて説明する（以
下、第１の従来例と記す）。
ンジスタでは、拡散層（ソース・ドレイン）抵抗が小さ
いために大電流が流れやすく、半導体装置がＥＳＤ（Ｅ
ｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）等
による静電破壊に弱くなるという欠点がある。そこで、
例えば特開平１−２５９５６０号公報に示されているよ
うに、半導体集積回路の入出力部は選択的にシリサイド
化しないようにしなければならなくなる。このような半
導体装置の従来の製造方法を図２を用いて説明する（以
下、第１の従来例と記す）。
【０００５】まず図２（ａ）に示すように、シリコン基
板１１上に溝形成と選択酸化により素子分離用のフィー
ルド酸化膜１２を形成する。次にゲート酸化膜１３を介
してゲート電極１４、絶縁膜からなるサイドウォール１
５及びソース・ドレインを構成する不純物の拡散層１６
を形成する。
板１１上に溝形成と選択酸化により素子分離用のフィー
ルド酸化膜１２を形成する。次にゲート酸化膜１３を介
してゲート電極１４、絶縁膜からなるサイドウォール１
５及びソース・ドレインを構成する不純物の拡散層１６
を形成する。
【０００６】次に図２（ｂ）に示すように、基板上に化
学気相成長（ＣＶＤ）法を用いて酸化膜を堆積させた
後、入出力回路部のＭＯＳトランジスタすなわち入出力
トランジスタ（Ｔｒ）領域のみにマスク酸化膜１７を残
すようにパターニングを施したフォトレジストのマスク
を形成し、プラズマエッチングによって、入出力トラン
ジスタ領域以外にある酸化膜を除去する。
学気相成長（ＣＶＤ）法を用いて酸化膜を堆積させた
後、入出力回路部のＭＯＳトランジスタすなわち入出力
トランジスタ（Ｔｒ）領域のみにマスク酸化膜１７を残
すようにパターニングを施したフォトレジストのマスク
を形成し、プラズマエッチングによって、入出力トラン
ジスタ領域以外にある酸化膜を除去する。
【０００７】次に図２（ｃ）に示すように、チタン（Ｔ
ｉ）膜の堆積とアニールによるチタンのシリサイデーシ
ョンを行い内部回路部のＭＯＳトランジスタすなわち内
部トランジスタ（Ｔｒ）領域の拡散層１６上にＴｉシリ
サイド層１８を選択的に形成する。このとき、マスク酸
化膜１７が入出力トランジスタ領域の拡散層１６のシリ
サイド化を防止する保護膜となる。
ｉ）膜の堆積とアニールによるチタンのシリサイデーシ
ョンを行い内部回路部のＭＯＳトランジスタすなわち内
部トランジスタ（Ｔｒ）領域の拡散層１６上にＴｉシリ
サイド層１８を選択的に形成する。このとき、マスク酸
化膜１７が入出力トランジスタ領域の拡散層１６のシリ
サイド化を防止する保護膜となる。
【０００８】ところで、図２（ｂ）に示したように、マ
スク酸化膜１７形成のためののプラズマエッチング時に
は、内部トランジスタ領域のフィールド酸化膜１２はオ
ーバーエッチングにより膜減りし、フィールド酸化膜１
２の表面がシリコン基板表面より下がるようになる。そ
して、極端な場合には大きな凹部が生じ、この領域で図
２（ｃ）に示すようにシリコン基板１１と拡散層１６が
Ｔｉシリサイド層１８を通して短絡するようになる。
スク酸化膜１７形成のためののプラズマエッチング時に
は、内部トランジスタ領域のフィールド酸化膜１２はオ
ーバーエッチングにより膜減りし、フィールド酸化膜１
２の表面がシリコン基板表面より下がるようになる。そ
して、極端な場合には大きな凹部が生じ、この領域で図
２（ｃ）に示すようにシリコン基板１１と拡散層１６が
Ｔｉシリサイド層１８を通して短絡するようになる。
【０００９】そこで、本発明者は特願平８−２８２３１
８号にこのような問題を解決する方法を提案した。以下
に図３を用いてこの方法について説明する（以下、第２
の従来例と記す）。
８号にこのような問題を解決する方法を提案した。以下
に図３を用いてこの方法について説明する（以下、第２
の従来例と記す）。
【００１０】まず図３（ａ）に示すように、第１の従来
例と同様にして、シリコン基板１１上に薄い酸化膜と窒
化膜とを形成したのちエッチングし、シリコン基板１１
に深さ約６０ｎｍの溝を形成した後選択酸化し、素子領
域を分離するフィールド酸化膜１２を形成する。次にゲ
ート酸化膜１３を形成したのちポリシリコン膜とシリサ
イド膜を堆積し、パターニングしてゲート電極１４を形
成する。次にＣＶＤ法により全面に厚さ約２００ｎｍの
酸化膜（又は窒化膜）を形成したのち異方性エッチング
し、ゲート電極１４の側面にサイドウォール１５を形成
する。次にフィールド酸化膜１２、ゲート電極１４及び
サイドウォール１５をマスクとして不純物を導入し、ソ
ース・ドレインを構成する拡散層１６を形成する。
例と同様にして、シリコン基板１１上に薄い酸化膜と窒
化膜とを形成したのちエッチングし、シリコン基板１１
に深さ約６０ｎｍの溝を形成した後選択酸化し、素子領
域を分離するフィールド酸化膜１２を形成する。次にゲ
ート酸化膜１３を形成したのちポリシリコン膜とシリサ
イド膜を堆積し、パターニングしてゲート電極１４を形
成する。次にＣＶＤ法により全面に厚さ約２００ｎｍの
酸化膜（又は窒化膜）を形成したのち異方性エッチング
し、ゲート電極１４の側面にサイドウォール１５を形成
する。次にフィールド酸化膜１２、ゲート電極１４及び
サイドウォール１５をマスクとして不純物を導入し、ソ
ース・ドレインを構成する拡散層１６を形成する。
【００１１】次に図３（ｂ）に示すように、ＣＶＤ法に
より全面に厚さ５０〜１５０ｎｍのシリコン酸化膜を形
成したのち全面にフォトレジスト膜を形成する。次にこ
のフォトレジスト膜を入出力トランジスタ領域及び内部
トランジスタ領域のフィールド酸化膜１２を完全に覆う
ように残し、このフォトレジスト膜をマスクとして上記
シリコン酸化膜をドライエッチングして除去しマスク酸
化膜１９を形成する。ついで、マスクとして用いたフォ
トレジスト膜を除去する。この工程は、静電破壊対策と
して入出力トランジスタ上にマスク酸化膜１９を残すと
共に、内部トランジスタ領域ではフィールド酸化膜１２
上に残して、マスク酸化膜１９のエッチング時のオーバ
ーエッチングによるフィールド酸化膜１２の膜減りを防
止するためである。
より全面に厚さ５０〜１５０ｎｍのシリコン酸化膜を形
成したのち全面にフォトレジスト膜を形成する。次にこ
のフォトレジスト膜を入出力トランジスタ領域及び内部
トランジスタ領域のフィールド酸化膜１２を完全に覆う
ように残し、このフォトレジスト膜をマスクとして上記
シリコン酸化膜をドライエッチングして除去しマスク酸
化膜１９を形成する。ついで、マスクとして用いたフォ
トレジスト膜を除去する。この工程は、静電破壊対策と
して入出力トランジスタ上にマスク酸化膜１９を残すと
共に、内部トランジスタ領域ではフィールド酸化膜１２
上に残して、マスク酸化膜１９のエッチング時のオーバ
ーエッチングによるフィールド酸化膜１２の膜減りを防
止するためである。
【００１２】マスク酸化膜１９のパターニング工程で
は、シリコン基板上に形成されたフォトレジスト膜を縮
小投影露光機（ステッパー）を用いて露光するため、
「目ずれ」が必然的に発生する。しかし、本発明の目的
から目ずれが発生した場合にも、フィールド酸化膜１２
の端部が露出しないようにマスク酸化膜１９をパターニ
ングしなければならないので、マスク酸化膜１９のエッ
チング端は、図３（ｂ）に示したように、内部トランジ
スタ領域の拡散層１６上に迄位置するように延在部２０
を設けている。この延在部２０の幅は、製品の目ずれ許
容範囲を越えないようにする。
は、シリコン基板上に形成されたフォトレジスト膜を縮
小投影露光機（ステッパー）を用いて露光するため、
「目ずれ」が必然的に発生する。しかし、本発明の目的
から目ずれが発生した場合にも、フィールド酸化膜１２
の端部が露出しないようにマスク酸化膜１９をパターニ
ングしなければならないので、マスク酸化膜１９のエッ
チング端は、図３（ｂ）に示したように、内部トランジ
スタ領域の拡散層１６上に迄位置するように延在部２０
を設けている。この延在部２０の幅は、製品の目ずれ許
容範囲を越えないようにする。
【００１３】次に図３（ｃ）に示すように、全面に厚さ
約３５ｎｍのＴｉ膜をスパッタ法により形成したのち、
不活性ガス雰囲気中で加熱し、内部トランジスタ領域の
拡散層１６上にＴｉシリサイド層２１を形成する。未反
応のＴｉ膜はアンモニア水及び過酸化水素水を用いるウ
ェットエッチングにより除去する。以後、層間絶縁膜、
コンタクトホール、配線等通常のＭＯＳトランジスタの
製造プロセスにより半導体装置を完成させる。
約３５ｎｍのＴｉ膜をスパッタ法により形成したのち、
不活性ガス雰囲気中で加熱し、内部トランジスタ領域の
拡散層１６上にＴｉシリサイド層２１を形成する。未反
応のＴｉ膜はアンモニア水及び過酸化水素水を用いるウ
ェットエッチングにより除去する。以後、層間絶縁膜、
コンタクトホール、配線等通常のＭＯＳトランジスタの
製造プロセスにより半導体装置を完成させる。
【００１４】このように第２の従来例によれば、入出力
トランジスタ領域とともに、内部トランジスタ領域のフ
ィールド酸化膜１２もマスク酸化膜１９に覆われている
ため、拡散層１６上に形成されるＴｉシリサイド層２１
はフィールド酸化膜１２の端部から離間して形成され
る。従ってＴｉシリサイド層２１がシリコン基板１１と
接することはなくなる。
トランジスタ領域とともに、内部トランジスタ領域のフ
ィールド酸化膜１２もマスク酸化膜１９に覆われている
ため、拡散層１６上に形成されるＴｉシリサイド層２１
はフィールド酸化膜１２の端部から離間して形成され
る。従ってＴｉシリサイド層２１がシリコン基板１１と
接することはなくなる。
【００１５】
【発明が解決しようとする課題】上記の第１の従来例で
は、内部回路部のＭＯＳトランジスタ領域のフィールド
酸化膜１２が、オーバーエッチングによりソース・ドレ
インを構成する拡散層１６の深さより大きく膜減りした
場合、膜減りで露出したシリコン基板１１の表面にもＴ
ｉシリサイド層１８が形成されるため、Ｔｉシリサイド
層とシリコン基板がショートし、リーク電流が増大する
等により所望の集積回路特性が得られないという問題が
ある。
は、内部回路部のＭＯＳトランジスタ領域のフィールド
酸化膜１２が、オーバーエッチングによりソース・ドレ
インを構成する拡散層１６の深さより大きく膜減りした
場合、膜減りで露出したシリコン基板１１の表面にもＴ
ｉシリサイド層１８が形成されるため、Ｔｉシリサイド
層とシリコン基板がショートし、リーク電流が増大する
等により所望の集積回路特性が得られないという問題が
ある。
【００１６】第２の従来例では、拡散層１６の一部を覆
う延在部２０の形成が必須である。しかし、半導体素子
が更に微細化してくると拡散層１６領域が狭まり、延在
部２０の形成が難しくなる。このため、この方法では半
導体素子の微細化に対応するのが難しくなる。
う延在部２０の形成が必須である。しかし、半導体素子
が更に微細化してくると拡散層１６領域が狭まり、延在
部２０の形成が難しくなる。このため、この方法では半
導体素子の微細化に対応するのが難しくなる。
【００１７】本発明の目的は、上記の問題を全て解決
し、ソース・ドレインがシリサイド化され静電破壊耐性
に優れ、しかも、簡便な方法で微細化に対応できる半導
体装置およびその製造方法を提供することにある。
し、ソース・ドレインがシリサイド化され静電破壊耐性
に優れ、しかも、簡便な方法で微細化に対応できる半導
体装置およびその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】このために本発明の半導
体装置では、ＭＯＳトランジスタで構成される半導体集
積回路において、内部回路を構成するＭＯＳトランジス
タの拡散層上には所定の膜厚の第１のシリサイド層が形
成され、入出力回路を構成するＭＯＳトランジスタの拡
散層上には前記第１のシリサイド層より薄い膜厚の第２
のシリサイド層が形成されている。
体装置では、ＭＯＳトランジスタで構成される半導体集
積回路において、内部回路を構成するＭＯＳトランジス
タの拡散層上には所定の膜厚の第１のシリサイド層が形
成され、入出力回路を構成するＭＯＳトランジスタの拡
散層上には前記第１のシリサイド層より薄い膜厚の第２
のシリサイド層が形成されている。
【００１９】あるいは、ＭＯＳトランジスタで構成され
る半導体集積回路において、内部回路を構成するＭＯＳ
トランジスタの拡散層上には低抵抗相であるＣ５４結晶
構造のチタンシリサイド層が形成され、入出力回路を構
成するＭＯＳトランジスタの拡散層上には高抵抗相であ
るＣ４９結晶構造のチタンシリサイド層が形成されてい
る。ここで、前記Ｃ５４結晶構造のチタンシリサイド層
の膜厚が前記Ｃ４９結晶構造のチタンシリサイド層の膜
厚より厚く形成される。
る半導体集積回路において、内部回路を構成するＭＯＳ
トランジスタの拡散層上には低抵抗相であるＣ５４結晶
構造のチタンシリサイド層が形成され、入出力回路を構
成するＭＯＳトランジスタの拡散層上には高抵抗相であ
るＣ４９結晶構造のチタンシリサイド層が形成されてい
る。ここで、前記Ｃ５４結晶構造のチタンシリサイド層
の膜厚が前記Ｃ４９結晶構造のチタンシリサイド層の膜
厚より厚く形成される。
【００２０】あるいは、本発明の半導体装置は、ＭＯＳ
トランジスタで構成される半導体装置であって、半導体
基板の一部領域に形成されたＭＯＳトランジスタの拡散
層上に第１のシリサイド層が形成され、半導体基板の他
領域に形成されたＭＯＳトランジスタの拡散層上に前記
第１のシリサイド層と抵抗の異なる第２のシリサイド層
が形成されている。
トランジスタで構成される半導体装置であって、半導体
基板の一部領域に形成されたＭＯＳトランジスタの拡散
層上に第１のシリサイド層が形成され、半導体基板の他
領域に形成されたＭＯＳトランジスタの拡散層上に前記
第１のシリサイド層と抵抗の異なる第２のシリサイド層
が形成されている。
【００２１】また、本発明の半導体装置の製造方法は、
半導体基板上のＭＯＳトランジスタのソース・ドレイン
となる拡散層を高融点金属でシリサイド化する方法であ
って、半導体基板上の所定領域の拡散層表面をアモルフ
ァス化する工程と、前記アモルファス化後に全面に高融
点金属膜を堆積し熱処理する工程とを有し、前記所定領
域の拡散層上に膜厚が厚く低抵抗のシリサイド層を形成
すると同時に前記所定領域外の拡散層上に膜厚が薄く高
抵抗のシリサイド層を形成する。ここで、前記アモルフ
ァス化がヒ素あるいはシリコンのイオン注入で行われる
ようになる。
半導体基板上のＭＯＳトランジスタのソース・ドレイン
となる拡散層を高融点金属でシリサイド化する方法であ
って、半導体基板上の所定領域の拡散層表面をアモルフ
ァス化する工程と、前記アモルファス化後に全面に高融
点金属膜を堆積し熱処理する工程とを有し、前記所定領
域の拡散層上に膜厚が厚く低抵抗のシリサイド層を形成
すると同時に前記所定領域外の拡散層上に膜厚が薄く高
抵抗のシリサイド層を形成する。ここで、前記アモルフ
ァス化がヒ素あるいはシリコンのイオン注入で行われる
ようになる。
【００２２】半導体装置を構成するＭＯＳトランジスタ
のソース・ドレインとなる拡散層表面がアモルファス化
されていると、アモルファス化されていない拡散層表面
よりシリサイド化は大幅に促進する。特に、チタンシリ
サイド層の形成では、適当なシリサイド化のための熱処
理を通して、モルファス化されている拡散層表面のシリ
サイド層すなわち第１のシリサイド層がＣ５４結晶構造
になり低抵抗化されるようになる。そして、同時に形成
される、アモルファス化されていない拡散層表面のシリ
サイド層すなわち第２のシリサイド層はＣ４９結晶構造
になり高抵抗になる。この第２のシリサイド層が容易に
高抵抗化されるために、半導体装置の静電破壊耐性が容
易に向上するようになる。
のソース・ドレインとなる拡散層表面がアモルファス化
されていると、アモルファス化されていない拡散層表面
よりシリサイド化は大幅に促進する。特に、チタンシリ
サイド層の形成では、適当なシリサイド化のための熱処
理を通して、モルファス化されている拡散層表面のシリ
サイド層すなわち第１のシリサイド層がＣ５４結晶構造
になり低抵抗化されるようになる。そして、同時に形成
される、アモルファス化されていない拡散層表面のシリ
サイド層すなわち第２のシリサイド層はＣ４９結晶構造
になり高抵抗になる。この第２のシリサイド層が容易に
高抵抗化されるために、半導体装置の静電破壊耐性が容
易に向上するようになる。
【００２３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜図１（ｃ）は本発明の実施の
形態を説明するための半導体チップの断面図である。
て説明する。図１（ａ）〜図１（ｃ）は本発明の実施の
形態を説明するための半導体チップの断面図である。
【００２４】まず図１（ａ）に示すように、従来の技術
と同様にして、シリコン基板１上に薄い酸化膜と窒化膜
とを形成したのちエッチングし、シリコン基板１に深さ
約６０ｎｍの溝を形成した後選択酸化し、素子領域を分
離するフィールド酸化膜２を形成する。次にゲート酸化
膜３を形成したのちポリシリコン膜とシリサイド膜を堆
積し、パターニングしてゲート電極４を形成する。次に
ＣＶＤ法により全面に厚さ約２００ｎｍの酸化膜（又は
窒化膜）を形成したのち異方性エッチングし、ゲート電
極４の側面にサイドウォール５を形成する。次にフィー
ルド酸化膜２、ゲート電極４及びサイドウォール５をマ
スクとして不純物を導入し、ソース・ドレインを構成す
る拡散層６を形成する。
と同様にして、シリコン基板１上に薄い酸化膜と窒化膜
とを形成したのちエッチングし、シリコン基板１に深さ
約６０ｎｍの溝を形成した後選択酸化し、素子領域を分
離するフィールド酸化膜２を形成する。次にゲート酸化
膜３を形成したのちポリシリコン膜とシリサイド膜を堆
積し、パターニングしてゲート電極４を形成する。次に
ＣＶＤ法により全面に厚さ約２００ｎｍの酸化膜（又は
窒化膜）を形成したのち異方性エッチングし、ゲート電
極４の側面にサイドウォール５を形成する。次にフィー
ルド酸化膜２、ゲート電極４及びサイドウォール５をマ
スクとして不純物を導入し、ソース・ドレインを構成す
る拡散層６を形成する。
【００２５】次に図１（ｂ）に示すように、全面にフォ
トレジスト膜を形成し、ついでこのフォトレジスト膜を
入出力回路部のＭＯＳトランジスタ領域すなわち入出力
トランジスタ領域を完全に覆うようにレジストマスク７
を形成する。
トレジスト膜を形成し、ついでこのフォトレジスト膜を
入出力回路部のＭＯＳトランジスタ領域すなわち入出力
トランジスタ領域を完全に覆うようにレジストマスク７
を形成する。
【００２６】次に、レジストマスク７、内部回路部のＭ
ＯＳトランジスタ領域すなわち内部トランジスタ領域の
ゲート電極４およびサイドウォール５をマスクにしてヒ
素をイオン注入する。ここで、ヒ素の注入エネルギーは
３０ｋｅＶであり、そのドーズ量は１×１０14イオン／
ｃｍ2 である。このイオン注入により内部トラジスタ領
域の拡散層６表面にアモルファス層８を選択的に形成す
る。なお、アモルファス層８の深さは１５ｎｍ程度であ
る。ここで、内部トランジスタ領域にあるｎチャネル型
ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジ
スタの拡散層上に、上記のヒ素イオンは注入される。な
お、Ｐチャネル型ＭＯＳトランジスタの拡散層でその導
電型が変わることはない。この拡散領域のヒ素濃度がボ
ロン濃度より低くなるからである。
ＯＳトランジスタ領域すなわち内部トランジスタ領域の
ゲート電極４およびサイドウォール５をマスクにしてヒ
素をイオン注入する。ここで、ヒ素の注入エネルギーは
３０ｋｅＶであり、そのドーズ量は１×１０14イオン／
ｃｍ2 である。このイオン注入により内部トラジスタ領
域の拡散層６表面にアモルファス層８を選択的に形成す
る。なお、アモルファス層８の深さは１５ｎｍ程度であ
る。ここで、内部トランジスタ領域にあるｎチャネル型
ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジ
スタの拡散層上に、上記のヒ素イオンは注入される。な
お、Ｐチャネル型ＭＯＳトランジスタの拡散層でその導
電型が変わることはない。この拡散領域のヒ素濃度がボ
ロン濃度より低くなるからである。
【００２７】そして、ヒ素イオン注入マスクとして用い
たレジストマスク７を公知の方法で除去した後、全面に
厚さ約３５ｎｍのＴｉ膜をスパッタ法により形成したの
ち熱処理を施す。ここで、この熱処理は窒素ガス雰囲気
中で７００〜７５０℃温度の加熱処理である。図１
（ｃ）に示すように、この熱処理により、内部トランジ
スタ領域の拡散層６上に第１のシリサイド層９が形成さ
れ、同時に、入出力トランジスタ領域の拡散層６上に第
２のシリサイド層１０が形成される。
たレジストマスク７を公知の方法で除去した後、全面に
厚さ約３５ｎｍのＴｉ膜をスパッタ法により形成したの
ち熱処理を施す。ここで、この熱処理は窒素ガス雰囲気
中で７００〜７５０℃温度の加熱処理である。図１
（ｃ）に示すように、この熱処理により、内部トランジ
スタ領域の拡散層６上に第１のシリサイド層９が形成さ
れ、同時に、入出力トランジスタ領域の拡散層６上に第
２のシリサイド層１０が形成される。
【００２８】上記の熱処理の工程で、内部トランジスタ
領域のアモルファス層８はＴｉ膜のシリサイド化を促進
させる。このために、第１のシリサイド層９の膜厚が２
０ｎｍ程度になるのに対し、第２のシリサイド層１０の
膜厚はその半分すなわち１０ｎｍ程度になる。しかも、
アモルファス層８はシリサイド化後のチタンシリサイド
層を低抵抗化する。すなわち、アモルファス層８では、
形成された第１のシリサイド層９は、低抵抗相であるＣ
５４といわれる結晶構造になりやすい。これに対し、上
記の熱処理温度では、第２のシリサイド層１０は高抵抗
相であるＣ４９といわれる結晶構造になる。
領域のアモルファス層８はＴｉ膜のシリサイド化を促進
させる。このために、第１のシリサイド層９の膜厚が２
０ｎｍ程度になるのに対し、第２のシリサイド層１０の
膜厚はその半分すなわち１０ｎｍ程度になる。しかも、
アモルファス層８はシリサイド化後のチタンシリサイド
層を低抵抗化する。すなわち、アモルファス層８では、
形成された第１のシリサイド層９は、低抵抗相であるＣ
５４といわれる結晶構造になりやすい。これに対し、上
記の熱処理温度では、第２のシリサイド層１０は高抵抗
相であるＣ４９といわれる結晶構造になる。
【００２９】以上のようにして、内部トランジスタ領域
のシリサイド化後の拡散層の層抵抗は５Ω／□以下に低
抵抗化される。そして、入出力トランジスタ領域のシリ
サイド化後の層抵抗は１００Ω／□以上に高抵抗化され
る。なお、上記の熱処理で未反応のＴｉ膜はアンモニア
水及び過酸化水素水を用いるウェットエッチングにより
除去する。以後、層間絶縁膜、コンタクトホール、配線
等通常のＭＯＳトランジスタの製造プロセスにより半導
体装置を完成させる。
のシリサイド化後の拡散層の層抵抗は５Ω／□以下に低
抵抗化される。そして、入出力トランジスタ領域のシリ
サイド化後の層抵抗は１００Ω／□以上に高抵抗化され
る。なお、上記の熱処理で未反応のＴｉ膜はアンモニア
水及び過酸化水素水を用いるウェットエッチングにより
除去する。以後、層間絶縁膜、コンタクトホール、配線
等通常のＭＯＳトランジスタの製造プロセスにより半導
体装置を完成させる。
【００３０】このようにして、ゲート酸化膜３，ゲート
電極４を有し内部回路部を構成するＭＯＳトランジスタ
では、比較的厚い膜厚であってＣ５４構造の第１のシリ
サイド層９で低抵抗化された拡散層６がこのＭＯＳトラ
ンジスタのソース・ドレインとなる。
電極４を有し内部回路部を構成するＭＯＳトランジスタ
では、比較的厚い膜厚であってＣ５４構造の第１のシリ
サイド層９で低抵抗化された拡散層６がこのＭＯＳトラ
ンジスタのソース・ドレインとなる。
【００３１】そして、同様に入出力回路部を構成するＭ
ＯＳトランジスタでは、薄い膜厚であってＣ４９構造の
第２のシリサイド層１０で高低抗化された拡散層６がこ
のＭＯＳトランジスタのソース・ドレインとなる。
ＯＳトランジスタでは、薄い膜厚であってＣ４９構造の
第２のシリサイド層１０で高低抗化された拡散層６がこ
のＭＯＳトランジスタのソース・ドレインとなる。
【００３２】以上に説明したような方法であれば、非常
に簡便な半導体装置の製造方法で入出力回路部のＭＯＳ
トランジスタの拡散層に高抵抗のシリサイド層が形成で
きる。このため、半導体装置の静電破壊耐性は大幅に向
上するようになる。また、同時に内部回路部のＭＯＳト
ランジスタの拡散層に低抵抗のシリサイド層が形成でき
る。このために、微細構造の半導体装置は容易に高性能
化する。
に簡便な半導体装置の製造方法で入出力回路部のＭＯＳ
トランジスタの拡散層に高抵抗のシリサイド層が形成で
きる。このため、半導体装置の静電破壊耐性は大幅に向
上するようになる。また、同時に内部回路部のＭＯＳト
ランジスタの拡散層に低抵抗のシリサイド層が形成でき
る。このために、微細構造の半導体装置は容易に高性能
化する。
【００３３】以上の実施の形態では、アモルファス層８
を形成するために内部トランジスタ領域に選択的にヒ素
イオンを注入した。ここで、ヒ素イオンの代わりにシリ
コンイオンを選択的にイオン注入してもよい。
を形成するために内部トランジスタ領域に選択的にヒ素
イオンを注入した。ここで、ヒ素イオンの代わりにシリ
コンイオンを選択的にイオン注入してもよい。
【００３４】シリコンイオンをイオン注入してアモルフ
ァス層８を形成する場合には、注入エネルギーは１５ｋ
ｅＶ程度に設定される。そして、ドーズ量は１×１０15
イオン／ｃｍ2 に設定される。なお、この場合にはＴｉ
膜のシリサイド化のための熱処理の温度は６５０〜７０
０℃とヒ素イオン注入の場合より低温化される。これ
は、アモルファス層８に過剰のシリコン原子が存在する
ことで、Ｔｉ膜のシリサイド化がさらに促進するように
なるからである。また、上記熱処理の温度が下がると、
雰囲気ガスである窒素とＴｉ膜との反応速度の方がシリ
サイド化の反応速度より大きくなる。すなわち窒化チタ
ン形成の方がシリサイド形成より勝ってくる。これは、
シリコンイオンの注入されていない領域すなわち入出力
回路部のＭＯＳトランジスタの拡散層上で顕著になる。
ァス層８を形成する場合には、注入エネルギーは１５ｋ
ｅＶ程度に設定される。そして、ドーズ量は１×１０15
イオン／ｃｍ2 に設定される。なお、この場合にはＴｉ
膜のシリサイド化のための熱処理の温度は６５０〜７０
０℃とヒ素イオン注入の場合より低温化される。これ
は、アモルファス層８に過剰のシリコン原子が存在する
ことで、Ｔｉ膜のシリサイド化がさらに促進するように
なるからである。また、上記熱処理の温度が下がると、
雰囲気ガスである窒素とＴｉ膜との反応速度の方がシリ
サイド化の反応速度より大きくなる。すなわち窒化チタ
ン形成の方がシリサイド形成より勝ってくる。これは、
シリコンイオンの注入されていない領域すなわち入出力
回路部のＭＯＳトランジスタの拡散層上で顕著になる。
【００３５】そして、Ｔｉ膜のシリサイド化後、内部回
路部のＭＯＳトランジスタの拡散層６上に膜厚２０ｎｍ
のシリサイド層が形成されると、入出力回路部のＭＯＳ
トランジスタの拡散層６上には５ｎｍ以下のシリサイド
層が形成されるようになる。このために、入出力回路部
のＭＯＳトランジスタのソース・ドレインの抵抗が上が
り、さらに、半導体装置の静電破壊耐性が向上するよう
になる。
路部のＭＯＳトランジスタの拡散層６上に膜厚２０ｎｍ
のシリサイド層が形成されると、入出力回路部のＭＯＳ
トランジスタの拡散層６上には５ｎｍ以下のシリサイド
層が形成されるようになる。このために、入出力回路部
のＭＯＳトランジスタのソース・ドレインの抵抗が上が
り、さらに、半導体装置の静電破壊耐性が向上するよう
になる。
【００３６】シリコンイオンのイオン注入でアモルファ
ス層８を形成する場合には、さらにシリコンイオンの注
入条件あるいは熱処理条件を最適化すると、内部回路部
のＭＯＳトランジスタの拡散層上にのみ選択的にシリサ
イド層を形成できるようになる。
ス層８を形成する場合には、さらにシリコンイオンの注
入条件あるいは熱処理条件を最適化すると、内部回路部
のＭＯＳトランジスタの拡散層上にのみ選択的にシリサ
イド層を形成できるようになる。
【００３７】なお、以上のシリサイド化ではチタンシリ
サイド層形成について説明した。本発明はチタンシリサ
イド層の形成に限定されない。本発明の方法はコバルト
あるいはタングステン等の高融点金属のシリサイド化で
も同様に適用できることに言及しておく。
サイド層形成について説明した。本発明はチタンシリサ
イド層の形成に限定されない。本発明の方法はコバルト
あるいはタングステン等の高融点金属のシリサイド化で
も同様に適用できることに言及しておく。
【００３８】
【発明の効果】以上説明したように本発明では、ＭＯＳ
トランジスタで構成される半導体集積回路において、内
部回路を構成するＭＯＳトランジスタの拡散層上には所
定の膜厚の第１のシリサイド層が形成され、入出力回路
を構成するＭＯＳトランジスタの拡散層上には第１のシ
リサイド層より薄い膜厚の第２のシリサイド層が形成さ
れる。ここで、第１のシリサイド層は低抵抗相であるＣ
５４結晶構造のチタンシリサイド層が形成され、第２の
シリサイド層は高抵抗相であるＣ４９結晶構造のチタン
シリサイド層が形成される。
トランジスタで構成される半導体集積回路において、内
部回路を構成するＭＯＳトランジスタの拡散層上には所
定の膜厚の第１のシリサイド層が形成され、入出力回路
を構成するＭＯＳトランジスタの拡散層上には第１のシ
リサイド層より薄い膜厚の第２のシリサイド層が形成さ
れる。ここで、第１のシリサイド層は低抵抗相であるＣ
５４結晶構造のチタンシリサイド層が形成され、第２の
シリサイド層は高抵抗相であるＣ４９結晶構造のチタン
シリサイド層が形成される。
【００３９】このような２種類のシリサイド層を形成す
る方法は、半導体基板上の所定領域の拡散層表面をアモ
ルファス化する工程と上記アモルファス化後に全面に高
融点金属膜を堆積し熱処理する工程とを有する。そし
て、上記所定領域の拡散層上に第１のシリサイド層を形
成すると同時に所定領域外の拡散層上に第２のシリサイ
ド層を形成するようになる。
る方法は、半導体基板上の所定領域の拡散層表面をアモ
ルファス化する工程と上記アモルファス化後に全面に高
融点金属膜を堆積し熱処理する工程とを有する。そし
て、上記所定領域の拡散層上に第１のシリサイド層を形
成すると同時に所定領域外の拡散層上に第２のシリサイ
ド層を形成するようになる。
【００４０】このようにして、非常に簡便な半導体装置
の製造方法で、半導体装置の入出力回路部のＭＯＳトラ
ンジスタの拡散層に高抵抗のシリサイド層が形成でき
る。このため、半導体装置の静電破壊耐性は大幅に向上
するようになる。
の製造方法で、半導体装置の入出力回路部のＭＯＳトラ
ンジスタの拡散層に高抵抗のシリサイド層が形成でき
る。このため、半導体装置の静電破壊耐性は大幅に向上
するようになる。
【００４１】また、同時に半導体装置の内部回路部のＭ
ＯＳトランジスタの拡散層に低抵抗のシリサイド層が形
成できる。このために、半導体装置は容易に高性能化で
きるようになる。
ＯＳトランジスタの拡散層に低抵抗のシリサイド層が形
成できる。このために、半導体装置は容易に高性能化で
きるようになる。
【００４２】以上のようにして、微細でしかもソース・
ドレインがシリサイド化されたＭＯＳトランジスタで構
成される半導体装置の静電破壊耐性が高信頼性で且つ簡
便な方法でもって容易に向上するようになる。
ドレインがシリサイド化されたＭＯＳトランジスタで構
成される半導体装置の静電破壊耐性が高信頼性で且つ簡
便な方法でもって容易に向上するようになる。
【図１】本発明の実施の形態を説明するための製造工程
順の断面図である。
順の断面図である。
【図２】第１の従来例を説明するための製造工程順の断
面図である。
面図である。
【図３】第２の従来例を説明するための製造工程順の断
面図である。
面図である。
１，１１ シリコン基板 ２，１２ フィールド酸化膜 ３，１３ ゲート酸化膜 ４，１４ ゲート電極 ５，１５ サイドウォール ６，１６ 拡散層 ７ レジストマスク ８ アモルファス層 ９ 第１のシリサイド層 １０ 第２のシリサイド層 １７，１９ マスク酸化膜 １８，２１ Ｔｉシリサイド層 ２０ 延在部
Claims (6)
- 【請求項１】 絶縁ゲート電界効果トランジスタで構成
される半導体集積回路において、内部回路を構成する絶
縁ゲート電界効果トランジスタの拡散層上には所定の膜
厚の第１のシリサイド層が形成され、入出力回路を構成
する絶縁ゲート電界効果トランジスタの拡散層上には前
記第１のシリサイド層より薄い膜厚の第２のシリサイド
層が形成されていることを特徴とする半導体装置。 - 【請求項２】 絶縁ゲート電界効果トランジスタで構成
される半導体集積回路において、内部回路を構成する絶
縁ゲート電界効果トランジスタの拡散層上に低抵抗相で
あるＣ５４結晶構造のチタンシリサイド層が形成され、
入出力回路を構成する絶縁ゲート電界効果トランジスタ
の拡散層上に高抵抗相であるＣ４９結晶構造のチタンシ
リサイド層が形成されていることを特徴とする半導体装
置。 - 【請求項３】 前記Ｃ５４結晶構造のチタンシリサイド
層の膜厚が前記Ｃ４９結晶構造のチタンシリサイド層の
膜厚より厚く形成されていることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 半導体基板上の絶縁ゲート電界効果トラ
ンジスタで構成される半導体装置において、半導体基板
の一部領域に形成された絶縁ゲート電界効果トランジス
タの拡散層上に第１のシリサイド層が形成され、半導体
基板の他領域に形成された絶縁ゲート電界効果トランジ
スタの拡散層上に前記第１のシリサイド層と抵抗の異な
る第２のシリサイド層が形成されていることを特徴とす
る半導体装置。 - 【請求項５】 半導体基板上の絶縁ゲート電界効果トラ
ンジスタのソース・ドレインとなる拡散層を高融点金属
でシリサイド化する方法であって、半導体基板上の所定
領域の拡散層表面をアモルファス化する工程と、前記ア
モルファス化後に全面に高融点金属膜を堆積し熱処理す
る工程とを有し、前記所定領域の拡散層上に膜厚が厚く
低抵抗のシリサイド層を形成すると同時に前記所定領域
外の拡散層上に膜厚が薄く高抵抗のシリサイド層を形成
することを特徴とする半導体装置の製造方法。 - 【請求項６】 前記アモルファス化がヒ素あるいはシリ
コンのイオン注入で行われることを特徴とする請求項５
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19752297A JP3190858B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19752297A JP3190858B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140679A true JPH1140679A (ja) | 1999-02-12 |
| JP3190858B2 JP3190858B2 (ja) | 2001-07-23 |
Family
ID=16375875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19752297A Expired - Fee Related JP3190858B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3190858B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803636B2 (en) * | 2001-09-18 | 2004-10-12 | Sanyo Electric Co., Ltd. | Semiconductor device having silicide films |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| US6821887B2 (en) | 2002-07-31 | 2004-11-23 | Advanced Micro Devices, Inc. | Method of forming a metal silicide gate in a standard MOS process sequence |
| BE1015722A4 (nl) * | 2003-10-17 | 2005-07-05 | Uni Microelektronica Ct Vzw | Werkwijze voor het vervaardigen van een halfgleiderinrichting met een fusi poortelektrode. |
| US7217657B2 (en) | 2002-02-28 | 2007-05-15 | Advanced Micro Devices, Inc. | Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device |
| US7226859B2 (en) | 2002-02-28 | 2007-06-05 | Advanced Micro Devices, Inc. | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4076234B2 (ja) | 1996-06-28 | 2008-04-16 | 明治製菓株式会社 | テトラヒドロベンズインドール化合物 |
-
1997
- 1997-07-23 JP JP19752297A patent/JP3190858B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6803636B2 (en) * | 2001-09-18 | 2004-10-12 | Sanyo Electric Co., Ltd. | Semiconductor device having silicide films |
| US7217657B2 (en) | 2002-02-28 | 2007-05-15 | Advanced Micro Devices, Inc. | Semiconductor device having different metal silicide portions and method for fabricating the semiconductor device |
| US7226859B2 (en) | 2002-02-28 | 2007-06-05 | Advanced Micro Devices, Inc. | Method of forming different silicide portions on different silicon-containing regions in a semiconductor device |
| US6821887B2 (en) | 2002-07-31 | 2004-11-23 | Advanced Micro Devices, Inc. | Method of forming a metal silicide gate in a standard MOS process sequence |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| BE1015722A4 (nl) * | 2003-10-17 | 2005-07-05 | Uni Microelektronica Ct Vzw | Werkwijze voor het vervaardigen van een halfgleiderinrichting met een fusi poortelektrode. |
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| Publication number | Publication date |
|---|---|
| JP3190858B2 (ja) | 2001-07-23 |
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