JP2002217193A

JP2002217193A - 半導体装置の製造方法

Info

Publication number: JP2002217193A
Application number: JP2001010442A
Authority: JP
Inventors: Masaki Saito; 正樹齋藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-01-18
Filing date: 2001-01-18
Publication date: 2002-08-02

Abstract

(57)【要約】【課題】窒化シリコン膜の水素含有量を低減化し、成
膜温度を低温化することによって、不純物のシリコン基
板突き抜けや、シリサイドの凝集を回避して、特性の安
定した半導体装置を製造する。【解決手段】窒化シリコン膜の成膜工程を有する半導
体装置の製造方法であって、この窒化シリコン膜例えば
ゲートサイドウォール１４、エッチングストッパ層２０
を、触媒ＣＶＤ法により成膜する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、窒化シリコン膜の
成膜工程を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置として、例えばｎチャネル絶
縁ゲート型電界効果トランジスタ（ＮＭＯＳＦＥＴ）と
ｐチャネルＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ）との両者で
構成される相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）や、
バイポーラトランジスタ等が知られている。

【０００３】これらの半導体装置では、タングステンシ
リサイド（ＷＳｉ_x）とポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）との積層構造で形成したタングステン（Ｗ）−ポリ
サイド構造が、低抵抗でかつ熱的安定性に優れているた
めに広く採用されている。

【０００４】特にＭＯＳＦＥＴでは、上述したＷ−ポリ
サイド構造が、ゲート酸化膜の信頼性を確保しながら、
しきい値電圧（Ｖ_th）制御に優れることから、ゲート電
極として用いられることが多い。

【０００５】従来のＣＭＯＳＦＥＴでは、いずれの電極
もしくは配線構造を採用する場合においても、Ｐｏｌｙ
−Ｓｉに高濃度の不純物を導入することが可能であり、
かつ熱的に安定である等の理由から、リン（Ｐ）やヒ素
（Ａｓ）等のｎ型不純物を導入した、ｎ⁺型ゲート電極
が用いられている。

【０００６】ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを共
に、ｎ⁺型ゲート電極で形成するこの構造は、シングル
ゲート型と呼ばれている。

【０００７】しかしながら、シングルゲート型のＣＭＯ
ＳＦＥＴでは、ＰＭＯＳＦＥＴが、埋め込みチャネル型
となるので、素子が微細化された場合や、ＭＯＳＦＥＴ
を低Ｖ_th領域で動作させる場合に、短チャネル効果を抑
制することが困難である。

【０００８】そのため、ＮＭＯＳＦＥＴのゲート電極を
ｎ⁺型とし、ＰＭＯＳＦＥＴのゲート電極には、ホウ素
（Ｂ）をドーピングし、表面チャネル型としてｐ⁺型と
する、デュアルゲート型の適用が始まっている。

【０００９】このデュアルゲート型のＣＭＯＳＦＥＴを
製造するには、例えば、ゲート電極をＷ−ポリサイド構
造とする場合、先ずシリコン（Ｓｉ）基板上にポリシリ
コン膜を成膜し、イオン注入法によってＮＭＯＳＦＥＴ
形成予定領域の例えばポリシリコン膜にｎ型不純物を、
一方ＰＭＯＳＦＥＴ形成予定領域の例えばポリシリコン
膜にｐ型不純物を、それぞれ高濃度にドーピングする。
その後、アニール等の高温熱処理によって、ドーピング
されたそれぞれの不純物を、各領域のポリシリコン膜中
に拡散させ、ＷＳｉ_x膜を成膜する、という方法が採ら
れている。

【００１０】また近年、半導体装置のさらなる高集積化
及び高機能化の要求に伴い、素子構造の微細化及び配線
構造の多層化が進んでおり、素子構造の微細化を達成す
るためには、拡散層やゲート電極の低抵抗化が必須であ
る。

【００１１】そこで、Ｓｉから成る半導体基板の表面側
に形成された拡散層及びＰｏｌｙ−Ｓｉから成るゲート
電極の表面層をシリサイド化する、セルフアラインシリ
サイド技術が開発され、一部の製品で既に実用化されて
いる。このセルフアラインシリサイドとしては、コバル
ト（Ｃｏ）やチタン（Ｔｉ）等とＳｉとを合金化させ、
ＣｏＳｉやＴｉＳｉを用いるのが一般的である。

【００１２】ところで、前述のデュアルゲート型のＣＭ
ＯＳＦＥＴと、上述のセルフアラインシリサイド上の上
層層間絶縁膜としては、減圧熱ＣＶＤ（化学的気相成
長）法によって成膜した窒化シリコン膜を介して、酸化
シリコンから成る層間絶縁膜を設けるように構成されて
いるのが一般的である。

【００１３】酸化シリコンは、例えば成膜ガスにオゾン
（Ｏ₃）−テトラエトキシシラン（ＴＥＯＳ）系のガス
を用いたＣＶＤ法により成膜されるが、これを上述の層
間絶縁膜として用いる場合、この酸化シリコン膜から脱
ガスする水分等により、シリサイドが酸化されて抵抗上
昇してしまうという問題がある。

【００１４】また上層メタル配線と、拡散層やセルフア
ラインシリサイド部とのコンタクトを取るために上層層
間絶縁膜に開口されるコンタクトホールの拡散層や、セ
ルフアラインシリサイド上でのエッチングストッパとす
るために、一般的にデュアルゲート型のＣＭＯＳＦＥＴ
やセルフアラインシリサイド上には、減圧熱ＣＶＤ法に
よって成膜した窒化シリコン膜を介して上記層間絶縁膜
を設けるように構成されている。

【００１５】このように、層間絶縁膜の下部に窒化シリ
コン膜を設ける構成とすることによって、減圧熱ＣＶＤ
法で成膜された緻密な膜質を有する窒化シリコン膜で、
上記層間絶縁膜から拡散される水分を遮断し、素子が形
成された半導体基板表面に水分が供給されることを防止
し、また上層層間絶縁膜に開口されるコンタクトホール
の開口時に拡散層やシリサイドがオーバーエッチングさ
れてしまうことを防いでいる。

【００１６】この窒化シリコン膜を成膜するには、例え
ば素子が形成された半導体基板の表面上に、成膜時の圧
力雰囲気を減圧状態に保った減圧熱ＣＶＤ法によって、
成膜温度を７６０℃程度の一定温度に保ちながら、膜厚
１００ｎｍ程度として形成する。その後、この窒化シリ
コン膜上に上記層間絶縁膜を成膜するようになされてい
る。

【００１７】

【発明が解決しようとする課題】ところが、デュアルゲ
ート型のＣＭＯＳＦＥＴのＰＭＯＳＦＥＴにおいて、ポ
リシリコン膜にドーピングしたホウ素Ｂの、後工程の熱
処理によるＳｉ基板への突き抜けが生じる問題が報告さ
れている（１９９８年秋、応用物理学会、１８ａ−ＺＬ
−９）。また窒化シリコン膜中の水素に起因したＢの基
板への突き抜けも報告されている（１９９８年秋、応用
物理学会、１６ｐ−Ｐ１０−１０）。

【００１８】この問題を解決する方法として、ゲート酸
化膜に数％の窒素を添加しＳｉＯＮ膜化する方法が開発
されているが（１９９８年秋、応用物理学会、１８ａ−
ＺＬ−２）、窒素添加量を増やすと電子移動度が低下す
ることも知られており、またＢの基板突き抜けに対して
も充分な効果を得られていないのが現状である。

【００１９】また、上述のセルフアラインシリサイドの
製造工程において、窒化シリコン膜を減圧熱ＣＶＤ法に
よって成膜する際は、その成膜温度が比較的高く、例え
ば７６０℃の成膜温度で１００ｎｍ程度の膜厚の窒化シ
リコン膜を成膜するには、１５０分程度の成膜時間を要
する。このような熱履歴がシリサイド層にかかると、こ
のシリサイド層には凝集が生じ、シート抵抗が上昇す
る。

【００２０】特に、素子の微細化が進んでゲート電極や
拡散層の幅が細くなるほど、上述の凝集によってシリサ
イド層が段切れした状態になり易いため、シート抵抗の
上昇が顕著になるという問題がある。

【００２１】このようなシリサイド層の凝集を解決する
方法として、減圧熱ＣＶＤ法による窒化シリコン膜の成
膜温度を７６０℃から７００℃〜６５０℃まで下げる方
法があるが、成膜速度が半分から１０分の１程度に低下
するため、所定膜厚を得るための成膜時間が長くなって
しまい、シリサイドにかかる熱ストレスを完全には低減
化することができず、上述の凝集を完全に回避し得なか
った。また、成膜温度を下げすぎると減圧熱ＣＶＤ法に
よる窒化シリコン膜の成膜の生産性が大幅に低下してし
まうという問題がある。

【００２２】これに対して減圧熱ＣＶＤ法ではなく、プ
ラズマＣＶＤ法により、成膜温度４００℃程度で成膜す
る方法があるが、トランジスタのゲート等へのプラズマ
ダメージを生じる恐れがあり、またステップカバレッジ
率を考慮すると、アスペクト比２．０程度の段差で、減
圧熱ＣＶＤ法ではほぼ１００％であるのに対し、上述の
プラズマＣＶＤ法による場合は５０％以下と格段に低
く、セルフアラインコンタクトの酸化シリコン膜のエッ
チングストッパを兼ねる場合には、上層酸化シリコン膜
の埋め込みが困難になるという問題が生じる。

【００２３】また、プラズマＣＶＤ法による窒化シリコ
ン膜中には、多量の水素が含有されるため、前述のデュ
アルゲート型のＣＭＯＳＦＥＴ上に用いる場合には、Ｂ
の突き抜けが生じ易くなるという問題もある。

【００２４】上述したように、デュアルゲート型ＣＭＯ
ＳＦＥＴの形成後に窒化シリコン膜を形成する場合や、
またセルフアラインシリサイド上に窒化シリコン膜を形
成する場合は、成膜温度の低温化と、窒化シリコン膜中
の水素含有量の低減化が強く望まれている。

【００２５】そこで、本発明は、ＰＭＯＳトランジスタ
のＢの基板突き抜けによるしきい値電圧の変動、シリサ
イドの凝集によるコンタクト抵抗の上昇を改善すること
ができる半導体装置の製造方法を提供することを目的と
する。

【００２６】

【課題を解決するための手段】本発明は、窒化シリコン
膜の成膜工程を有する半導体装置の製造方法であって、
この窒化シリコン膜を、触媒ＣＶＤ法により成膜する。

【００２７】また本発明は、上述の窒化シリコン膜を、
エッチングストッパ用に成膜する。

【００２８】また本発明の他の１は、上述の窒化シリコ
ン膜を、配線形成部又はコンタクトホール内のサイドウ
ォールとして成膜する。

【００２９】すなわち本発明においては、窒化シリコン
膜を触媒ＣＶＤ法により成膜するものであり、この触媒
ＣＶＤ法とは、原料ガスを加熱した触媒体表面と接触さ
せることにより、この原料ガスを活性化させ、この活性
化された原料ガスの反応を、減圧熱ＣＶＤ法と同様に行
うものである。

【００３０】そしてこの原料ガスの反応は、触媒体温度
の増減によって半導体基板温度とは独別に制御すること
ができることから、減圧熱ＣＶＤ法による場合よりも低
い基板温度にて、減圧熱ＣＶＤ法やプラズマＣＶＤ法に
よる場合と同等以上の膜質の成膜を行うことができる。

【００３１】更に、この減圧熱ＣＶＤ法やプラズマＣＶ
Ｄ法により成膜した場合と比べて、被膜特性の改善をは
かることができ、上述の成膜温度の低温化、プラズマダ
メージを回避し得ること、更に窒化シリコン膜中の水素
濃度が低減化されることから、しきい値電圧の変動やコ
ンタクト抵抗の上昇を抑制することができるものであ
る。

【００３２】

【発明の実施の形態】次に、本発明による半導体装置の
製造方法の実施形態について、図面を参照して詳細に説
明するが、本発明はこれらの例に限定されるものではな
い。

【００３３】〔実施例１〕この例においては、図１及び
図２の工程図を参照して、自己整合コンタクトホールを
形成する場合に本発明を適用した例を説明する。

【００３４】先ず、Ｓｉ等より成る半導体基板１０の表
面に、ゲート絶縁膜１１を成膜した後、ポリサイド構造
を有するゲート１２を形成する。例えばＷＳｉ_xとポリ
シリコンとの積層より成るポリサイド構造を有するゲー
ト電極１２を形成する。

【００３５】尚、ゲート電極１２の上面には、オフセッ
ト絶縁膜１３を形成する。その後、不純物をイオン注入
することによって、低濃度不純物拡散領域（図示せず）
を形成し、次いでゲートの側壁に、例えば酸化シリコン
等を全面的に形成した後、異方性エッチング等によりエ
ッチバックして、ゲート電極１２の側面のみに酸化シリ
コン層が残留するようにして、ゲートサイドウォール１
４を形成する。その後、半導体基板１０に不純物をイオ
ン注入して、ソース及びドレイン領域１５を形成する。

【００３６】次に、全面にエッチングストッパ層２０を
成膜した後、例えば酸化シリコン等より成る絶縁層２１
をこのエッチングストッパ層２０を覆って全面的に形成
する。次いで、この絶縁層２１上にレジスト２２を塗布
し、コンタクトホールを形成すべき領域の上部に相当す
る部分のレジスト２２に、周知のフォトリソグラフィ技
術を用いて開口を形成する。

【００３７】そして、かかるパターニングされたレジス
ト２２をエッチング用マスクとして、絶縁層２１を選択
的にエッチングして、絶縁層２１に開口部２３を設け
る。絶縁層２１のエッチングは、エッチングストッパ層
２０によって停止する。この状態を、図１のＡに模式的
な一部拡大断面図にて示す。

【００３８】尚、この例においては、図１Ａに示すよう
に、開口部２３の中心と、ソース／ドレイン領域１５の
中心とが一致していない。これは、開口部２３の形成に
あたって、フォトリソグラフィ工程におけるマスクの位
置合わせずれによって生じる場合があるものである。あ
るいはまた、半導体素子の縮小化を図るために、コンタ
クトホールが下方のゲート電極１２と垂直方向にオーバ
ーラップするように、コンタクトホールを形成すること
を意図する場合にも生じるものである。

【００３９】そして、開口部２３の底部のエッチングス
トッパ層２０をエッチングして、図１Ｂ及び図２Ａに示
すように、開口部２３の底部にソース／ドレイン領域１
５を露出させる。

【００４０】次に、絶縁層２１上に配線層２８を形成す
る。この配線層２８は、図２Ｂに示すように、開口部２
３の側壁から底部へと延在するパターンとして形成され
る。これによって、開口部２３の底部に露出したソース
／ドレイン領域１５と、絶縁層２１上の配線層２８とが
電気的に接続されることとなり、コンタクトホールが形
成される。

【００４１】上述の実施例１における、触媒ＣＶＤ法に
よるシリコン窒化膜の適用とその形成条件について説明
する。

【００４２】上述したような、自己整合コンタクトホー
ルを形成する際のオフセット絶縁膜１３、ゲートサイド
ウォール１４及びエッチングストッパ層２０としては、
加工の容易さ等から、窒化シリコン膜が最適である。こ
れら窒化シリコン膜を触媒ＣＶＤ法により形成する場合
の条件を以下に示す。

【００４３】窒化シリコン膜に含まれるシリコンの原料
ガスとしては、モノシラン（ＳｉＨ ₄）や、ジシラン
（Ｓｉ₂Ｈ₆）等を、また窒素の原料ガスとしては窒素
ガス（Ｎ₂）やアンモニア（ＮＨ₃）を用いることがで
きるが、これらの組み合わせのうち、ＳｉＨ₄とＮＨ₃
の組み合わせは、反応効率が最も高く最適であるため、
これを用いた。また触媒体としてタングステン（Ｗ）を
用いた。

【００４４】ＳｉＨ₄に対するＮＨ₃の流量比は３０〜
５０とし、例えばＳｉＨ₄の流量を１ｓｃｃｍ、ＮＨ₃
の流量を４０ｓｃｃｍとした。

【００４５】成膜時の基板温度は３００℃、触媒体の温
度は１７００℃とした。

【００４６】この成膜時の基板温度は、２５０℃〜４５
０℃の範囲で設定するのがよい。これより低温の場合に
は、成膜レートが著しく低下する。また、触媒体の温度
は１６００℃〜１８００℃の範囲が良い。この温度範囲
では、触媒体（Ｗ）の表面がシリサイド化することなく
成膜を行うことができる。

【００４７】また、エッチングストッパ層２０としての
窒化シリコン膜の厚さは２０ｎｍから５０ｎｍの範囲が
望ましい。絶縁層２１のエッチストップを行うのに十分
で、且つ次の工程で窒化シリコン膜をエッチングし易い
ようにするためである。

【００４８】上述の実施例において成膜された窒化シリ
コン膜に含まれる水素量は１〜２ａｔ％（原子％）で、
従来のプラズマＣＶＤ法により成膜された窒化シリコン
膜における含有水素量が、２０〜３０ａｔ％であるのに
比し、およそ１／２０〜１／３０以下となった。

【００４９】また、従来８００℃を越える高温ＣＶＤ法
でえられた化学量論的組成のＳｉ₃Ｎ₄の膜を触媒ＣＶ
Ｄ法では３００℃程度の低温で形成することができた。
膜の屈折率は、このとき２．０であった。

【００５０】次に、本発明の実施形態の他の一例につい
て詳細に説明する。この場合、セルフアラインシリサイ
ドを有する半導体装置への適用に関して、図３〜図５を
用いて説明するが、本発明はこの例に限定されるもので
はない。

【００５１】〔実施例２〕図３〜図５はこの実施形態の
一例を示す製造工程図である。以下、先ず図３及び図４
を参照して半導体基板の表面側に素子を形成する手順を
説明し、次に図５を用いて上記素子が形成された半導体
基板の上方に層間絶縁膜を成膜して、半導体装置を製造
する方法を説明する。

【００５２】先ず、図３Ａに示すように、シリコンから
成る半導体基板１０の表面側にＬＯＣＯＳ（Ｌｏｃａｌ
ＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法、即
ちレジストマスク等により選択的に熱酸化を行って素子
分離領域３２を形成するか、またはトレンチ法、即ち周
知のリソグラフィ技術により、所定のパターンに形成し
たレジストパターンをマスクとして例えば異方性エッチ
ングにより選択的に溝を形成する方法によって、素子分
離領域３２を形成する。

【００５３】そして、素子分離領域３２で分離された半
導体基板１０の活性領域１０ａには、イオン注入によっ
て、トランジスタのパンチスルー抑制を目的とした埋め
込み層（図示せず）を形成したり、しきい値電圧Ｖ_thを
調整するための不純物を導入する。

【００５４】この後、ＭＯＳトランジスタを形成する。
すなわち、例えば熱酸化等により基板１０の表面に酸化
シリコン膜を形成し、次に例えば減圧ＣＶＤ法によっ
て、この酸化シリコン膜上に例えばポリシリコン膜を成
膜し、その後リソグラフィ等により形成したレジストパ
ターン（図示せず）をマスクとして、ポリシリコン膜及
び酸化シリコン膜を所定のパターンにエッチングして、
酸化シリコン膜より成るゲート絶縁膜１１及びポリシリ
コン膜より成るゲート電極１２を形成する。

【００５５】次に、図３Ｂに示すように、ゲート電極１
２をマスクにイオン注入によって、ＭＯＳトランジスタ
の低濃度不純物拡散領域１６、いわゆるＬＤＤ（Ｌｉｇ
ｈｔｌｙＤｏｐｅｄＤｒａｉｎ）拡散層を形成する
ための不純物を、半導体基板１０の表面層に導入する。

【００５６】その後、図３Ｃに示すように、ゲート電極
１２及びゲート絶縁膜１１の側壁に、絶縁性のゲートサ
イドウォール１４を形成する。すなわち、先ずゲート電
極１２を覆うように全面的に絶縁膜を例えば１５０ｎｍ
の膜厚で成膜し、次いでこの絶縁膜を異方性エッチング
することによってエッチバックし、絶縁膜から成るゲー
トサイドウォール１４を形成する。

【００５７】次に、図３Ｄに示すように、ゲート電極１
２及びサイドウォール１４をマスクにしたイオン注入を
行って、ＭＯＳトランジスタのソース／ドレイン拡散領
域１５を形成するための不純物を半導体基板１０の表面
領域に導入する。その後、上記不純物を活性化するため
の熱処理を行う。

【００５８】その後、サリサイドプロセスにより、シリ
コン（ここではゲート電極１２及び半導体基板１０）の
露出表面層に、高融点金属のシリサイド層を形成する。
すなわち、先ず、図４Ａに示すように、ＣＶＤ法や蒸着
法等によって、半導体基板１０上に全面的に、高融点金
属膜１８を、例えば３０ｎｍ程度の膜厚で成膜する。こ
の高融点金属膜１８としては、例えばチタン（Ｔｉ）、
コバルト（Ｃｏ）、ニッケル（Ｎｉ）、プラチナ（Ｐ
ｔ）等を用いる。

【００５９】次いで、ＲＴＡ（ＲａｐｉｄＴｈｅｒｍ
ａｌＡｎｎｅａｌｉｎｇ）による熱処理、例えば窒素
雰囲気中で６５０℃、３０秒の熱処理を行って、この高
融点金属膜１８と、ゲート電極１２及び半導体基板１０
との界面で、シリサイド反応を生じさせ、図４Ｂに示す
ように、ゲート電極１２及び半導体基板１０の露出表面
層に高融点金属のシリサイド層１９を生成する。このと
き、素子分離領域３２上の高融点金属膜１８は、シリサ
イド化反応が生じないためにそのまま残る。

【００６０】その後、図４Ｃに示すように、未反応のま
ま残った高融点金属膜１８を、選択的に例えばウェット
エッチングにより除去する。この場合、例えばアンモニ
ア過水（ＮＨ₃：Ｈ₂Ｏ₂：Ｈ₂Ｏ＝１：２：６）をエ
ッチング溶液として用い、室温にて１０分間のエッチン
グ処理を行う。

【００６１】次に、例えば窒素雰囲気中またはアルゴン
雰囲気中において８００℃、３０秒程度の熱処理を行っ
て、図４Ｄに示すように、シリサイドＣ４９相からなる
シリサイド層１９を、より低抵抗のシリサイドＣ５４相
（５Ω程度）からなるシリサイド相１９ａに相転移させ
る。このようにして、素子としてＭＯＳトランジスタが
形成された半導体基板１０の表面側に、高融点金属のシ
リサイド層１９ａを形成することができる。

【００６２】そして、図５Ａに示すように、半導体基板
１０の上に全面的にエッチングストッパ層２０を形成す
る。このエッチングストッパ層２０は、半導体基板１０
の表面側に形成した素子への水分の供給を遮断できる程
度の所定膜厚Ｔを有することとし、ここでは例えば１０
０ｎｍ程度の膜厚として成膜する。

【００６３】その後、図５Ｂに示すように、エッチング
ストッパ層２０の上を覆って全面的に層間絶縁膜として
の絶縁層２１を成膜する。

【００６４】そして、この絶縁層２１にコンタクトホー
ルを構成する開口部２３を、例えばリソグラフィ技術に
よって形成し、図５Ｃに示すように、開口部２３すなわ
ちコンタクトホール内にタングステン等より成るプラグ
２５を埋め込んで形成し、更にこの上に周知の技術によ
って、アルミニウム等より成る配線２６、絶縁層２７を
形成する。

【００６５】上述の実施例２における触媒ＣＶＤ法によ
る窒化シリコン膜の適用とその形成条件を以下に示す。

【００６６】セルフアラインシリサイドを有する半導体
装置の形成方法において、ゲートサイドウォール１４及
びエッチングストッパ層２０としては、加工の容易さ等
から、窒化シリコン膜が最適である。

【００６７】この場合においても、シリコンの原料ガス
としてモノシラン（ＳｉＨ₄）、窒素の原料ガスとして
アンモニア（ＮＨ₃）を用いた。触媒体としては、タン
グステン（Ｗ）を用いた。

【００６８】ＳｉＨ₄に対するＮＨ₃の流量比は３０〜
５０とし、例えばＳｉＨ₄流量は１ｓｃｃｍ、ＮＨ₃流
量は４０ｓｃｃｍとした。

【００６９】また、成膜時の基板温度は３００℃、触媒
体の温度は１７００℃とした。

【００７０】この成膜時の基板温度は、２５０℃〜４５
０℃の範囲で設定するのがよい。これより低い温度の場
合には、成膜レートが著しく低下する。また、触媒体の
温度は１６００℃〜１８００℃の範囲が良い。この温度
範囲では、触媒体この場合Ｗの表面がシリサイド化する
ことなく、成膜を行うことができる。

【００７１】また、エッチングストッパ層２０としての
窒化シリコン膜の厚さは２０ｎｍ〜５０ｎｍの範囲が望
ましい。絶縁層２１のエッチングストップを行うのに十
分で、次の工程ではこの窒化シリコン膜をエッチングし
やすくするためである。

【００７２】本実施例において成膜した窒化シリコン膜
に含まれる水素量は１〜２ａｔ％で、従来のプラズマＣ
ＶＤ法により成膜された窒化シリコン膜における含有水
素量が２０〜３０ａｔ％であるにに比べ、およそ１／２
０〜１／３０以下となった。また、従来８００℃を越え
る高温ＣＶＤ法で得られた化学量論的組成のＳｉ₃Ｎ ₄
の膜を、触媒ＣＶＤ法では３００℃程度の比較的低温で
形成することができた。この場合、膜の屈折率は２．０
である。

【００７３】

【発明の効果】上述したように、本発明によれば、半導
体装置の製造にあたって窒化シリコン膜の被膜特性の改
善、成膜温度の低温化がはかられ、プラズマダメージが
なく、更にこの窒化シリコン膜中の水素濃度が格段に低
減化されるため、ＰＭＯＳトランジスタの不純物Ｂのシ
リコン基板突き抜けによるしきい値電圧変動や、シリサ
イド凝集によるコンタクト抵抗の上昇などの問題を確実
に回避することができる。

【００７４】従って、本発明によれば、デュアルゲート
型ＣＭＯＳＦＥＴや、セルフアラインシリサイドを有す
る半導体装置を安定した特性をもって製造することがで
きて、信頼性の向上をはかり、生産性の向上をはかるこ
とができる。

【図面の簡単な説明】

【図１】Ａ〜Ｃは、半導体装置の製造方法の一例の工程
図である。

【図２】Ａ〜Ｃは、半導体装置の製造方法の一例の工程
図である。

【図３】Ａ〜Ｄは、半導体装置の製造方法の一例の工程
図である。

【図４】Ａ〜Ｄは、半導体装置の製造方法の一例の工程
図である。

【図５】Ａ〜Ｃは、半導体装置の製造方法の一例の工程
図である。

【符号の説明】

１０・・・基板、１１・・・ゲート絶縁膜、１２・・・
ゲート電極、１３・・・オフセット絶縁膜、１４・・・
ゲートサイドウォール、１５・・・ソース／ドレイン領
域、１６・・・低濃度不純物拡散領域、１８・・・高融
点金属膜、１９・・・シリサイド層、１９ａ・・・シリ
サイド層、２０エッチングストッパ層、２１・・・絶縁
層、２３・・・開口部、２５・・・プラグ、２６・・・
配線

フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB02 BB18 BB20 BB21 BB22 BB25 CC01 CC05 DD02 DD16 DD17 DD34 DD43 DD64 DD72 DD80 DD84 EE05 EE09 EE17 FF14 GG09 GG10 GG14 HH04 HH11 HH13 HH15 HH20 5F033 HH04 HH08 HH25 HH27 HH28 JJ19 KK25 KK27 MM07 MM15 PP06 PP09 PP19 QQ08 QQ09 QQ16 QQ19 QQ25 QQ31 QQ37 QQ58 QQ65 QQ70 QQ73 QQ82 RR04 RR06 SS02 SS11 TT02 TT08 XX00 XX02 XX09 XX15 XX28 5F058 BA20 BD04 BD10 BF02 BF23 BF30 BH10 BJ07 BJ10 5F140 AA06 AA10 AC01 BA01 BD05 BE07 BF05 BF11 BF18 BG08 BG12 BG28 BG33 BG34 BG51 BG53 BH15 BJ08 BJ11 BJ17 BJ27 BK02 BK13 BK21 BK26 BK33 BK34 BK39 CA03 CB01 CB04 CC01 CC03 CC08 CE07 CF04

Claims

【特許請求の範囲】

【請求項１】窒化シリコン膜の成膜工程を有する半導
体装置の製造方法であって、上記窒化シリコン膜を、触媒化学的気相成長法により成
膜することを特徴とする半導体装置の製造方法。
【請求項２】上記窒化シリコン膜を、エッチングスト
ッパ用に成膜することを特徴とする上記請求項１に記載
の半導体装置の製造方法。
【請求項３】上記窒化シリコン膜を、配線形成部又は
コンタクトホール内のサイドウォールとして成膜するこ
とを特徴とする上記請求項１に記載の半導体装置の製造
方法。