JPH09283462A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH09283462A JPH09283462A JP8089220A JP8922096A JPH09283462A JP H09283462 A JPH09283462 A JP H09283462A JP 8089220 A JP8089220 A JP 8089220A JP 8922096 A JP8922096 A JP 8922096A JP H09283462 A JPH09283462 A JP H09283462A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicide layer
- semiconductor device
- contact
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 114
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 114
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 101
- 239000010703 silicon Substances 0.000 claims abstract description 100
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 99
- 238000009792 diffusion process Methods 0.000 claims abstract description 91
- 238000002955 isolation Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 9
- 229910052721 tungsten Inorganic materials 0.000 claims description 9
- 239000010937 tungsten Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 7
- 239000000758 substrate Substances 0.000 abstract description 26
- 239000010936 titanium Substances 0.000 abstract description 23
- 229910052719 titanium Inorganic materials 0.000 abstract description 21
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 abstract description 20
- 239000012535 impurity Substances 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 8
- 238000000137 annealing Methods 0.000 abstract description 5
- 229910021341 titanium silicide Inorganic materials 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- QOSATHPSBFQAML-UHFFFAOYSA-N hydrogen peroxide;hydrate Chemical compound O.OO QOSATHPSBFQAML-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 オーバーエッチングによりシリサイド層が除
去されていても、オーミック電極が拡散層に低抵抗で接
続される半導体装置を提供する。 【解決手段】 ゲート電極３とサイドウォール絶縁膜４
とをマスクとして、不純物を注入し、ソース・ドレイン
拡散層６を形成する。シリサイド層形成のためのチタン
膜１１を形成する。アニールをし、ＴｉとＳｉとを反応
させ、チタンシリサイド層７を形成する。絶縁膜８をエ
ッチングし、ホール９を形成する。この時、絶縁膜の膜
厚に対して過剰なエッチングをして、確実に絶縁膜が除
去する。このとき薄いシリサイド層７もエッチングされ
てホール９の底部から除去され、基板１が露出する。ホ
ール内に露出した基板１上に、シリコン膜１５を選択成
長させる。ホール９内に露出した基板１上にＴｉ膜１１
を形成する。ホール９内を含む基板１上にＡｌ膜１６を
形成し、このＡｌ膜１６とＴｉ膜１１とをパターニング
して電極・配線１０を形成する。接合リーク電流の抑制
の効果が得られる。
去されていても、オーミック電極が拡散層に低抵抗で接
続される半導体装置を提供する。 【解決手段】 ゲート電極３とサイドウォール絶縁膜４
とをマスクとして、不純物を注入し、ソース・ドレイン
拡散層６を形成する。シリサイド層形成のためのチタン
膜１１を形成する。アニールをし、ＴｉとＳｉとを反応
させ、チタンシリサイド層７を形成する。絶縁膜８をエ
ッチングし、ホール９を形成する。この時、絶縁膜の膜
厚に対して過剰なエッチングをして、確実に絶縁膜が除
去する。このとき薄いシリサイド層７もエッチングされ
てホール９の底部から除去され、基板１が露出する。ホ
ール内に露出した基板１上に、シリコン膜１５を選択成
長させる。ホール９内に露出した基板１上にＴｉ膜１１
を形成する。ホール９内を含む基板１上にＡｌ膜１６を
形成し、このＡｌ膜１６とＴｉ膜１１とをパターニング
して電極・配線１０を形成する。接合リーク電流の抑制
の効果が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンタクト抵抗と
接合リークの低減を図る半導体装置及びその製造方法に
関するものである。
接合リークの低減を図る半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴの高速化を図るためには、
ソース・ドレイン及びゲート電極の低抵抗化が必要であ
る。低抵抗化の方法として、ソース・ドレイン及びゲー
ト電極の表面上にシリサイド層を自己整合的に形成する
プロセスが開発されている。
ソース・ドレイン及びゲート電極の低抵抗化が必要であ
る。低抵抗化の方法として、ソース・ドレイン及びゲー
ト電極の表面上にシリサイド層を自己整合的に形成する
プロセスが開発されている。
【０００３】従来のＭＯＳＦＥＴの製造方法を、ｎ型Ｍ
ＯＳＦＥＴを例として、図１２を使用して以下に説明す
る。シリコン基板１上に素子分離１４を形成した後、ゲ
ート絶縁膜２を介してポリシリコンからなるゲート電極
３を形成し、次いで、ゲート電極３の側壁にサイドウォ
ール絶縁膜４を形成する（図１２−（ａ）参照）。次
に、ゲート電極３とサイドウォール絶縁膜４とをマスク
としてシリコン基板１に例えば砒素等の不純物５をイオ
ン注入して自己整合的にソース・ドレインとなる拡散層
６を形成する（図１２−（ｂ）参照）。
ＯＳＦＥＴを例として、図１２を使用して以下に説明す
る。シリコン基板１上に素子分離１４を形成した後、ゲ
ート絶縁膜２を介してポリシリコンからなるゲート電極
３を形成し、次いで、ゲート電極３の側壁にサイドウォ
ール絶縁膜４を形成する（図１２−（ａ）参照）。次
に、ゲート電極３とサイドウォール絶縁膜４とをマスク
としてシリコン基板１に例えば砒素等の不純物５をイオ
ン注入して自己整合的にソース・ドレインとなる拡散層
６を形成する（図１２−（ｂ）参照）。
【０００４】次に、全面にチタン等の金属膜を形成し
（図１２−（ｃ）参照）、アニール処理を施して、ゲー
ト電極３のポリシリコンとの間とソース・ドレインをな
す拡散層６のシリコンとの間とで選択的にシリサイド化
反応を進行させて、ゲート電極３の表面上と拡散層の表
面上とにシリサイド層７を自己整合的に形成する（図１
２−（ｄ）参照）。
（図１２−（ｃ）参照）、アニール処理を施して、ゲー
ト電極３のポリシリコンとの間とソース・ドレインをな
す拡散層６のシリコンとの間とで選択的にシリサイド化
反応を進行させて、ゲート電極３の表面上と拡散層の表
面上とにシリサイド層７を自己整合的に形成する（図１
２−（ｄ）参照）。
【０００５】次いで、全面に絶縁膜８を形成し、ソース
・ドレインをなす拡散層６上にコンタクトホール９を形
成し、このコンタクトホール９内にシリサイド層７にコ
ンタクトする電極・配線１０を形成する（図１２−
（ｅ）参照）。
・ドレインをなす拡散層６上にコンタクトホール９を形
成し、このコンタクトホール９内にシリサイド層７にコ
ンタクトする電極・配線１０を形成する（図１２−
（ｅ）参照）。
【０００６】このコンタクトホールを形成する際、マス
ク合わせずれにより、素子分離１４領域上にコンタクト
ホール９の一部が形成される（図８参照）ことのないよ
うに、また、素子分離１４上に配置されたゲート電極３
上にコンタクトホール９を形成する場合においては、ゲ
ート電極３をはずれて、素子分離１４上にコンタクトホ
ール９の一部が配置される（図１０参照）ことの無いよ
うに、それぞれ十分なプロセスマージン（余裕）Ａ及び
Ｂを設定している（図１２−（ｆ）参照）。
ク合わせずれにより、素子分離１４領域上にコンタクト
ホール９の一部が形成される（図８参照）ことのないよ
うに、また、素子分離１４上に配置されたゲート電極３
上にコンタクトホール９を形成する場合においては、ゲ
ート電極３をはずれて、素子分離１４上にコンタクトホ
ール９の一部が配置される（図１０参照）ことの無いよ
うに、それぞれ十分なプロセスマージン（余裕）Ａ及び
Ｂを設定している（図１２−（ｆ）参照）。
【０００７】
【発明が解決しようとする課題】近年の半導体装置にお
ける高集積化及び高速化に対する技術進展に伴い、ＭＯ
ＳＦＥＴの構造も微細化されている。微細化によってチ
ャネル長が短小化されると、短チャネル効果を防止する
ためにソース・ドレインを浅く形成する必要があり、そ
のため、ソース・ドレイン拡散層上に形成するシリサイ
ド層も薄く形成する必要が生じた。
ける高集積化及び高速化に対する技術進展に伴い、ＭＯ
ＳＦＥＴの構造も微細化されている。微細化によってチ
ャネル長が短小化されると、短チャネル効果を防止する
ためにソース・ドレインを浅く形成する必要があり、そ
のため、ソース・ドレイン拡散層上に形成するシリサイ
ド層も薄く形成する必要が生じた。
【０００８】図１３に拡散層が浅くない従来例のコンタ
クトホール形成領域の断面図を示し、図１４に拡散層が
浅い場合のコンタクトホール形成領域の断面図を示す。
図１３と図１４において、シリコン基板１に形成した拡
散層６上に、シリサイド層７が形成されている。その上
に全面に渡って絶縁膜８が形成され、その後、シリサイ
ド層７上にコンタクトホール９が形成されている。
クトホール形成領域の断面図を示し、図１４に拡散層が
浅い場合のコンタクトホール形成領域の断面図を示す。
図１３と図１４において、シリコン基板１に形成した拡
散層６上に、シリサイド層７が形成されている。その上
に全面に渡って絶縁膜８が形成され、その後、シリサイ
ド層７上にコンタクトホール９が形成されている。
【０００９】シリサイド層７と接触する電極・配線を形
成するために絶縁膜８にコンタクトホール９を形成する
ときに、シリサイド層７と絶縁膜８との選択比が大きい
エッチングプロセスを使用して絶縁膜８をエッチングし
ても、オーバーエッチは避けられず、シリサイド層７の
膜厚が図１３及び図１４に示すように削られる。
成するために絶縁膜８にコンタクトホール９を形成する
ときに、シリサイド層７と絶縁膜８との選択比が大きい
エッチングプロセスを使用して絶縁膜８をエッチングし
ても、オーバーエッチは避けられず、シリサイド層７の
膜厚が図１３及び図１４に示すように削られる。
【００１０】図１３に示す従来例のようにシリサイド層
１３が厚く形成されている場合には、オーバーエッチン
グが発生してもコンタクトホール９の底部になおシリサ
イド層７が残留し、コンタクトホール９内に電極・配線
とシリサイド層７とが良好に接続でき、コンタクト抵抗
を低減することができる。
１３が厚く形成されている場合には、オーバーエッチン
グが発生してもコンタクトホール９の底部になおシリサ
イド層７が残留し、コンタクトホール９内に電極・配線
とシリサイド層７とが良好に接続でき、コンタクト抵抗
を低減することができる。
【００１１】ところが、ＭＯＳＦＥＴの微細化に伴って
シリサイド層７の膜厚が薄くなると、図１４に示すよう
に、オーバーエッチングによってシリサイド層７がコン
タクトホール９の底部に残留せず、シリコン基板１が露
出するようになる。この状態でコンタクトホール９内に
電極・配線（図示せず）を形成すると、低抵抗のシリサ
イドが除去されたため、コンタクト抵抗が増大するとい
う問題が生じる。また、コンタクトホールの領域におけ
る拡散層の接合深さが浅くなるため、ＰＮ接合リーク電
流が増大するという問題が発生する。
シリサイド層７の膜厚が薄くなると、図１４に示すよう
に、オーバーエッチングによってシリサイド層７がコン
タクトホール９の底部に残留せず、シリコン基板１が露
出するようになる。この状態でコンタクトホール９内に
電極・配線（図示せず）を形成すると、低抵抗のシリサ
イドが除去されたため、コンタクト抵抗が増大するとい
う問題が生じる。また、コンタクトホールの領域におけ
る拡散層の接合深さが浅くなるため、ＰＮ接合リーク電
流が増大するという問題が発生する。
【００１２】上記の問題は、今後の微細化に伴い、拡散
層の深さを浅く形成するようになると、拡散層上にシリ
サイド層を形成しないＭＯＳＦＥＴにおいても深刻なも
のとなってくる。
層の深さを浅く形成するようになると、拡散層上にシリ
サイド層を形成しないＭＯＳＦＥＴにおいても深刻なも
のとなってくる。
【００１３】以上の問題を解決する半導体装置及びその
製造方法には、特開平８−１７７６１号公報に記載され
たものがある。この半導体装置の製造方法を図１５を用
いて詳しく説明する。
製造方法には、特開平８−１７７６１号公報に記載され
たものがある。この半導体装置の製造方法を図１５を用
いて詳しく説明する。
【００１４】図１５−（ａ）に示すように、シリサイド
層７の形成後、絶縁膜８を形成し、コンタクトホール９
を形成すると、薄いシリサイド層７はオーバーエッチさ
れて、コンタクトホール９の底部から除去され、シリコ
ン基板１が露出する。
層７の形成後、絶縁膜８を形成し、コンタクトホール９
を形成すると、薄いシリサイド層７はオーバーエッチさ
れて、コンタクトホール９の底部から除去され、シリコ
ン基板１が露出する。
【００１５】次に前記コンタクトホール９内を、アルゴ
ン等の不活性ガスを照射してクリーニングした後、図１
５−（ｂ）に示すように、スパッタ法を使用してコンタ
クトホール内を含むシリコン基板１上にチタン膜１１を
２０ｎｍ厚に形成する。
ン等の不活性ガスを照射してクリーニングした後、図１
５−（ｂ）に示すように、スパッタ法を使用してコンタ
クトホール内を含むシリコン基板１上にチタン膜１１を
２０ｎｍ厚に形成する。
【００１６】窒素雰囲気中で、ランプアニール処理によ
り６５０℃の温度に９０秒間加熱し、コンタクトホール
９の形成時にシリサイド層７が除去されたコンタクトホ
ール底部に新たに第２のシリサイド層１２を形成する。
り６５０℃の温度に９０秒間加熱し、コンタクトホール
９の形成時にシリサイド層７が除去されたコンタクトホ
ール底部に新たに第２のシリサイド層１２を形成する。
【００１７】コンタクトホール９内を含むシリコン基板
１にアルミニウム膜を形成し、このアルミニウム膜とチ
タン膜１１とをパターニングして電極・配線１０を形成
する（図１５−（ｃ）参照）。
１にアルミニウム膜を形成し、このアルミニウム膜とチ
タン膜１１とをパターニングして電極・配線１０を形成
する（図１５−（ｃ）参照）。
【００１８】または、図１５−（ｄ）に示すコンタクト
ホール形成工程を実施した後に、以下に示すイオン注入
工程を追加する。
ホール形成工程を実施した後に、以下に示すイオン注入
工程を追加する。
【００１９】拡散層がｎ型の場合には、砒素などのｎ型
不純物をコンタクトホール９内にイオン注入する。この
場合のイオンの平均飛程は、次工程においてコンタクト
ホール９の底部に形成される第２のシリサイド層の膜厚
以上になるように選定する。この例においては５０ｋｅ
Ｖ程度の注入エネルギーでイオン注入する。これによ
り、図に示すように、コンタクトホール９の下部に、ソ
ース・ドレインをなす拡散層６より深く不純物拡散領域
１３が形成される。
不純物をコンタクトホール９内にイオン注入する。この
場合のイオンの平均飛程は、次工程においてコンタクト
ホール９の底部に形成される第２のシリサイド層の膜厚
以上になるように選定する。この例においては５０ｋｅ
Ｖ程度の注入エネルギーでイオン注入する。これによ
り、図に示すように、コンタクトホール９の下部に、ソ
ース・ドレインをなす拡散層６より深く不純物拡散領域
１３が形成される。
【００２０】上記の製造方法に上記のイオン注入工程を
追加することによって、図１５−（ｅ）に示すように、
コンタクトホール９の底部に第２のシリサイド層１１を
形成するためにシリコン基板１のシリコンが消費されて
も、その下部には不純物拡散領域１３が深く形成されて
いるので、ＰＮ接合部が損傷を受けて接合リーク電流が
発生するということは防止される。
追加することによって、図１５−（ｅ）に示すように、
コンタクトホール９の底部に第２のシリサイド層１１を
形成するためにシリコン基板１のシリコンが消費されて
も、その下部には不純物拡散領域１３が深く形成されて
いるので、ＰＮ接合部が損傷を受けて接合リーク電流が
発生するということは防止される。
【００２１】しかしながら、上記方法では、図１５−
（ｃ）のように、第２のシリサイド層１２が拡散層６の
内部にまで形成されており、その分拡散層の深さは浅く
なっている。このコンタクト領域から、接合リーク電流
が増大する可能性は極めて大きい。
（ｃ）のように、第２のシリサイド層１２が拡散層６の
内部にまで形成されており、その分拡散層の深さは浅く
なっている。このコンタクト領域から、接合リーク電流
が増大する可能性は極めて大きい。
【００２２】さらに、上記のコンタクトホール９へのイ
オン注入の方法をとる場合、ＰＭＯＳ、ＮＭＯＳ双方の
コンタクトホールへのイオン注入のために、それぞれ別
のマスクを用意する必要があり、その分コストの増大は
避けられない。
オン注入の方法をとる場合、ＰＭＯＳ、ＮＭＯＳ双方の
コンタクトホールへのイオン注入のために、それぞれ別
のマスクを用意する必要があり、その分コストの増大は
避けられない。
【００２３】また、コンタクトホールへのイオン注入に
より図１５−（ｅ）のような形状の拡散層を形成した場
合、今後微細化が進むと共に、例えば短チャネル特性の
劣化などの、デバイス特性への悪影響を及ぼす可能性が
ある。
より図１５−（ｅ）のような形状の拡散層を形成した場
合、今後微細化が進むと共に、例えば短チャネル特性の
劣化などの、デバイス特性への悪影響を及ぼす可能性が
ある。
【００２４】以上に述べた問題に加えて、今後の微細化
に伴い、コンタクト窓形成の際の合わせマージンが小さ
くなることが予想される。これを図８及び図１０を用い
て説明する。微細化が進とともに、拡散層の面積が縮小
されると、合わせずれによって、拡散層上に形成された
コンタクトホール９が、図８に示すように、素子分離１
４と拡散層６に渡って、その境界上に形成され得る。こ
の場合、電極・配線１０は拡散層の側面に形成され、ソ
ース、ドレインをなす拡散層６とシリコン基板１の間
で、接合リーク電流が増大するという問題が生じる。こ
のため、従来では、合わせずれが起きてもコンタクト窓
が素子分離にかからないように、コンタクト窓と素子分
離の間で十分なマージンをとる必要があり、省面積化の
妨げとなっていた。
に伴い、コンタクト窓形成の際の合わせマージンが小さ
くなることが予想される。これを図８及び図１０を用い
て説明する。微細化が進とともに、拡散層の面積が縮小
されると、合わせずれによって、拡散層上に形成された
コンタクトホール９が、図８に示すように、素子分離１
４と拡散層６に渡って、その境界上に形成され得る。こ
の場合、電極・配線１０は拡散層の側面に形成され、ソ
ース、ドレインをなす拡散層６とシリコン基板１の間
で、接合リーク電流が増大するという問題が生じる。こ
のため、従来では、合わせずれが起きてもコンタクト窓
が素子分離にかからないように、コンタクト窓と素子分
離の間で十分なマージンをとる必要があり、省面積化の
妨げとなっていた。
【００２５】一方、図１０に示すように、素子分離上に
形成されたゲート電極と配線を接触させるためのコンタ
クト窓形成においても、合わせずれによって、実質的な
コンタクト面積は減少し、コンタクト抵抗が上昇する。
このため、従来では、合わせずれが起きてもコンタクト
窓が素子分離にかからないように、コンタクト窓と素子
分離の間で十分なマージンをとる必要があり、省面積化
の妨げとなっていた。
形成されたゲート電極と配線を接触させるためのコンタ
クト窓形成においても、合わせずれによって、実質的な
コンタクト面積は減少し、コンタクト抵抗が上昇する。
このため、従来では、合わせずれが起きてもコンタクト
窓が素子分離にかからないように、コンタクト窓と素子
分離の間で十分なマージンをとる必要があり、省面積化
の妨げとなっていた。
【００２６】本発明の目的は、これらの欠点を解消する
ことにあり、拡散層上または拡散層上に形成されたシリ
サイド層に接触してオーミック電極が形成される半導体
装置において、オーミック電極を形成するためのコンタ
クト窓を形成する工程におけるオーバーエッチングによ
りシリサイド層が除去されていても、オーミック電極が
拡散層に低抵抗で接続されることを可能とする半導体装
置と、半導体装置の拡散層とコンタクトホールを介して
コンタクトする電極、配線を形成するときに、コンタク
ト抵抗を低くし、また、拡散層の接合リークが発生しな
いようにする半導体装置の製造方法とを提供することに
ある。また、拡散層上にシリサイドを形成しない場合で
も、接合リーク電流の抑制に対して効果が得られる。
ことにあり、拡散層上または拡散層上に形成されたシリ
サイド層に接触してオーミック電極が形成される半導体
装置において、オーミック電極を形成するためのコンタ
クト窓を形成する工程におけるオーバーエッチングによ
りシリサイド層が除去されていても、オーミック電極が
拡散層に低抵抗で接続されることを可能とする半導体装
置と、半導体装置の拡散層とコンタクトホールを介して
コンタクトする電極、配線を形成するときに、コンタク
ト抵抗を低くし、また、拡散層の接合リークが発生しな
いようにする半導体装置の製造方法とを提供することに
ある。また、拡散層上にシリサイドを形成しない場合で
も、接合リーク電流の抑制に対して効果が得られる。
【００２７】さらに、本発明は、拡散層及び素子分離上
配線のコンタクト形成時の合わせずれの問題を解消する
半導体装置及びその製造方法もあわせて提供するもので
ある。
配線のコンタクト形成時の合わせずれの問題を解消する
半導体装置及びその製造方法もあわせて提供するもので
ある。
【００２８】
【課題を解決するための手段】上記課題を解決するた
め、本発明が講じた解決手段は、以下の特徴を有する半
導体装置及びその製造方法である。
め、本発明が講じた解決手段は、以下の特徴を有する半
導体装置及びその製造方法である。
【００２９】（１）拡散層上または拡散層上に形成され
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、コンタクト窓底部の前記シリサイ
ド層の少なくとも一部を除去した領域に、シリコン膜を
形成し、該シリコン膜に前記オーミック電極が接触して
いることを特徴とする半導体装置とする。これにより、
コンタクト窓形成時に拡散層が除去されて接合深さが浅
くなっても、コンタクトホール底部に形成したシリコン
膜が、シリサイド膜の形成に伴う拡散層の侵食を補い、
接合リークの抑制が実現できる。
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、コンタクト窓底部の前記シリサイ
ド層の少なくとも一部を除去した領域に、シリコン膜を
形成し、該シリコン膜に前記オーミック電極が接触して
いることを特徴とする半導体装置とする。これにより、
コンタクト窓形成時に拡散層が除去されて接合深さが浅
くなっても、コンタクトホール底部に形成したシリコン
膜が、シリサイド膜の形成に伴う拡散層の侵食を補い、
接合リークの抑制が実現できる。
【００３０】（２）拡散層上または拡散層上に形成され
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、コンタクト窓底部の前記シリサイ
ド層の少なくとも一部を除去した領域に、シリコン膜を
形成し、該シリコン膜上にシリサイド層を形成し、該シ
リサイド層に前記オーミック電極が接触していることを
特徴とする半導体装置とする。これにより、コンタクト
窓形成時に拡散層が除去されて接合深さが浅くなって
も、コンタクトホール底部に形成したシリコン膜が、シ
リサイド膜の形成に伴う拡散層の侵食を補い、接合リー
クの抑制と、コンタクト抵抗の低減が実現できる。
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、コンタクト窓底部の前記シリサイ
ド層の少なくとも一部を除去した領域に、シリコン膜を
形成し、該シリコン膜上にシリサイド層を形成し、該シ
リサイド層に前記オーミック電極が接触していることを
特徴とする半導体装置とする。これにより、コンタクト
窓形成時に拡散層が除去されて接合深さが浅くなって
も、コンタクトホール底部に形成したシリコン膜が、シ
リサイド膜の形成に伴う拡散層の侵食を補い、接合リー
クの抑制と、コンタクト抵抗の低減が実現できる。
【００３１】（３）拡散層上または拡散層上に形成され
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、前記オーミック電極のためのコン
タクト窓形成工程におけるオーバーエッチングにより前
記シリサイド層の少なくとも一部を除去する工程と、そ
の領域にシリコン膜を形成する工程と、該シリコン膜に
前記オーミック電極を形成する工程を有する半導体装置
の製造方法とする。これにより、（１）記載の半導体装
置の製造が可能となる。
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、前記オーミック電極のためのコン
タクト窓形成工程におけるオーバーエッチングにより前
記シリサイド層の少なくとも一部を除去する工程と、そ
の領域にシリコン膜を形成する工程と、該シリコン膜に
前記オーミック電極を形成する工程を有する半導体装置
の製造方法とする。これにより、（１）記載の半導体装
置の製造が可能となる。
【００３２】（４）拡散層上または拡散層上に形成され
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、前記オーミック電極のためのコン
タクト窓形成工程におけるオーバーエッチングにより前
記シリサイド層の少なくとも一部を除去する工程と、そ
の領域にシリコン膜を形成する工程と、該シリコン膜上
にシリサイド層を形成する工程と、該シリサイド膜上に
前記オーミック電極を形成する工程とを有する半導体装
置の製造方法とする。これにより、（２）記載の半導体
装置の製造が可能となる。
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、前記オーミック電極のためのコン
タクト窓形成工程におけるオーバーエッチングにより前
記シリサイド層の少なくとも一部を除去する工程と、そ
の領域にシリコン膜を形成する工程と、該シリコン膜上
にシリサイド層を形成する工程と、該シリサイド膜上に
前記オーミック電極を形成する工程とを有する半導体装
置の製造方法とする。これにより、（２）記載の半導体
装置の製造が可能となる。
【００３３】（５）拡散層上または拡散層上に形成され
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、前記オーミック電極のためのコン
タクト窓形成工程におけるオーバーエッチングにより前
記シリサイド層の少なくとも一部を除去する工程と、そ
の領域にシリコン膜を形成する工程と、該シリコン膜上
にシリサイド層を形成する工程と、該シリサイド膜上に
前記オーミック電極を形成する工程とを有する、請求項
２記載の半導体装置の製造方法において、前期シリコン
膜を配線のバリアメタル下層に形成し、該バリアメタル
と前期シリコン膜を反応させてシリサイド層を形成する
工程を有する半導体装置の製造方法とする。これによっ
ても、（２）記載の半導体装置の製造が可能となる。
たシリサイド層に接触してオーミック電極が形成された
半導体装置において、前記オーミック電極のためのコン
タクト窓形成工程におけるオーバーエッチングにより前
記シリサイド層の少なくとも一部を除去する工程と、そ
の領域にシリコン膜を形成する工程と、該シリコン膜上
にシリサイド層を形成する工程と、該シリサイド膜上に
前記オーミック電極を形成する工程とを有する、請求項
２記載の半導体装置の製造方法において、前期シリコン
膜を配線のバリアメタル下層に形成し、該バリアメタル
と前期シリコン膜を反応させてシリサイド層を形成する
工程を有する半導体装置の製造方法とする。これによっ
ても、（２）記載の半導体装置の製造が可能となる。
【００３４】（６）請求項１記載の半導体装置におい
て、オーミック電極のためのコンタクト窓を、拡散層と
素子分離に渡ってその境界上にまたがって形成し、コン
タクト窓底部の前記シリサイド層及び前記素子分離とな
る絶縁膜の少なくとも一部を除去した領域に、シリコン
膜を形成し、該シリコン膜上に第２のシリサイド層が形
成され、該第２のシリサイド層に前記オーミック電極が
接触していることを特徴とする半導体装置とする。これ
により、コンタクトホール形成時に、合わせマージンを
十分取る必要が無いため、高集積化が実現できる。
て、オーミック電極のためのコンタクト窓を、拡散層と
素子分離に渡ってその境界上にまたがって形成し、コン
タクト窓底部の前記シリサイド層及び前記素子分離とな
る絶縁膜の少なくとも一部を除去した領域に、シリコン
膜を形成し、該シリコン膜上に第２のシリサイド層が形
成され、該第２のシリサイド層に前記オーミック電極が
接触していることを特徴とする半導体装置とする。これ
により、コンタクトホール形成時に、合わせマージンを
十分取る必要が無いため、高集積化が実現できる。
【００３５】（７）請求項１記載の半導体装置におい
て、オーミック電極のためのコンタクト窓を、拡散層と
素子分離に渡ってその境界上にまたがって形成する工程
と、前記コンタクト窓形成工程におけるオーバーエッチ
ングにより前記シリサイド層及び前記素子分離となる絶
縁膜の少なくとも一部を除去した領域に、シリコン膜を
形成する工程と、該シリコン膜上に第２のシリサイド層
が形成する工程とを有する半導体装置の製造方法とす
る。これにより、（５）記載の半導体装置の製造が可能
となる。
て、オーミック電極のためのコンタクト窓を、拡散層と
素子分離に渡ってその境界上にまたがって形成する工程
と、前記コンタクト窓形成工程におけるオーバーエッチ
ングにより前記シリサイド層及び前記素子分離となる絶
縁膜の少なくとも一部を除去した領域に、シリコン膜を
形成する工程と、該シリコン膜上に第２のシリサイド層
が形成する工程とを有する半導体装置の製造方法とす
る。これにより、（５）記載の半導体装置の製造が可能
となる。
【００３６】（８）請求項１記載の半導体装置の製造方
法において、オーミック電極のためのコンタクト窓が、
素子分離上に形成された配線と素子分離に渡って、その
境界上にまたがって形成され、該コンタクト窓底部の前
記シリサイド層及び前記素子分離となる絶縁膜の少なく
とも一部を除去した領域に、シリコン膜が形成されてい
ることを特徴とする半導体装置とする。これにより、コ
ンタクト部と拡散層の全体に渡って低抵抗化が実現でき
る。
法において、オーミック電極のためのコンタクト窓が、
素子分離上に形成された配線と素子分離に渡って、その
境界上にまたがって形成され、該コンタクト窓底部の前
記シリサイド層及び前記素子分離となる絶縁膜の少なく
とも一部を除去した領域に、シリコン膜が形成されてい
ることを特徴とする半導体装置とする。これにより、コ
ンタクト部と拡散層の全体に渡って低抵抗化が実現でき
る。
【００３７】（９）請求項２、６記載の半導体装置にお
いて、前記オーミック電極のためのコンタクト窓形成工
程におけるオーバーエッチングにより前記シリサイド層
の少なくとも一部を除去した領域に、シリコン膜を形成
し、該シリコン膜上にシリサイド層が形成された半導体
装置において、拡散層上のシリサイド層と接触するよう
にシリコン膜上のシリサイド膜を形成することを特徴と
する半導体装置とする。これにより、コンタクト部と拡
散層の全体に渡って低抵抗化が実現できる。
いて、前記オーミック電極のためのコンタクト窓形成工
程におけるオーバーエッチングにより前記シリサイド層
の少なくとも一部を除去した領域に、シリコン膜を形成
し、該シリコン膜上にシリサイド層が形成された半導体
装置において、拡散層上のシリサイド層と接触するよう
にシリコン膜上のシリサイド膜を形成することを特徴と
する半導体装置とする。これにより、コンタクト部と拡
散層の全体に渡って低抵抗化が実現できる。
【００３８】（１０）請求項２、６、８記載の半導体装
置において、前記オーミック電極のためのコンタクト窓
底部の前記シリサイド層の少なくとも一部を除去した領
域に、シリコン膜が形成されたコンタクト窓底部に形成
されたシリコン膜上にタングステンの選択成長により形
成されたプラグを有することを特徴とする半導体装置と
する。これにより、コンタクト窓形成時に拡散層が除去
されて接合深さが浅くなっても、コンタクトホール底部
に形成したシリコン膜が、シリサイド膜の形成に伴う拡
散層の侵食を補い、接合リークの抑制が実現できるとと
もに、コンタクト窓底部に形成されたシリコン膜上にシ
リサイド層を形成しなくても、コンタクト抵抗の低減を
実現できる。
置において、前記オーミック電極のためのコンタクト窓
底部の前記シリサイド層の少なくとも一部を除去した領
域に、シリコン膜が形成されたコンタクト窓底部に形成
されたシリコン膜上にタングステンの選択成長により形
成されたプラグを有することを特徴とする半導体装置と
する。これにより、コンタクト窓形成時に拡散層が除去
されて接合深さが浅くなっても、コンタクトホール底部
に形成したシリコン膜が、シリサイド膜の形成に伴う拡
散層の侵食を補い、接合リークの抑制が実現できるとと
もに、コンタクト窓底部に形成されたシリコン膜上にシ
リサイド層を形成しなくても、コンタクト抵抗の低減を
実現できる。
【００３９】
【発明の実施の形態】以下、本発明の半導体装置及びそ
の製造方法について、実施例１〜実施例６を図面に基づ
き説明する。
の製造方法について、実施例１〜実施例６を図面に基づ
き説明する。
【００４０】（実施例１）図１に請求項１〜４記載の実
施例１を示すｎ型ＭＯＳトランジスタの工程断面図を示
す。例えばｐ型シリコン基板１に周知の方法を使用して
素子分離１４を形成する。
施例１を示すｎ型ＭＯＳトランジスタの工程断面図を示
す。例えばｐ型シリコン基板１に周知の方法を使用して
素子分離１４を形成する。
【００４１】次に、シリコン基板１上に６０Å厚程度の
薄い酸化膜を形成し、この酸化膜の表面上にポリシリコ
ン層を３０００Å程度の厚さに堆積した後、砒素等のｎ
型不純物をイオン注入する。
薄い酸化膜を形成し、この酸化膜の表面上にポリシリコ
ン層を３０００Å程度の厚さに堆積した後、砒素等のｎ
型不純物をイオン注入する。
【００４２】次に、前記のポリシリコン層と酸化膜をパ
ターニングして、ポリシリコンよりなるゲート電極３及
びゲート酸化膜２とを形成する。
ターニングして、ポリシリコンよりなるゲート電極３及
びゲート酸化膜２とを形成する。
【００４３】次に、絶縁膜を形成して異方性エッチング
を行ない、ゲート電極３の側壁にサイドウォール絶縁膜
４を形成する。
を行ない、ゲート電極３の側壁にサイドウォール絶縁膜
４を形成する。
【００４４】次に、ゲート電極３とサイドウォール絶縁
膜４とをマスクとして、砒素等のｎ型不純物を３０ｋｅ
Ｖ程度の注入エネルギーをもってイオン注入した後、ア
ニール処理を施して活性化し、ソース・ドレインとなる
ｎ型拡散層６を形成する（以上図１−（ａ）参照）。
膜４とをマスクとして、砒素等のｎ型不純物を３０ｋｅ
Ｖ程度の注入エネルギーをもってイオン注入した後、ア
ニール処理を施して活性化し、ソース・ドレインとなる
ｎ型拡散層６を形成する（以上図１−（ａ）参照）。
【００４５】シリサイド層形成のための金属、例えばチ
タンをスパッタリング法を使用して３０〜４０ｎｍ程度
の厚さに堆積し、チタン膜１１を形成する（図１−
（ｂ）参照）。
タンをスパッタリング法を使用して３０〜４０ｎｍ程度
の厚さに堆積し、チタン膜１１を形成する（図１−
（ｂ）参照）。
【００４６】窒素雰囲気中でランプアニール処理を施し
て、６５０〜８００℃の温度に３０〜６０秒間加熱して
チタンとシリコンとを固相反応させ、ソース・ドレイン
をなすｎ型拡散層６上とゲート電極３上とに自己整合的
にチタンシリサイド層７を形成する。シリサイド化しな
いチタン膜１１は、過酸化水素水とアンモニア水の混合
液を使用してウェットエッチングすることによって除去
する（図１−（ｃ）参照）。
て、６５０〜８００℃の温度に３０〜６０秒間加熱して
チタンとシリコンとを固相反応させ、ソース・ドレイン
をなすｎ型拡散層６上とゲート電極３上とに自己整合的
にチタンシリサイド層７を形成する。シリサイド化しな
いチタン膜１１は、過酸化水素水とアンモニア水の混合
液を使用してウェットエッチングすることによって除去
する（図１−（ｃ）参照）。
【００４７】次に、窒素雰囲気中で、ランプアニール処
理により８００〜９００℃の温度に１〜２０秒間加熱す
る。このアニール処理はシリサイド層７の抵抗を低減す
るために有効である。
理により８００〜９００℃の温度に１〜２０秒間加熱す
る。このアニール処理はシリサイド層７の抵抗を低減す
るために有効である。
【００４８】この結果、平均膜厚が３０〜８０ｎｍのシ
リサイド層７がゲート電極３上とソース・ドレインをな
す拡散層６上とに選択的に形成される。
リサイド層７がゲート電極３上とソース・ドレインをな
す拡散層６上とに選択的に形成される。
【００４９】ＣＶＤ法を使用して酸化膜からなる絶縁膜
８を６００〜８００ｎｍ形成し、コンタクトホール形成
領域に開口を有するレジスト膜（図示せず）を形成し、
ＣＦ４ガスとＣＨＦ３ガスとの混合ガスを使用するドラ
イエッチング法により絶縁膜８をエッチングし、コンタ
クトホール９を形成する。
８を６００〜８００ｎｍ形成し、コンタクトホール形成
領域に開口を有するレジスト膜（図示せず）を形成し、
ＣＦ４ガスとＣＨＦ３ガスとの混合ガスを使用するドラ
イエッチング法により絶縁膜８をエッチングし、コンタ
クトホール９を形成する。
【００５０】この時、絶縁膜の膜厚に対して１６０〜２
００％の過剰なエッチング（オーバーエッチ）を追加し
て、確実に絶縁膜が除去されたコンタクトホールを形成
する。このとき薄いシリサイド層７もエッチングされて
コンタクトホール９の底部から除去され、シリコン基板
１が露出する（図１−（ｄ）参照）。
００％の過剰なエッチング（オーバーエッチ）を追加し
て、確実に絶縁膜が除去されたコンタクトホールを形成
する。このとき薄いシリサイド層７もエッチングされて
コンタクトホール９の底部から除去され、シリコン基板
１が露出する（図１−（ｄ）参照）。
【００５１】次に、例えば選択ＣＶＤ法によりコンタク
トホール内に露出したシリコン基板１上のみに、シリコ
ン膜１５を２０〜５０ｎｍの厚さに選択的に成長させる
（図１−（ｅ）参照）。
トホール内に露出したシリコン基板１上のみに、シリコ
ン膜１５を２０〜５０ｎｍの厚さに選択的に成長させる
（図１−（ｅ）参照）。
【００５２】その後、シリコン膜１５に、拡散層６中に
存在する不純物を熱拡散させるために、電気炉等による
熱処理を施す。
存在する不純物を熱拡散させるために、電気炉等による
熱処理を施す。
【００５３】次にスパッタ法を使用して、コンタクトホ
ール９内に露出したシリコン基板１上に選択的に成長さ
せたシリコン膜１５を含むシリコン基板１上に、チタン
膜１１を１０〜３０ｎｍ厚に形成する（図１−（ｆ）参
照）。
ール９内に露出したシリコン基板１上に選択的に成長さ
せたシリコン膜１５を含むシリコン基板１上に、チタン
膜１１を１０〜３０ｎｍ厚に形成する（図１−（ｆ）参
照）。
【００５４】窒素雰囲気中で、ランプアニール処理によ
り６５０〜８００℃の温度に３０〜６０秒間加熱し、コ
ンタクトホール９の底部に形成されたシリコン膜１５上
に、第２のシリサイド膜１２を形成する（図１−（ｇ）
参照）。この第２のシリサイド層１２は、２０〜６０ｎ
ｍの厚さに形成されるので、拡散層６上に形成されたシ
リサイド層７と接触する。これにより、拡散層とコンタ
クトとの全体にわたって低抵抗化が可能となる。
り６５０〜８００℃の温度に３０〜６０秒間加熱し、コ
ンタクトホール９の底部に形成されたシリコン膜１５上
に、第２のシリサイド膜１２を形成する（図１−（ｇ）
参照）。この第２のシリサイド層１２は、２０〜６０ｎ
ｍの厚さに形成されるので、拡散層６上に形成されたシ
リサイド層７と接触する。これにより、拡散層とコンタ
クトとの全体にわたって低抵抗化が可能となる。
【００５５】その後、コンタクトホール９内を含むシリ
コン基板１上にアルミニウム膜１６を形成し、このアル
ミニウム膜１６とチタン膜１１とをパターニングして電
極・配線１０を形成する（図１−（ｈ）参照）。
コン基板１上にアルミニウム膜１６を形成し、このアル
ミニウム膜１６とチタン膜１１とをパターニングして電
極・配線１０を形成する（図１−（ｈ）参照）。
【００５６】なお、コンタクトホール底部に堆積するシ
リコン膜１５の形成方法として、上記の例に挙げた選択
ＣＶＤ方のほかに、全面にシリコン膜を堆積した後（図
５−（ａ）参照）、エッチバックにより、コンタクトホ
ール内部にシリコン膜１５を残してもよい（図５−
（ｂ）参照）。
リコン膜１５の形成方法として、上記の例に挙げた選択
ＣＶＤ方のほかに、全面にシリコン膜を堆積した後（図
５−（ａ）参照）、エッチバックにより、コンタクトホ
ール内部にシリコン膜１５を残してもよい（図５−
（ｂ）参照）。
【００５７】また、コンタクトホール底部に形成した前
記シリコン膜１５上にシリサイド層７を形成していなく
ても、同様に接合リーク電流の抑制の効果が得られるこ
とは云うまでもない（図２参照）。
記シリコン膜１５上にシリサイド層７を形成していなく
ても、同様に接合リーク電流の抑制の効果が得られるこ
とは云うまでもない（図２参照）。
【００５８】なお、既に堆積されたシリコン膜１５に
は、熱処理による拡散を利用して不純物を導入して導電
性にする工程が必要であるが、上記シリサイド反応のた
めの熱処理で、この熱拡散のための熱処理をかねてもよ
い。
は、熱処理による拡散を利用して不純物を導入して導電
性にする工程が必要であるが、上記シリサイド反応のた
めの熱処理で、この熱拡散のための熱処理をかねてもよ
い。
【００５９】なお、上記の例においては、シリサイド層
７形成のための金属膜にチタンを使用したが、チタン以
外にコバルト、ニッケル、タングステン等を使用しても
同様の効果が得られることは云うまでもない。
７形成のための金属膜にチタンを使用したが、チタン以
外にコバルト、ニッケル、タングステン等を使用しても
同様の効果が得られることは云うまでもない。
【００６０】なお、上記の例においては、配線にアルミ
ニウムを使用したが、アルミニウム以外にタングステン
等を使用しても同様の効果が得られることは云うまでも
ない。また、コンタクトホール内部を埋める方法とし
て、スパッタにより形成されたタングステンプラグや選
択タングステンプラグを用いても同様の効果が得られる
ことは云うまでもない。
ニウムを使用したが、アルミニウム以外にタングステン
等を使用しても同様の効果が得られることは云うまでも
ない。また、コンタクトホール内部を埋める方法とし
て、スパッタにより形成されたタングステンプラグや選
択タングステンプラグを用いても同様の効果が得られる
ことは云うまでもない。
【００６１】（実施例２）請求項１〜４記載の実施例２
を示す。実施例１における半導体装置及びその製造方法
において、図３−（ｅ）に示すように、拡散層６上にシ
リサイド層を形成しない場合においても、オーバーエッ
チによる拡散層６の掘れ下がりに起因する接合リーク電
流の増大を抑制できることは云うまでもない。
を示す。実施例１における半導体装置及びその製造方法
において、図３−（ｅ）に示すように、拡散層６上にシ
リサイド層を形成しない場合においても、オーバーエッ
チによる拡散層６の掘れ下がりに起因する接合リーク電
流の増大を抑制できることは云うまでもない。
【００６２】この場合、実施例１記載のｎ型ＭＯＳトラ
ンジスタの工程において、図１−（ｂ）に示すチタン膜
１１の堆積を行なわない（図１−（ａ）の状態）。
ンジスタの工程において、図１−（ｂ）に示すチタン膜
１１の堆積を行なわない（図１−（ａ）の状態）。
【００６３】図１−（ａ）に示す状態で、ＣＶＤ法を使
用して酸化膜からなる絶縁膜８を６００〜８００ｎｍ形
成し、コンタクトホール形成領域に開口を有するレジス
ト膜（図示せず）を形成し、ＣＦ４ガスとＣＨＦ３ガス
との混合ガスを使用するドライエッチング法により絶縁
膜８をエッチングし、コンタクトホール９を形成する。
用して酸化膜からなる絶縁膜８を６００〜８００ｎｍ形
成し、コンタクトホール形成領域に開口を有するレジス
ト膜（図示せず）を形成し、ＣＦ４ガスとＣＨＦ３ガス
との混合ガスを使用するドライエッチング法により絶縁
膜８をエッチングし、コンタクトホール９を形成する。
【００６４】この時、絶縁膜の膜厚に対して１６０〜２
００％の過剰なエッチング（オーバーエッチ）を施し
て、歩留まり良く、コンタクトホールを形成する。これ
により薄いシリサイド層７がエッチングされてコンタク
トホール９の底部から除去され、シリコン基板１が露出
する（図３−（ａ）参照）。
００％の過剰なエッチング（オーバーエッチ）を施し
て、歩留まり良く、コンタクトホールを形成する。これ
により薄いシリサイド層７がエッチングされてコンタク
トホール９の底部から除去され、シリコン基板１が露出
する（図３−（ａ）参照）。
【００６５】次に、例えば選択ＣＶＤ法により露出した
シリコン基板１上に、シリコン膜１５を２０〜５０ｎｍ
の厚さに選択的に成長させる（図３−（ｂ）参照）。
シリコン基板１上に、シリコン膜１５を２０〜５０ｎｍ
の厚さに選択的に成長させる（図３−（ｂ）参照）。
【００６６】次にスパッタ法を使用して、コンタクトホ
ール９内に露出したシリコン基板１上に選択的に成長さ
せたシリコン膜１５を含むシリコン基板１上に、チタン
膜１１を１０〜３０ｎｍ厚に形成する（図３−（ｃ）参
照）。
ール９内に露出したシリコン基板１上に選択的に成長さ
せたシリコン膜１５を含むシリコン基板１上に、チタン
膜１１を１０〜３０ｎｍ厚に形成する（図３−（ｃ）参
照）。
【００６７】窒素雰囲気中で、ランプアニール処理によ
り６５０〜８００℃の温度に３０〜６０秒間加熱し、コ
ンタクトホール９の底部に形成されたシリコン膜１５上
に、シリサイド膜１２を形成する（図３−（ｄ）参
照）。
り６５０〜８００℃の温度に３０〜６０秒間加熱し、コ
ンタクトホール９の底部に形成されたシリコン膜１５上
に、シリサイド膜１２を形成する（図３−（ｄ）参
照）。
【００６８】なお、既に堆積されたシリコン膜１５に
は、熱処理による拡散を利用して不純物を導入して導電
性にする工程が必要であるが、上記シリサイド反応のた
めの熱処理で、この熱拡散のための熱処理をかねてもよ
い。
は、熱処理による拡散を利用して不純物を導入して導電
性にする工程が必要であるが、上記シリサイド反応のた
めの熱処理で、この熱拡散のための熱処理をかねてもよ
い。
【００６９】その後、コンタクトホール９内を含むシリ
コン基板１上にアルミニウム膜１６を形成し、このアル
ミニウム膜１６とチタン膜１１とをパターニングして電
極・配線１０を形成する（図３−（ｅ）参照）。
コン基板１上にアルミニウム膜１６を形成し、このアル
ミニウム膜１６とチタン膜１１とをパターニングして電
極・配線１０を形成する（図３−（ｅ）参照）。
【００７０】また、コンタクトホール底部に形成した前
記シリコン膜１５上にシリサイド層７を形成していなく
ても、同様に接合リーク電流の抑制の効果が得られる
（図４参照）。
記シリコン膜１５上にシリサイド層７を形成していなく
ても、同様に接合リーク電流の抑制の効果が得られる
（図４参照）。
【００７１】なお、上記の例においては、シリサイド層
７形成のための金属膜にチタンを使用したが、チタン以
外にコバルト、ニッケル、タングステン等を使用しても
同様の効果が得られることは云うまでもない。
７形成のための金属膜にチタンを使用したが、チタン以
外にコバルト、ニッケル、タングステン等を使用しても
同様の効果が得られることは云うまでもない。
【００７２】（実施例３）請求項５記載の実施例３を以
下に示す。実施例１において、コンタクトホール９形成
後（図１−（ｄ）参照）、図６−（ａ）に示すようにシ
リコン膜１５を２０〜５０ｎｍ堆積する。次にチタン／
チタンナイトライドからなるバリアメタル１７を例えば
２０／３０ｎｍ形成する（図６−（ｂ）参照）。その
後、６５０〜８００℃の熱処理を１〜２０秒行い、シリ
コン膜１５とバリアメタル１７のチタンを反応させ、シ
リサイド層７を形成する。次に、その上に配線となるア
ルミを堆積する。その後、アルミニウム膜１６とシリサ
イド層とをパターニングして電極・配線１０を形成する
（図６−（ｃ）参照）。
下に示す。実施例１において、コンタクトホール９形成
後（図１−（ｄ）参照）、図６−（ａ）に示すようにシ
リコン膜１５を２０〜５０ｎｍ堆積する。次にチタン／
チタンナイトライドからなるバリアメタル１７を例えば
２０／３０ｎｍ形成する（図６−（ｂ）参照）。その
後、６５０〜８００℃の熱処理を１〜２０秒行い、シリ
コン膜１５とバリアメタル１７のチタンを反応させ、シ
リサイド層７を形成する。次に、その上に配線となるア
ルミを堆積する。その後、アルミニウム膜１６とシリサ
イド層とをパターニングして電極・配線１０を形成する
（図６−（ｃ）参照）。
【００７３】（実施例４）請求項６及び７記載の実施例
４を以下に示す。実施例１において、図７に示すよう
に、コンタクトホール９を、拡散層６上ではなく、拡散
層６上と素子分離１４上に渡って、その境界上に形成す
る。次に、全面にシリコン膜１５を２０〜５０ｎｍ堆積
させ、このシリコン膜１５をエッチバックすることによ
り、コンタクトホール９内のみにシリコン膜１５を残
す。これにより、図７に示すような構造を得る。上記方
法により、拡散層上のコンタクトホール形成時の合わせ
マージンが広がると共に、周辺部の接合リークの抑制を
図ることができる。
４を以下に示す。実施例１において、図７に示すよう
に、コンタクトホール９を、拡散層６上ではなく、拡散
層６上と素子分離１４上に渡って、その境界上に形成す
る。次に、全面にシリコン膜１５を２０〜５０ｎｍ堆積
させ、このシリコン膜１５をエッチバックすることによ
り、コンタクトホール９内のみにシリコン膜１５を残
す。これにより、図７に示すような構造を得る。上記方
法により、拡散層上のコンタクトホール形成時の合わせ
マージンが広がると共に、周辺部の接合リークの抑制を
図ることができる。
【００７４】なお、コンタクトホール９内にシリコン膜
１５を形成する方法として、シリコンの選択成長を用い
ても同様の効果が得られることは云うまでもない。
１５を形成する方法として、シリコンの選択成長を用い
ても同様の効果が得られることは云うまでもない。
【００７５】なお、図７に挙げた例では、素子分離１４
としてＬＯＣＯＳを用いているが、この素子分離がトレ
ンチ分離であっても同様の効果が得られることは云うま
でもない。
としてＬＯＣＯＳを用いているが、この素子分離がトレ
ンチ分離であっても同様の効果が得られることは云うま
でもない。
【００７６】（実施例５）請求項８記載の実施例５を以
下に示す。実施例１または２におけるコンタクト窓の形
成後の、コンタクトホール底部へのシリコン膜の堆積
を、素子分離上に形成される、ゲート電極と配線とを接
続するためのコンタクトホールに対しても同時に行うも
のとする（図９参照）。
下に示す。実施例１または２におけるコンタクト窓の形
成後の、コンタクトホール底部へのシリコン膜の堆積
を、素子分離上に形成される、ゲート電極と配線とを接
続するためのコンタクトホールに対しても同時に行うも
のとする（図９参照）。
【００７７】なお、この場合コンタクトホール底部に堆
積するシリコン膜１０は、ゲート電極３の側壁と接触す
るように、オーバーエッチ量と同程度の厚さに形成する
ものとする。
積するシリコン膜１０は、ゲート電極３の側壁と接触す
るように、オーバーエッチ量と同程度の厚さに形成する
ものとする。
【００７８】このようにすれば、素子分離上に形成され
るコンタクトホール９がゲート電極３をまたいで形成さ
れても、コンタクトホール９底部に堆積されたシリコン
膜１５が、ゲート電極３の側壁と接触しているので、電
極の一部分を形成し、コンタクトの有効面積を確保で
き、これによりコンタクトの信頼性が向上する。
るコンタクトホール９がゲート電極３をまたいで形成さ
れても、コンタクトホール９底部に堆積されたシリコン
膜１５が、ゲート電極３の側壁と接触しているので、電
極の一部分を形成し、コンタクトの有効面積を確保で
き、これによりコンタクトの信頼性が向上する。
【００７９】また、コンタクトの信頼性確保のために、
拡散層６上やゲート電極３のコンタクト窓形成部にマー
ジンを設ける必要がなくなるので、省面積化を実現でき
る。なお、前記シリコン膜１５の上にシリサイド層１２
を形成すると、電極及びコンタクトの低抵抗化を図るこ
ともできる。
拡散層６上やゲート電極３のコンタクト窓形成部にマー
ジンを設ける必要がなくなるので、省面積化を実現でき
る。なお、前記シリコン膜１５の上にシリサイド層１２
を形成すると、電極及びコンタクトの低抵抗化を図るこ
ともできる。
【００８０】（実施例６）請求項８記載の実施例５を図
１１に示す。例えば、実施例１において、コンタクトホ
ール９形成後にシリコン膜１５を形成した後（図１−
（ｅ）参照）、圧力４５〜５５ｍＴｏｒｒ、温度２２０
〜３００℃の雰囲気において、ＳｉＨ４ガスを６〜１０
ｓｃｃｍ、ＷＦ６ガスを８〜１２ｓｃｃｍ流して反応さ
せ、コンタクトホール９内部にタングステンプラグ１８
を選択的に成長させる（図１１−（ａ）参照）。次に、
全面にアルミニウム膜１６を堆積し、パターニングによ
り電極・配線１０を形成する（図１１−（ｂ）参照）。
１１に示す。例えば、実施例１において、コンタクトホ
ール９形成後にシリコン膜１５を形成した後（図１−
（ｅ）参照）、圧力４５〜５５ｍＴｏｒｒ、温度２２０
〜３００℃の雰囲気において、ＳｉＨ４ガスを６〜１０
ｓｃｃｍ、ＷＦ６ガスを８〜１２ｓｃｃｍ流して反応さ
せ、コンタクトホール９内部にタングステンプラグ１８
を選択的に成長させる（図１１−（ａ）参照）。次に、
全面にアルミニウム膜１６を堆積し、パターニングによ
り電極・配線１０を形成する（図１１−（ｂ）参照）。
【００８１】これにより、コンタクトの低抵抗化が可能
となる。
となる。
【００８２】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法を用いて、コンタクトホール形成後
に、コンタクトホール底部にシリコン膜を、その上に第
２のシリサイド膜を形成することにより、コンタクト形
成時に拡散層が除去されて接合深さが浅くなってもコン
タクトホール底部に形成したシリコン膜が、シリサイド
膜の形成に伴う拡散層の侵食を補い、接合リークの抑制
が実現できる。また、前記第２のシリサイド膜を、すで
に拡散層上に形成されているシリサイド膜と接触するよ
うに形成することにより、拡散層全体の低抵抗化を実現
できる。さらに、コンタクトホール形成時に、合わせマ
ージンを十分取る必要がないため、高集積化が実現でき
る。
置及びその製造方法を用いて、コンタクトホール形成後
に、コンタクトホール底部にシリコン膜を、その上に第
２のシリサイド膜を形成することにより、コンタクト形
成時に拡散層が除去されて接合深さが浅くなってもコン
タクトホール底部に形成したシリコン膜が、シリサイド
膜の形成に伴う拡散層の侵食を補い、接合リークの抑制
が実現できる。また、前記第２のシリサイド膜を、すで
に拡散層上に形成されているシリサイド膜と接触するよ
うに形成することにより、拡散層全体の低抵抗化を実現
できる。さらに、コンタクトホール形成時に、合わせマ
ージンを十分取る必要がないため、高集積化が実現でき
る。
【図１】本発明に係るＭＩＳＦＥＴの製造工程図（実施
例１）
例１）
【図２】本発明に係るＭＩＳＦＥＴの断面図（実施例１
において、第２のシリサイド層が無い場合）
において、第２のシリサイド層が無い場合）
【図３】本発明に係るＭＩＳＦＥＴの製造工程図（実施
例２）
例２）
【図４】本発明に係るＭＩＳＦＥＴの断面図（実施例２
において、第２のシリサイド層が無い場合）
において、第２のシリサイド層が無い場合）
【図５】本発明に係るＭＩＳＦＥＴの製造工程図（全面
にシリコン膜堆積後、エッチバックする場 合）
にシリコン膜堆積後、エッチバックする場 合）
【図６】本発明に係るＭＩＳＦＥＴの製造工程図（実施
例３）
例３）
【図７】本発明に係るＭＩＳＦＥＴの断面図（実施例
４）
４）
【図８】コンタクトホールが、拡散層と素子分離の境界
上にまたがって形成された場合の断面図
上にまたがって形成された場合の断面図
【図９】本発明に係るＭＩＳＦＥＴの断面図（実施例
５）
５）
【図１０】コンタクトホールが、素子分離上のゲート電
極と素子分離の境界上にまたがって形成された場合の断
面図
極と素子分離の境界上にまたがって形成された場合の断
面図
【図１１】本発明に係るＭＩＳＦＥＴの断面図（実施例
６）
６）
【図１２】従来技術に係るＭＩＳＦＥＴの製造工程図
【図１３】拡散層上に形成したシリサイド層の膜厚が厚
い場合のコンタクトホールの断面図
い場合のコンタクトホールの断面図
【図１４】拡散層上に形成したシリサイド層の膜厚が薄
い場合のコンタクトホールの断面図
い場合のコンタクトホールの断面図
【図１５】特開平８−１７７６１号公報記載のＭＩＳＦ
ＥＴの製造工程図
ＥＴの製造工程図
１ シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ サイドウォール絶縁膜 ５ 不純物 ６ 拡散層 ７ シリサイド層 ８ 絶縁膜 ９ コンタクトホール １０ 電極・配線 １１ チタン膜 １２ 第２のシリサイド層 １３ 不純物拡散領域 １４ 素子分離 １５ シリコン膜 １６ アルミニウム膜 １７ バリアメタル １８ タングステンプラグ
Claims (10)
- 【請求項１】拡散層上または拡散層上に形成されたシリ
サイド層に接触してオーミック電極が形成された半導体
装置において、コンタクト窓底部の前記シリサイド層の
少なくとも一部を除去した領域に、シリコン膜を形成
し、該シリコン膜に前記オーミック電極が接触している
ことを特徴とする半導体装置。 - 【請求項２】拡散層上または拡散層上に形成されたシリ
サイド層に接触してオーミック電極が形成された半導体
装置において、コンタクト窓底部の前記シリサイド層の
少なくとも一部を除去した領域に、シリコン膜を形成
し、該シリコン膜上にシリサイド層を形成し、該シリサ
イド層に前記オーミック電極が接触していることを特徴
とする半導体装置。 - 【請求項３】拡散層上または拡散層上に形成されたシリ
サイド層に接触してオーミック電極が形成された半導体
装置において、前記オーミック電極のためのコンタクト
窓形成工程におけるオーバーエッチングにより前記シリ
サイド層の少なくとも一部を除去する工程と、その領域
にシリコン膜を形成する工程と、該シリコン膜に前記オ
ーミック電極を形成する工程を有する半導体装置の製造
方法。 - 【請求項４】拡散層上または拡散層上に形成されたシリ
サイド層に接触してオーミック電極が形成された半導体
装置において、前記オーミック電極のためのコンタクト
窓形成工程におけるオーバーエッチングにより前記シリ
サイド層の少なくとも一部を除去する工程と、その領域
にシリコン膜を形成する工程と、該シリコン膜上にシリ
サイド層を形成する工程と、該シリサイド膜上に前記オ
ーミック電極を形成する工程とを有する半導体装置の製
造方法。 - 【請求項５】拡散層上または拡散層上に形成されたシリ
サイド層に接触してオーミック電極が形成された半導体
装置において、前記オーミック電極のためのコンタクト
窓形成工程におけるオーバーエッチングにより前記シリ
サイド層の少なくとも一部を除去する工程と、全面にシ
リコン膜を形成する工程と、該シリコン膜上にバリアメ
タルを形成する工程と、該バリアメタルと前記シリコン
膜とを反応させてシリサイド層を形成する工程とを有す
る半導体装置の製造方法。 - 【請求項６】請求項１記載の半導体装置において、オー
ミック電極のためのコンタクト窓を、拡散層と素子分離
に渡ってその境界上にまたがって形成し、コンタクト窓
底部の前記シリサイド層及び前記素子分離となる絶縁膜
の少なくとも一部を除去した領域に、シリコン膜を形成
し、該シリコン膜上に第２のシリサイド層が形成され、
該第２のシリサイド層に前記オーミック電極が接触して
いることを特徴とする半導体装置。 - 【請求項７】請求項１記載の半導体装置において、オー
ミック電極のためのコンタクト窓を、拡散層と素子分離
に渡ってその境界上にまたがって形成する工程と、前記
コンタクト窓形成工程におけるオーバーエッチングによ
り前記シリサイド層及び前記素子分離となる絶縁膜の少
なくとも一部を除去した領域に、シリコン膜を形成する
工程と、該シリコン膜上に第２のシリサイド層が形成す
る工程とを有する半導体装置の製造方法。 - 【請求項８】請求項１記載の半導体装置の製造方法にお
いて、オーミック電極のためのコンタクト窓が、素子分
離上に形成された配線と素子分離に渡って、その境界上
にまたがって形成され、該コンタクト窓底部の前記シリ
サイド層及び前記素子分離となる絶縁膜の少なくとも一
部を除去した領域に、シリコン膜が形成されていること
を特徴とする半導体装置。 - 【請求項９】請求項２または６記載の半導体装置におい
て、拡散層上のシリサイド層と接触するようにシリコン
膜上のシリサイド膜を形成することを特徴とする半導体
装置。 - 【請求項１０】請求項２、６または８記載の半導体装置
において、前記オーミック電極のためのコンタクト窓底
部の前記シリサイド層の少なくとも一部を除去した領域
に、シリコン膜が形成されたコンタクト窓底部に形成さ
れたシリコン膜上にタングステンの選択成長により形成
されたプラグを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08922096A JP3391181B2 (ja) | 1996-04-11 | 1996-04-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08922096A JP3391181B2 (ja) | 1996-04-11 | 1996-04-11 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283462A true JPH09283462A (ja) | 1997-10-31 |
| JP3391181B2 JP3391181B2 (ja) | 2003-03-31 |
Family
ID=13964655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08922096A Expired - Fee Related JP3391181B2 (ja) | 1996-04-11 | 1996-04-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391181B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188264A (ja) * | 1998-11-24 | 2000-07-04 | Hyundai Electronics Ind Co Ltd | タングステンビットラインの形成方法 |
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| KR20010065293A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 반도체 소자의 트랜지스터 제조방법 |
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
| US7179737B2 (en) | 2003-09-11 | 2007-02-20 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| JP2009278053A (ja) * | 2008-05-19 | 2009-11-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| WO2024058820A1 (en) * | 2022-09-14 | 2024-03-21 | Microchip Technology Incorporated | Forming a partially silicided element |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102387919B1 (ko) | 2015-05-21 | 2022-04-15 | 삼성전자주식회사 | 반도체 장치 |
-
1996
- 1996-04-11 JP JP08922096A patent/JP3391181B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121120A (en) * | 1997-08-07 | 2000-09-19 | Nec Corporation | Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer |
| JP2000188264A (ja) * | 1998-11-24 | 2000-07-04 | Hyundai Electronics Ind Co Ltd | タングステンビットラインの形成方法 |
| KR20010065293A (ko) * | 1999-12-29 | 2001-07-11 | 박종섭 | 반도체 소자의 트랜지스터 제조방법 |
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
| US7179737B2 (en) | 2003-09-11 | 2007-02-20 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| JP2009278053A (ja) * | 2008-05-19 | 2009-11-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7936016B2 (en) | 2008-05-19 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| US8148248B2 (en) | 2008-05-19 | 2012-04-03 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
| WO2024058820A1 (en) * | 2022-09-14 | 2024-03-21 | Microchip Technology Incorporated | Forming a partially silicided element |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3391181B2 (ja) | 2003-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6562716B2 (en) | Method for fabricating semiconductor device | |
| US6190976B1 (en) | Fabrication method of semiconductor device using selective epitaxial growth | |
| JP2000243958A (ja) | 半導体装置およびその製造方法 | |
| JPH10173177A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JPH1117181A (ja) | 半導体装置の製造方法 | |
| KR20040029119A (ko) | 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체 | |
| US6218276B1 (en) | Silicide encapsulation of polysilicon gate and interconnect | |
| JPH08236761A (ja) | 半導体装置の製造方法 | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| US7109116B1 (en) | Method for reducing dendrite formation in nickel silicon salicide processes | |
| JP2675713B2 (ja) | 半導体装置及びその製造方法 | |
| JP3391181B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07254574A (ja) | 電極形成方法 | |
| JP3190858B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0237093B2 (ja) | Handotaisochinoseizohoho | |
| JP2833468B2 (ja) | 半導体装置の製造方法 | |
| JP3011941B2 (ja) | 半導体装置の製造方法 | |
| JP3729368B2 (ja) | 半導体装置の製造方法 | |
| JPH0521458A (ja) | 半導体装置およびその製造方法 | |
| JPH10313117A (ja) | Ｍｉｓトランジスタ及びその製造方法 | |
| JPH11312804A (ja) | 半導体装置およびその製造方法 | |
| JP3581253B2 (ja) | 半導体装置およびその製造方法 | |
| KR100264209B1 (ko) | 반도체장치의 제조방법 | |
| JPH0661254A (ja) | 半導体装置の製造方法 | |
| JPH09320993A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100124 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120124 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |