KR100357186B1 - 반도체 소자의 콘택 형성방법 - Google Patents

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Abstract

본 발명은 콘택홀 하부의 프로파일을 볼록한 형태를 갖도록 개조하여 티타늄막 증착시 스텝 커버레이지를 향상시키고 후속 열처리 공정에 의해 실리사이드막의 덩어리화를 억제하여 콘택 저항을 줄이도록 한 반도체 소자의 콘택 형성방법에 관한 것으로서, 반도체 기판에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 하부의 프로파일이 볼록한 타원 형태를 갖도록 반도체 기판의 표면을 선택적으로 제거하는 단계와, 상기 볼록한 타원 형태를 갖는 콘택홀을 포함한 전면에 고융점 금속막을 형성하는 단계와, 상기 반도체 기판에 어닐 공정을 실시하여 상기 고융점 금속막과 반도체 기판의 계면에 고융점 실리사이드막을 형성하는 단계와, 상기 고융점 실리사이드막을 포함한 반도체 기판의 전면에 베리어 금속막 및 금속막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 콘택 형성방법{method for forming contact of semiconductor device}
본 발명은 반도체 소자의 콘택 형성방법에 관한 것으로, 특히 콘택(contact) 저항을 줄이는데 적당한 반도체 소자의 콘택 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제품이 집적화됨에 따라 콘택 크기도 작아진다.기가(Giga)급 기술에는 0.2㎛ 이하의 콘택이 사용되고, 큰 에스펙트 비(Aspect ratio)에 의한 공정 부담을 줄이기 위하여 기존의 메탈-투-엑티브(metal-to-active scheme)에서 비트라인-투-엑티브 스??(bitline-to-active scheme)으로의 전환이 이루어지고 있다.
이때 후속 열공정(커패시터 형성 등)에 의하여 콘택 하부(contact bottom)에 있는 실리사이드 덩어리(silicide agglomeration)가 심화되어 콘택 저항이 커지는 문제점으로 대두되고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 콘택 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 층간 절연막(12)을 형성하고, 포토 및 식각공정으로 통해 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀(13)을 형성한다.
이때 상기 콘택홀(13)의 하부 프로파일은 원판형이고 하부는 엑티브 계면에 평행하다.
도 1b에 도시한 바와 같이, 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 티타늄(Ti)막(14)을 증착한다.
여기서 상기 콘택홀(13)의 하부 에지(bottom edge)에서 스텝 커버레이지(step coverage)가 10%정도로 얇다.
이어, 상기 티타늄막(14)이 형성된 반도체 기판(11)에 어닐(anneal) 공정을 실시하여 상기 반도체 기판(11)과 티타늄막(14)의 계면에 티타늄 실리사이드막(15)을 형성한다.
즉, 상기 어닐 공정에 의해 상기 티타늄막(14)의 티타늄(Ti)과 반도체 기판(11)의 실리콘(silicon)이 반응하여 반도체 기판(11)과 티타늄막(14)의 계면에 균일한 두께는 갖는 티타늄 실리사이드(TiSix)막(15)이 형성된다.
도 1c에 도시한 바와 같이, 상기 티타늄 실리사이드막(15)을 포함한 반도체 기판(11)의 전면에 질화 티타늄(TiN)막(16)을 형성하고, 상기 질화 티타늄막(16)상에 텅스텐(W)막(17)을 형성한다.
한편, 후속 공정에 의한 히트 사이클(heat cycle)(커패시터 형성 등)에 의하여 상기 균일하게 형성된 티타늄 실리사이드막(15)이 하부 에지로부터 수축(shrink)하면서 반구(半球) 형태로 변하여 덩어리로 진행됨에 따라 콘택의 실질적인 면적이 줄어든다.
상기와 같이 티타늄 실리사이드막(15)이 히티 사이클에 의해 덩어리로 진행되면 콘택 저항은 최소 40%증가하고, 또한 콘택 크기가 작을수록 티타늄막의 스텝 커버레이지가 심화된다.
그러나 상기와 같은 종래의 반도체 소자의 콘택 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 콘택홀내의 평탄한 중앙부는 상대적으로 원자의 화학적인포텐셜(chemical potential)이 작기 때문에 실리사이드막을 형성한 후 하부 에지의 실리사이드 원자가 중앙부로 확산되어 실라사이드막이 덩어리화 되어 콘택 사이즈가 줄어들고 콘택 저항이 증가한다.
둘째, 하부 에지에서 10%이하의 작은 스텝 커버레이지를 가지므로 티타늄 실리사이드막의 덩어리화가 빠르게 진행된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 콘택홀 하부의 프로파일을 볼록한 형태를 갖도록 개조하여 티타늄막 증착시 스텝 커버레이지를 향상시키고 후속 열처리 공정에 의해 실리사이드막의 덩어리화를 억제하여 콘택 저항을 줄이도록 한 반도체 소자의 콘택 형성방법에 관한 것이다.
도 1a 내지 도 1c는 종래의 반도체 소자의 콘택 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 층간 절연막
23 : 콘택홀 24 : 티타늄막
25 : 티타늄 실리사이드막 26 : 질화 티타늄막
27 : 텅스텐막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 콘택 형성방법은 반도체 기판에 층간 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 하부의 프로파일이 볼록한 타원 형태를 갖도록 반도체 기판의 표면을 선택적으로 제거하는 단계와, 상기 볼록한 타원 형태를 갖는 콘택홀을 포함한 전면에 고융점 금속막을 형성하는 단계와, 상기 반도체 기판에 어닐 공정을 실시하여 상기 고융점 금속막과 반도체 기판의 계면에 고융점 실리사이드막을 형성하는 단계와, 상기 고융점 실리사이드막을 포함한 반도체 기판의 전면에 베리어 금속막 및 금속막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 콘택 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 콘택 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 층간 절연막(22)을 형성하고, 포토 및 식각공정을 상기 반도체 기판(21)이 표면이 소정부분 노출되도록 상기 층간 절연막(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.
도 2b에 도시된 바와 같이, 상기 층간절연막(22)에 대해서는 낮은 식각률(etch rate)을 가지며 반도체 기판(21)에 대해서는 높은 식각률을 갖는 등방성 건식 식각을 실시한다.
이때, 접합 영역이 노출되므로 접합 특성을 저하시키는 않는 범위 내에서 적절한 식각 타겟(target)을 설정하며, 비등방성 건식 식각과 인-시튜(in-situ)로 진행할 수 있다.
또한, O2가스 등을 더 사용하여 등방성 식각과 함께 콘택홀(23) 형성시 마스크로 사용된 포토레지스트의 제거 공정이 동시에 수행되도록 할 수 있다.
한편, 등방성 건식 식각은 ECR(Electron Cyclotron Resonance) 방식, TCP(Transformer Coupled Plasma) 방식, HELICON 방식 등 거의 모든 건식 식각 장비에서 이루어질 수 있으나, 본 발명에서는 ICP(Induced Coupled Plasma) 방식의 챔버(chamber)에서 다음과 같은 상세 공정 조건(recipe)을 사용하여 실시한다.
가) -10 ∼ 100℃ 범위의 웨이퍼 온도.
나) 300 ∼ 1200W 범위의 RF 전원(radio frequency power).
다) 0.1 ∼ 1.0Torr 범위의 압력.
라) 주 식각 가스 및 유량(flow rate) : NF3가스, 10 ∼ 70SCCM.
마) 식각 선택비 조절용 가스 유량 : N2가스, 50 ∼ 250SCCM 및 He 가스 100∼400SCCM(O2가스도 식각 선택비 조절용 가스로 사용될 수 있음).
바) 전체 가스 유량 : 180 ∼ 700SCCM.
상기와 같은 공정 조건으로 등방성 건식 식각을 진행하게 되면, 반도체 기판(21) : 층간 절연막(22)의 선택비가 3:1 이상을 나타내기 때문에 콘택홀(23) 하부의 반도체 기판(21)이 등방성 식각되어 볼록한 타원 형태를 가지게 된다.
도 2c에 도시한 바와 같이, 상기 볼록한 타원 형태를 갖는 콘택홀(23)을 포함한 반도체 기판(21)의 전면에 티타늄(Ti)막(24)을 형성한다.
이어, 상기 티타늄막(24)이 형성된 반도체 기판(21)에 어닐(anneal) 공정을 실시하여 상기 티타늄막(24)과 반도체 기판(21)의 계면에 티타늄 실리사이드막(25)을 형성한다.
즉, 상기 어닐 공정에 의해 상기 티타늄막(24)의 티타늄(Ti)과 반도체 기판(25)의 실리콘(silicon)을 반응시키어 티타늄막(24)과 반도체 기판(21)의 계면에 균일한 두께를 갖는 티타늄 실리사이드(TiSix)막(25)을 형성한다.
도 2d에 도시한 바와 같이, 상기 티타늄 실리사이드막(25)을 포함한 반도체 기판(21)의 전면에 금속 베리어막으로 질화 티타늄(TiN)막(26)을 형성하고, 상기질화 티타늄막(26)상에 텅스텐(W)막(27)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 콘택 형성방법은 다음과 같은 효과가 있다.
즉, 콘택홀의 하부를 볼록한 형태로 형성함으로서 균일한 실리사이드막을 형성한 후, 후속 공정에 등에 의하여 콘택홀 중앙부와의 곡률 반경에 의한 화학적인 포텐셜 차이가 줄어들게 하여 실리사이드막이 응집되는 것을 방지함으로서 콘택 저항의 증가나 스텝 커버레이지의 불량을 미연에 방지할 수 있다.

Claims (2)

  1. 반도체 기판에 층간 절연막을 형성하는 단계;
    상기 반도체 기판의 표면이 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;
    상기 콘택홀 하부의 프로파일이 볼록한 타원 형태를 갖도록 반도체 기판의 표면을 선택적으로 제거하는 단계;
    상기 볼록한 타원 형태를 갖는 콘택홀을 포함한 전면에 고융점 금속막을 형성하는 단계;
    상기 반도체 기판에 어닐 공정을 실시하여 상기 고융점 금속막과 반도체 기판의 계면에 고융점 실리사이드막을 형성하는 단계;
    상기 고융점 실리사이드막을 포함한 반도체 기판의 전면에 베리어 금속막 및 금속막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제 1 항에 있어서, 상기 볼록한 형태를 갖는 콘택홀은 층간 절연막과 반도체 기판의 식각비를 다르게 하여 등방성 건식 식각으로 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.
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