KR100575620B1 - 살리사이드막 형성방법 - Google Patents

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Abstract

본 발명은 살리사이드막 형성방법에 관한 개시한 것으로서, PMOS영역과 NMOS영역이 정의된 반도체기판을 제공하는 단계와, 기판 전면에 불순물이 도핑된 다결정 실리콘막을 형성하는 단계와, 실리콘막을 선택 식각하여 상기 PMOS영역과 NMOS영역에 각각 PMOS용 게이트와 NMOS용 게이트를 형성하는 단계와, PMOS용 게이트와 NMOS용 게이트의 양측면에 각각 절연 스페이서를 형성하는 단계와, PMOS영역을 덮고 NMOS영역을 노출시킨 다음, 상기 기판 전면에 N+ 이온주입을 실시하여 NMOS용 게이트 하부의 양측 기판에 N형 소오스/드레인을 형성하는 단계와, NMOS영역을 덮고 PMOS영역을 노출시킨 다음, 상기 기판 전면에 P+이온주입을 실시하여 제 PMOS용 게이트 하부의 양측 기판에 P형 소오스/드레인을 형성하는 단계와, 상기 구조의 기판 전면에 실리사이드 형성용 물질층을 형성하는 단계와, 실리사이드 형성용 물질층을 살리사이드 공정을 진행하여 N형,P형 소오스/드레인, 상기 NMOS용 게이트 및 PMOS용 게이트 표면에 선택적으로 살리사이드막을 형성하는 단계와, 미반응된 실리사이드 형성용 물질층을 습식 식각하는 단계와, 결과물에 플라즈마 건식 세정 공정을 실시하여 상기 PMOS용 게이트, NMOS용 게이트 및 N형,P형 소오스/드레인의 표면을 평탄화하는 단계를 포함한다.

Description

살리사이드막 형성방법{method for forming salicide layer}
도 1a 내지 도 1e는 종래기술에 따른 살리사이드막 형성방법을 설명하기 위한 공정단면도.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도.
도 3a 내지 도 3e는 본 발명에 따른 살리사이드막 형성방법을 설명하기 위한 공정단면도.
본 발명은 반도체소자의 형성방법에 관한 것으로, 보다 구체적으로는 반도체소자의 살리사이드(SALICIDE:Self ALIgned SiliCIDE) 공정을 진행하는 데 있어서, 살리사이드막 표면이 불균일해지는 것을 방지하여 전기적 특성을 향상시킬 수 있는 살리사이드막 형성방법에 관한 것이다.
일반적으로, 고속의 반도체 소자를 구성하기 위하여 게이트 전극과 소오스/드레인 영역의 면저항과 콘택 저항을 감소시켜야 한다.
이를 위하여, 게이트 전극과 소오스/드레인 영역에만 선택적으로 비저항이 낮은 실리사이드(silicide)를 형성시키는 살리사이드 공정이 널리 사용되고 있다.
특히 1G 이상의 DRAM 또는 로직(logic) 및 통합 메모리 로직(Merged Memory Logic; MML) 소자 등의 게이트 특성을 향상시키기 위해 살리사이드 게이트 공정이 많이 적용되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 살리사이드막 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 살리사이드막 형성방법은, 도 1a에 도시된 바와 같이, PMOS영역과 NMOS영역이 정의된 반도체기판(1) 상에 실리콘 산화막(3)을 15∼30Å두께로 증착한다. 여기서, 상기 반도체기판(1)에 STI(Shallow Trench Isolation) 및 웰(well) 형성 공정은 생략하기로 한다.
이어, 상기 실리콘 산화막(3) 위에 불순물이 도핑된 다결정 실리콘막(5)을 1500∼2500Å두께로 증착한다. 그런 다음, 상기 다결정 실리콘막(5) 위에 감광막(미도시)을 도포하고 노광 및 현상하여 게이트 형성영역을 노출시키는 감광막 패턴(9)을 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 불순물이 도핑된 다결정 실리콘막을 식각하여 NMOS영역과 PMOS영역에 각각 NMOS용 게이트(6a) 및 PMOS용 게이트(6b)를 형성한 다음, 상기 감광막 패턴을 제거한다.
이어, 도 1c에 도시된 바와 같이, 상기 게이트 구조 전면에 실리콘 질화막(미도시)을 증착하고 나서, 상기 기판 표면이 노출되는 시점까지 실리콘 질화막 및 실리콘 산화막을 에치백(etch back)하여 각각의 NMOS용 게이트(6a) 및 PMOS용 게이트(6b)의 양측면에 절연 스페이서(7)를 형성한다. 이때, 도면부호 4는 게이트절연 막을 나타낸 것이다.
그런 다음, 감광막을 이용하여 PMOS영역을 덮고 NMOS영역을 노출시킨 다음, 기판 전면에 N+ 이온주입을 실시하여 NMOS용 게이트(6a) 하부의 양측 기판에 N형 소오스/드레인(a)을 형성한다. 그런 다음, 이와는 반대로, NMOS영역을 덮고 PMOS영역을 노출시킨 다음, 기판 전면에 P+이온주입을 실시하여 제 PMOS용 게이트(6b) 하부의 양측 기판에 P형소오스/드레인(b)을 형성한다.
이 후, 도 1d에 도시된 바와 같이, 상기 구조의 기판 전면에 Ge이온을 이온주입을 실시한다. 이때, 상기 Ge이온 주입 공정은 NMOS용 게이트(6a), PMOS용 게이트(6b)의 다결정 실리콘 그레인 크기를 변경시켜 살리사이드의 균일도를 향상시키기 위한 것으로서, 시트저항을 개선시키는 역할을 한다.
이어, 도 1e에 도시된 바와 같이, 상기 결과물 전면에 고융점 금속, 예를들면, Co, Ti등의 물질을 증착하여 실리사이드 형성용 물질층(미도시)을 형성하고 나서, 상기 실리사이드 형성용 물질층(미도시)에 열처리를 포함한 살리사이드 공정을 진행하여 NMOS용 게이트(6a), PMOS용 게이트(6b), N형 소오스/드레인(a) 및 P형 소오스/드레인(b) 표면에 살리사이드막(8)을 형성한다. 이때, 미반응된 실리사이드 형성용 물질층을 습식 식각하여 제거한다.
도 2는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도이다.
상술한 바와 같이, 종래의 기술에서는 살리사이드 공정을 진행하기 이전에 Ge이온 주입 공정을 진행시켜 살리사이드막이 형성될 부위의 입자 크기를 변경시켜 살리사이드의 균일도를 향상시키기 위한 것으로서, 시트저항을 개선시키는 방법을 적용하였다.
그러나, Ge이온 주입 공정을 진행시킴에도 불구하고, 살리사이드 형성 공정 시에 열처리 등의 공정 조건에 의해 살리사이드막이 불균일하게 형성되며, 이로써, PMOS용 게이트의 그레인 사이에 자연산화막 및 오염물질이 형성되고, 이로 인해 살리사이드막이 불균일하게 형성되거나 뭉침 현상(agglomerate)이 발생될 수 있다.
특히, NMOS영역에 비해 PMOS영역에서 살리사이드막이 더 불균일하게 형성되는데, 그 이유는 PMOS용 게이트의 그레인이 NMOS용 게이트의 그레인과 비교하여 상대적으로 거칠기 때문이다. 이와 같이 불균일하게 형성된 살리사이드막은 소자 결함 또는 필드 산화막에서의 누설 전류 등의 문제를 야기시킨다.
따라서, 이러한 문제점을 해결하기 위해, 미반응된 실리사이드 형성용 물질층을 습식식각 시간을 길게 하게되면 PMOS영역 내의 PMOS용 게이트 및 P형 소오스/드레인에 살리사이드막이 정상적으로 생성된다. 그러나, 상기 습식식각 시간을 길게 하면 필드영역의 손상을 가져오게 되므로, 누설 전류를 야기시키며, 또한, 이 과정에서, 과도 식각하게 되면, PMOS용 게이트 및 P형 소오스/드레인이 손실되어 디바이스의 열화를 가져온다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 살리사이드 공정 이후 살리사이드막이 형성된 부위에 Ar가스를 이용한 플라즈마 방식의 건식 세정 공정을 실시함으로써, 살리사이드막의 균일도를 개선시킬 수 있는 살리사이드막 형성방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 살리사이드막 형성방법은 PMOS영역과 NMOS영역이 정의된 반도체기판을 제공하는 단계와, 상기 기판 전면에 불순물이 도핑된 다결정 실리콘막을 형성하는 단계와, 상기 실리콘막을 선택 식각하여 상기 PMOS영역과 NMOS영역에 각각 PMOS용 게이트와 NMOS용 게이트를 형성하는 단계와, 상기 PMOS용 게이트와 NMOS용 게이트의 양측면에 각각 절연 스페이서를 형성하는 단계와, 상기 PMOS영역을 덮고 NMOS영역을 노출시킨 다음, 상기 기판 전면에 N+ 이온주입을 실시하여 NMOS용 게이트 하부의 양측 기판에 N형 소오스/드레인을 형성하는 단계와, 상기 NMOS영역을 덮고 PMOS영역을 노출시킨 다음, 상기 기판 전면에 P+이온주입을 실시하여 제 PMOS용 게이트 하부의 양측 기판에 P형 소오스/드레인을 형성하는 단계와, 상기 구조의 기판 전면에 실리사이드 형성용 물질층을 형성하는 단계와, 상기 실리사이드 형성용 물질층을 살리사이드 공정을 진행하여 N형,P형 소오스/드레인, 상기 NMOS용 게이트 및 PMOS용 게이트 표면에 선택적으로 살리사이드막을 형성하는 단계와, 상기 미반응된 실리사이드 형성용 물질층을 습식 식각하는 단계와, 상기 결과물에 아르곤 가스를 이용하는 플라즈마 건식 세정 공정을 실시하여 상기 PMOS용 게이트, NMOS용 게이트 및 N형,P형 소오스/드레인 상에 형성된 실리사이드막 표면의 평탄도를 균일하게 하는 단계를 포함한다.
상기 미반응된 실리사이드 형성용 물질층의 습식 식각 공정과 상기 플라즈마 건식 세정 공정은 인-시튜로 진행하는 것이 바람직하다.
상기 플라즈마 건식 세정 공정 조건은, 바람직하게는, 1000mTorr의 압력과 2000W의 바이어스 파우워를 가한다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 살리사이드막 형성방법을 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 살리사이드막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 살리사이드막 형성방법은, 도 3a에 도시된 바와 같이, NMOS영역 및 PMOS영역이 정의된 반도체기판(11)을 제공한다. 이어, 상기 기판(11) 전면에 실리콘 산화막(13) 및 불순물이 도핑된 다결정실리콘막(15)을 차례로 형성한다.
이때, 상기 실리콘 산화막(13)은 15∼30Å두께로 형성하고, 상기 불순물이 도핑된 다결정 실리콘막(15)은 1500∼2500Å두께로 형성한다.
이어, 상기 다결정 실리콘막(15) 위에 감광막을 도포하고, 노광 및 현상하여 PMOS용 게이트영역 및 NMOS용 게이트영역을 노출시키는 감광막 패턴(19)을 형성한다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 감광막 패턴을 마스크로 하여 상기 다결정 실리콘막을 식각하여 각각 NMOS용 게이트(15a)와 PMOS용 게이트(15b)를 형성한다. 이후, 감광막 패턴을 제거한다.
이어, 도 3c에 도시된 바와 같이, 상기 게이트 구조 전면에 실리콘 질화막(미도시)을 증착하고 나서, 상기 실리콘 질화막 및 실리콘 산화막을 에치백하여 게이트산화막(13) 및 NMOS용 게이트(15a)와 PMOS용 게이트(15b)의 양측면에 각각 절 연 스페이서(16)를 형성한다.
그런 다음, 감광막을 이용하여 PMOS영역을 덮고 NMOS영역을 노출시킨 다음, 기판 전면에 N+ 이온주입을 실시하여 NMOS용 게이트(15a) 하부의 양측 기판에 N형 소오스/드레인(c)을 형성한다. 그런 다음, 이와는 반대로, NMOS영역을 덮고 PMOS영역을 노출시킨 다음, 기판 전면에 P+이온주입을 실시하여 제 PMOS용 게이트(15b) 하부의 양측 기판에 P형소오스/드레인(d)을 형성한다.
이때, PMOS용 게이트와 NMOS용 게이트의 다결정 실리콘 그레인 사이에는 자연산화막(미도시)이 형성되어져 있다. 특히, NMOS용 게이트에 비해 PMOS용 게이트의 다결정 실리콘 그레인이 훨씬 크다. 따라서, 상기 그레인 사이에 형성된 자연산화막 및 오염물질은 이후의 살리사이드막의 형성을 방해하여 균일하지 못하게 하는 역할을 한다.
이후, 도 3d에 도시된 바와 같이, 상기 결과물 전면에 고융점 금속, 예를들면, Co, Ti등의 물질을 증착하여 실리사이드 형성용 물질층(미도시)을 형성하고 나서, 상기 실리사이드 형성용 물질층(미도시)에 살리사이드 공정을 진행하여 NMOS용 게이트(15a), PMOS용 게이트(15b), N형 소오스/드레인(c) 및 P형 소오스/드레인(d) 표면에 살리사이드막(18)을 형성한다. 이어, 미반응된 실리사이드 형성용 물질층을 습식 식각하여 제거한다.
그런 다음, 도 3d에 도시된 바와 같이, 상기 실리사이드 형성용 물질층의 습식 식각 공정 후 인-시튜(in-situ)로 상기 결과물 전면에 플라즈마를 이용한 건식 세정 공정(17)을 진행하여 살리사이드막 형성을 방해하는 인자인 자연산화막 등의 오염물질을 제거한다. 이때, 상기 건식 세정 공정(17)은 1000mTorr의 높은 압력과 2000W의 바이어스 파우워를 가하며, 플라마즈로는 Ar가스를 이용한다.
상술한 플라즈마를 이용한 건식 세정 공정의 원리는 다음과 같다.
불활성의 Ar가스는 무선주파수(radio frequency)의 방전으로 활성화되면서 기판 표면의 유기 및 무기오염, 자연산화막과의 순수한 물리적 반응에 의해 상기 오염된 표면의 불순물만 제거한다. 이때, Ar가스 대신 산소나 수소를 이용하면 산화나 환원반응 등 오염물 제거 이외의 원하지 않는 부차적인 화학반응이 일어나게 된다. 한편, 불활성의 Ar가스를 이용한 플라즈마 방식의 건식 세정 공정은 오염물 제거 이외에도 표면을 플라즈마 할성화시켜 주기 때문에 미세한 요철을 형성시켜 접착물질과 계면 사이에서 접착력 증대 효과를 줄 수 있다.
본 발명에 따르면, 미반응된 실리사이드 형성용 물질층을 습식 식각하여 제거한 후, 인-시튜로 Ar가스를 이용한 플라즈마 방식의 건식 세정 공정을 진행함으로써, 기판 표면 및 NMOS용 게이트(15a)와 PMOS용 게이트(15b)의 다결정 실리콘 그레인 사이의 유기 및 무기오염, 자연산화막이 잔류되는 것을 억제하고, 이로써, 살리사이드막의 균일도를 향상시킨다.
이상에서와 같이, 본 발명은 살리사이드막 형성 공정 후의 미반응된 실리사이드 형성용 물질층을 습식 식각하여 제거한 다음, 인-시튜로 Ar가스를 이용한 플라즈마 방식의 건식 세정 공정을 진행함으로써, 살리사이드막이 형성된 부위의 오염물질을 제거하여 살리사이드막의 균일도를 향상시키는 한편, 상기 살리사이드막 이 형성된 부위의 표면을 플라즈마 할성화시켜 미세한 요철을 형성시키기 때문에 접착물질과 계면 사이에서 접착력 증대 효과를 줄 수 있다.
따라서, 본 발명은 게이트의 시트저항 및 열안정성에 우수한 디바이스의 전기적 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. PMOS영역과 NMOS영역이 정의된 반도체기판을 제공하는 단계와,
    상기 기판 전면에 불순물이 도핑된 다결정 실리콘막을 형성하는 단계와,
    상기 실리콘막을 선택 식각하여 상기 PMOS영역과 NMOS영역에 각각 PMOS용 게이트와 NMOS용 게이트를 형성하는 단계와,
    상기 PMOS용 게이트와 NMOS용 게이트의 양측면에 각각 절연 스페이서를 형성하는 단계와,
    상기 PMOS영역을 덮고 NMOS영역을 노출시킨 다음, 상기 기판 전면에 N+ 이온주입을 실시하여 NMOS용 게이트 하부의 양측 기판에 N형 소오스/드레인을 형성하는 단계와,
    상기 NMOS영역을 덮고 PMOS영역을 노출시킨 다음, 상기 기판 전면에 P+이온주입을 실시하여 제 PMOS용 게이트 하부의 양측 기판에 P형 소오스/드레인을 형성하는 단계와,
    상기 구조의 기판 전면에 실리사이드 형성용 물질층을 형성하는 단계와,
    상기 실리사이드 형성용 물질층을 살리사이드 공정을 진행하여 N형,P형 소오스/드레인, 상기 NMOS용 게이트 및 PMOS용 게이트 표면에 선택적으로 살리사이드막을 형성하는 단계와,
    상기 미반응된 실리사이드 형성용 물질층을 습식 식각하는 단계와,
    상기 결과물에 아르곤 가스를 이용하는 플라즈마 건식 세정 공정을 실시하여 상기 PMOS용 게이트, NMOS용 게이트 및 N형,P형 소오스/드레인 상에 형성된 실리사이드막 표면의 평탄도를 균일하게 하는 단계를 포함한 것을 특징으로 하는 살리사이드막 형성방법.
  2. 제 1항에 있어서, 상기 미반응된 실리사이드 형성용 물질층의 습식 식각 공정과 상기 플라즈마 건식 세정 공정은 인-시튜로 진행하는 것을 특징으로 하는 살리사이드막 형성방법.
  3. 삭제
  4. 제 1항에 있어서, 상기 플라즈마 건식 세정 공정은 1000mTorr의 압력과 2000W의 바이어스 파우워를 가하는 것을 특징으로 하는 살리사이드막 형성방법.
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