KR100214846B1 - 반도체 소자의 실리사이드 형성방법 - Google Patents
반도체 소자의 실리사이드 형성방법 Download PDFInfo
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Abstract
본 발명은 모스펫의 소오스 드레인과 콘택용 금속층간에 형성되는 실리사이드를 자기정렬(Self-Align) 방법으로 형성하는 반도체 소자의 실리사이드 형성방법을 개시한다. 이 방법은 먼저 반도체 기판에 소자분리용 필드 산화막을 형성한다. 그런다음, 반도체 기판의 표면위로 돌출된 필드산화막을 연마하여 평탄화시키고, 필드산화막 사이의 소정 위치에, 낮은 콘택저항을 위한 실리사이드가 소오스 및 드레인 위에 형성된 LDD구조의 소오스/드레인 및 게이트 전극을 형성한다. 그런다음, 필드산화막 위 가장자리 부분의 실리사이드를 제거한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 모스펫의 소오스 드레인과 콘택용 금속층간에 형성되는 실리사이드를 자기정렬(Self-Align) 방법으로 형성하는 반도체 소자의 실리사이드 형성방법에 관한 것이다.
반도체 소자는 급속한 속도로 고집적화가 이루어지고 있다. 이러한 고집적화를 이룩하기 위해서는 종래 소자에서 대단히 많은 부분들의 축소화가 이루어져야 한다. 이러한 부분들 중 3가나 5가의 불순물 이온을 반도체 기판상에 주입하여 소오스(Source), 드레인(Drain) 영역을 형성시키는 이온주입에 의한 접합 형성공정에서 확산접합층 깊이를 낮추기 위한 공정은 매우 중요하다. 아울러, 상기 이온주입 공정중, 게이트 전극으로 사용되는 폴리실리콘에 불순물 이온을 주입하여 폴리실리콘의 비저항이 낮아지게 된다.
이와 같은 활성영역에서의 전도성의 향상은 금속층과의 오믹 접촉을 위하여 소자의 집적도 증가에 따라 필수적으로 수반되어야 한다.
그러나, 상기와 같은 불순물 이온주입만으로는 비저항값의 감소에 그 한계가 있으므로, 소오스와 드레인 영역 및 폴리실리콘 게이트의 위에 Ta, Mo, W, Ti, Co등과 같은 고융점 금속을 증착하여 상기 금속과 실리콘의 화합물인 실리사이드(silicide)를 형성해 주는 방법이 제시되었다.
상기한 실리사이드를 소오스, 게이트 및 드레인 영역에 형성할 때, 소오스, 게이트 및 드레인 영역을 포함한 전면에 금속막을 증착한 다음, 소정 온도로 열처리하여 실리사이드를 형성하고, 상기 소오스, 게이트 및 드레인 영역 이외의 산화막 상에서 반응하지 않고 남은 금속막을 선택적으로 식각하여 소오스, 게이트 및 드레인 영역에만 실리사이드가 남을 수 있도록 하는 자기 정렬 실리사이드(샐리사이드(salicide)) 형성방법이 마스크 작업을 줄일 수 있다는 장점으로 인하여 널리 사용되고 있다.
종래의 샐리사이드 형성방법은 도1A에 도시된 것처럼, 반도체 기판(1)에 필드 산화막(2)을 키운 상태에서 게이트(3)를 형성하고 LDD구조를 만든 다음 게이트(3) 옆에 측벽 산화막(9)을 형성한다. 이온주입공정을 통하여 소오스/드레인을 만든 후 티타늄을 증착하여 열공정을 통해 실리사이드 전도막을 소오스/드레인(4) 위에 형성한다.
그런다음, 도 1B에 도시된 것처럼, 기판 실리콘과 반응하지 못한 잔여 티타늄(10)을 식각한다.
그러나, 이러한 종래의 기술방법은 실리사이드를 형성하는 중에 게이트 양옆 산화막(이하, 스페이서로 언급)의 실리콘과 티타늄이 반응하여 게이트와 소오스/드레인간의 브리지(Bridge)의 여지를 남기고 있다. 또한 실리사이드는 실리콘이 티타늄으로 확산하여 형성하게 되는데 이 과정에서 기판의 실리콘이 다량 소모되게 되어 누설전류와 콘택저항을 높이게 되어 접촉저항이 낮은 실리사이드를 얻기 어렵다.
또한, 이 과정에서 소오스/드레인이 원하는 불순물인 붕소(Boron)나 비소(Asenic)까지 확산되어 불순물의 재분포의 문제를 유발해 실리사이드와 소오스/드레인의 계면에서 불순물 공핍, 저항을 증가시키는 좋지 않은 영향을 끼친다.
아울러, 실리사이드막이 기판내에 두껍게(100nm) 형성될 경우, 실리사이드 가장자리 응력으로 인한 결함이 발생하므로 두께 제한 문제가 있다. 이 외에도, 실리사이드 형성시 소정 온도 이상에서 실리사이드가 응집되는 현상이 발생하여 전도층으로서의 역할이 감소되는 문제점이 존재한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 금속과 콘택형성을 위한 실리사이드 형성에 있어 도핑된 폴리실리콘을 티타늄 위에 증착하여 실리사이드를 형성하므로써, 기판 내부의 실리콘의 손실을 줄이고 소오스/드레인에 주입된 불순물의 손실을 억제하여 보다 저항값이 낮은 실리사이드를 형성할 수 있는 반도체 소자의 실리사이드 형성방법을 제공하는데 그 목적이 있다.
본 발명은 소오스와 드레인의 크기를 최대한 축소하므로써, 집적도를 높일 수 있는 반도체 소자의 실리사이드 형성방법을 제공하는데 또 한 가지 목적이 있다.
도 1A와 1B는 종래의 실시예에 따른 반도체 소자의 샐리사이드 형성과정을 설명하기 위한 반도체 소자의 부분 단면도.
도 2A 내지 도 2E는 본 발명의 실시예에 따른 반도체 소자의 샐리사이드 형성과정을 설명하기 위한 반도체 소자의 부분 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 샐리사이드 형성과정을 설명하기 위한 반도체 소자의 부분 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2, 2' : 필드 산화막
3 : 게이트 전극 4 : 소오스/드레인
5 : 티타늄 6 : 도핑된 폴리실리콘
7 : 실리사이드 8 : 감광막
9 : 스페이서
본 발명의 또 다른 목적은 소오스/드레인과 게이트간의 브리지 현상을 방지할 수 있는 반도체 소자의 실리사이드 형성방법을 제공하기 위한 것이다.
상기한 목적들을 달성하기 위한 본 발명에 따르면, 반도체 소자의 실리사이드 형성방법은 반도체 기판에 필드 산화막을 형성하는 단계; 반도체 기판의 표면위로 돌출된 필드산화막을 연마하여 평탄화시키는 단계; 필드산화막 사이의 소정 위치에 낮은 콘택저항을 위한 실리사이드가 소오스 및 드레인 위에 형성된 LDD구조의 소오스/드레인 및 게이트 전극을 형성하는 단계; 필드산화막 위 가장자리 부분의 실리사이드를 제거하는 단계를 포함한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
도 2A를 참조하면, 공지의 로코스(LOCOS)공정을 통하여 기판(1)의 소정 부분에 필드 산화막(2)을 형성한다.
다음으로, 도 2B를 참조하면, 화학적-기계적 연마(Chemical Mechanical Polishing : CMP) 공정을 이용하여 기판 표면으로부터 노출된 필드산화막(2)을 제거하여 단차를 없애고, 평탄화된 필드 산화막(2') 사이의 소정 위치에 게이트 산화막 및 게이트 전극(3)을 형성한다. 저농도 이온주입공정을 통하여 저도핑 불순물 확산 영역을 형성하고, 전면에 산화막을 소정 두께로 증착한 다음, 게이트 전극의 표면이 드러날 때까지 건식 이방성 식각하여 게이트 전극의 측벽에 스페이서(9)를 형성한다.
그런다음, 불순물을 이온주입하여 최소크기의 소오스/드레인(4)을 형성한다. 이 때, 먼저 화학적-기계적 연마공정으로 필드 산화막(2)의 단차를 없애야 하는 이유는, 그렇지 않으면, 후속 게이트와 소오스/드레인간 브리지를 방지하기 위해 행하는 CMP공정에서 게이트 입력단자로 사용될 폴리실리콘 머리부분이 식각되기 때문이다.
다음으로, 도 2C를 참조하면, 전면에 티타늄(5)막을 증착하고, 그 위에 도핑된 폴리실리콘(6)을 증착시킨다. 그런다음, 열처리를 통해 원하는 실리사이드(7)를 형성한다. 이런 공정의 사용으로 실리사이드 형성시, 기판에 있는 소오스와 드레인 지역의 실리콘 소모가 방지되며 이온 주입된 도펀트들이 실리콘 기판(1)으로부터 빠져 나오는 외부 확산(Out diffusion) 현상이 억제된다. 상기 공정에서는 실리사이드 형성을 위한 물질로서 티타늄이 사용되었지만, Ta, Mo, W, Co등과 같은 고융점 금속을 대신 사용하는 것도 가능하다.
다음으로, 도 2D를 참조하면, 게이트와 소오스 드레인간 절연을 위해 CMP로 스페이서가 완전히 드러나게 게이트(3) 위의 실리사이드(7)와 게이트 폴리(3) 윗 부분을 식각한다.
다음으로, 필드산화막(2')까지 이르는 감광막(8)을 도포하여 가장자리 부분의 실리사이드를 식각하여 도 2E와 같은 개선된 실리사이드 구조를 얻는다.
본 발명의 다른 실시예로는 도 3에 도시한 바와 같이, 도 2C까지 구성한 다음, 실리사이드를 형성하기 전, 소오스/드레인(4)과 평탄화된 필드 산화막(2') 위까지의 폴리실리콘(6)과 티타늄(5)을 남기고 게이트(3)와 스페이서(9) 위의 폴리실리콘(6)과 티타늄(5)을 식각해낸다. 그런다음, 실리사이드를 형성하면, 제 1 실시예에 비하여 CMP공정을 한 번 줄이고도 같은 효과를 얻을 수 있다.
본 발명의 또 다른 실시예로는 도 2C까지 구성한 다음, 열처리하여 실리사이드를 형성하고, 도 3과 같은 감광막(8) 마스크를 형성하여 실리사이드를 식각하므로써, 도 2E와 같은 개선된 샐리사이드 구조를 얻을 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 티타늄으로 확산할 실리콘의 공급원을 상층 폴리실리콘막을 사용하므로써 기판 내부의 실리콘 공핍으로 인한 문제를 감소시키고 양질의 전도막을 형성할 수 있다. 상층에 실리콘막을 형성하므로 인해 티타늄에 실리콘을 주입하여 다량의 실리콘 분위기에서 실리사이드를 형성할 때 실리사이드 면저항이 그렇지 않을 경우보다 최대 20%까지 감소하는 효과를 얻을 수 있다.
또한 기판 내부로 생성되는 실리사이드의 두께를 줄여 실리사이드 층이 주는 스트레스를 줄여 실리사이드 끝 부분에서 발생하는 기판 내부의 결함을 최소화하면서 원하는 두께의 실리사이드막을 형성시킬 수 있다.
이렇게 형성된 실리사이드막을 CMP공정을 통하여 소오스와 드레인을 분리시키므로 게이트와 소오스/드레인간의 브리지 현상을 완전 방지하여 주며, 기존의 실리사이드 형성후 스페이서 산화막이나 필드산화막 위에 형성된 TiN물질을 제거하는 공정을 진행하지 않아도 된다.
여기에서는 본 발명의 특정실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- 반도체 기판에 필드 산화막을 형성하는 단계; 반도체 기판의 표면위로 돌출된 필드산화막을 연마하여 평탄화시키는 단계; 필드산화막 사이의 소정 위치에 낮은 콘택저항을 위한 실리사이드가 소오스 및 드레인 위에 형성된 LDD구조의 소오스/드레인 및 게이트 전극을 형성하는 단계; 필드산화막 위 가장자리 부분의 실리사이드를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 실리사이드의 제거단계시 형성된 실리사이드를 필드 산화막 위까지 남기고, 상기 필드 산화막 위에서 소오스/드레인과의 콘택을 행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 소오스/드레인 및 게이트 전극의 형성단계는 게이트 산화막 및 게이트 전극을 형성하는 단계; 공지된 방법으로 LDD구조의 소오스 및 드레인 영역과 게이트 전극의 스페이서를 형성하는 단계; 전면에 고융점 금속과 도핑된 폴리실리콘을 순차적으로 형성하는 단계; 소정 온도에서 열처리하여 실리사이드를 형성하는 단계; 게이트 전극의 표면이 드러날 때까지 화학적-기계적 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 소오스/드레인 및 게이트 전극의 형성단계는 게이트 산화막 및 게이트 전극을 형성하는 단계; 공지된 방법으로 LDD구조의 소오스 및 드레인 영역과 게이트 전극의 스페이서를 형성하는 단계; 전면에 고융점 금속과 도핑된 폴리실리콘을 순차적으로 형성하는 단계; 게이트 전극과 스페이서 위의 폴리실리콘과 고융점 금속을 식각하는 단계; 소정 온도에서 열처리하여 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항에 있어서, 상기 소오스/드레인 및 게이트 전극의 형성단계는 게이트 산화막 및 게이트 전극을 형성하는 단계; 공지된 방법으로 LDD구조의 소오스 및 드레인 영역과 게이트 전극의 스페이서를 형성하는 단계; 전면에 고융점 금속과 도핑된 폴리실리콘을 순차적으로 형성하는 단계; 소정 온도에서 열처리하여 실리사이드를 형성하는 단계; 게이트 전극과 스페이서 위의 실리사이드를 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
- 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 고융점 금속은 티타늄, 텅스텐, 코발트를 포함하는 그룹중 어느 하나인 것을 특징으로 하는 반도체 소자의 실리사이드 형성방법.
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