KR100898257B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 게이트의 두께를 줄이면서도 저항 및 오프 전류 특성을 개선하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상의 일정영역에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 표면에 제 1 금속 실리사이드막을 형성하는 단계와, 상기 제 1 금속 실리사이드막 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 양측의 제 1 금속 실리사이드막상에 절연막 측벽을 형성하는 단계와, 상기 절연막 측벽 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역의 표면에 제 2 금속 실리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

오프 전류, 게이트, 실리사이드, LDD

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도

도 3은 1.8V NMOS 트랜지스터를 형성했을 때 종래와 본 발명에서 게이트 두께에 따른 오프전류를 나타낸 그래프

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 게이트 절연막

23a : 게이트 전극 24 : 제 1 포토레지스트

25 : 절연막 26 : 제 2 포토레지스트

27 : 제 1 금속 실리사이드막 28 : LDD 영역

29 : 절연막 측벽 30 : 소오스/드레인 불순물 영역

31 : 제 2 금속 실리사이드막

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.

소자의 기하학적 크기가 감소함에 따라 게이트, 소오스 및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항영역이 초래된다는 사실이 중요하다. 소오스와 드레인영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 고융점 금속 실리사이드를 사용하는 것이다.

이 공정에서 노출된 실리콘과의 접촉이 일어날 때마다 고융점 금 속의 박막을 증착하고 가열하여 실리사이드를 형성한다.

이 공정에서 백금, 망간, 코발트, 티탄 등을 포함한 여러 가지 실리사이드가 이용되고 있다.

이 점은 측벽 공간이 게이트단을 정렬시키면서 소오스 및 드레인 영역과 게이트 실리사이드 영역이 동시에 형성되는 것이다. 이 자기정렬된 실리사이드 공정을 때때로 살리사이드라 한다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 액티브 영역(active)과 필드(field) 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation) 공정을 실시 하여 소자 격리막(도시되지 않음)을 형성한다.

이어, 상기 반도체 기판(11)상에 게이트 절연막(12)을 형성하고, 상기 게이트 절연막(12)상에 게이트 전극용 폴리 실리콘막(13)을 약 2500Å 두께로 형성한다.

그리고 상기 폴리 실리콘막(13)상에 포토레지스트(14)를 도포한 후, 노광 및 현상 공정으로 포토레지스트(14)를 패터닝하여 게이트 영역을 정의한다.

도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(14)를 마스크로 이용하여 상기 폴리 실리콘막(13) 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13a)을 형성한다.

도 1c에 도시한 바와 같이, 상기 포토레지스트(14)를 제거하고, 상기 게이트 전극(13a)을 마스크로 이용하여 반도체 기판(11)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(13a) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(15)을 형성한다.

도 1d에 도시한 바와 같이, 상기 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백(etch back) 공정을 실시하여 상기 게이트 전극(13a)의 양측면에 절연막 측벽(16)을 형성한다.

이어, 상기 게이트 전극(13a) 및 절연막 측벽(16)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 소오스/드레인 불순물 영역(17)을 형성한다.

도 1e에 도시한 바와 같이, 상기 게이트 전극(13a)을 포함한 반도체 기판(11)의 전면에 고융점 금속막(예를 들면, Ti, Co 등)을 형성한다.

이어, 상기 반도체 기판(11)에 열처리 공정을 실시하여 상기 게이트 전극(13a) 및 소오스/드레인 불순물 영역(17)이 형성된 반도체 기판(11)과 고융점 금속막을 반응시키어 금속 실리사이드막(18)을 형성한다.

여기서 상기 열처리 공정은 약 500℃, 30초로 1차 RTP(Rapid Thermal Process)를 실시하는 단계와, 약 750℃, 60초로 2차 RTP를 실시하는 단계로 이루어진다.

이어, 상기 반도체 기판(11) 및 게이트 전극(13a)과 반응하지 않은 고융점 금속막을 H₂O₂와 H₂SO₄가 혼합된 습식 에천트를 이용하여 제거한다.

그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.

즉, 폴리 저항을 줄이기 위하여 게이트의 두께를 두껍게 증착하여 탑(top)부분에만 금속 실리사이드를 형성하여 저항 특성과 트랜지스터의 소자 특성을 만들어 주었으나, 이는 게이트의 두께를 줄이는데 한계가 있고, 게이트 길이 또한 소자 특성에 따라 줄이기 어려운 부분이 있어 공정상의 한계가 있다.

한편, 게이트의 두께를 낮출 경우 저항이 증가함에 따라 동작 전류(operation current)가 많은 양이 저하되어 전체적인 칩(chip)의 속도를 저하시킨다.

또한, 오프 전류(off current)가 높아져 칩 전체의 스탠드-바이(stand-by) 전류가 많아 오프 전류를 줄이기 위하여 여러 가지 공정 개선을 하였으나 이 또한 한계가 있어 더 이상의 낮은 오프 전류 특성을 확보하기가 어렵다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 게이트의 두께를 줄이면서도 저항 및 오프 전류 특성을 개선하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 일측면에 따른 본 발명은 반도체 기판 상의 일정영역에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 절연막을 형성하는 단계와, 상기 게이트 전극의 양측면과 상면이 노출되도록 상기 절연막을 선택적으로 제거하는 단계와, 상기 게이트 전극의 표면에 제 1 금속 실리사이드막을 형성하는 단계와, 상기 제 1 금속 실리사이드막 양측의 상기 반도체 기판의 표면 내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극 양측의 상기 제 1 금속 실리사이드막 상에 절연막 측벽을 형성하는 단계와, 상기 절연막 측벽 양측의 상기 반도체 기판의 표면 내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 소오스/드레인 불순물 영역의 표면에 제 2 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.

본 발명은 오프 전류를 해결하기 위하여 게이트 전극의 두께를 낮추게 되면 저항이 높아지고 오퍼레이션 전류가 낮아지는 문제 등이 발생하여 이를 해결하기 위하여 게이트 전극의 표면에 형성되는 금속 실리사이드막의 면적을 넓히는 방법으 로 게이트 전극을 형성한 후 1차 금속 실리사이드막을 형성하고, 소오스/드레인 불순물 영역을 형성한 후 2차 금속 실리사이드막을 형성함으로써 저항을 낮출 수 있다.

도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 액티브 영역(active)과 필드(field) 영역으로 정의된 반도체 기판(21)의 필드 영역에 STI(Shallow Trench Isolation) 공정을 실시하여 소자 격리막(도시되지 않음)을 형성한다.

이어, 반도체 기판(21)상에 게이트 절연막(22)을 형성하고, 상기 게이트 절연막(22)상에 게이트 전극용 폴리 실리콘막(23)을 약 2000Å 두께로 형성한다.

그리고 폴리 도핑(poly doping)을 맞추기 위하여 상기 폴리 실리콘막(23)의 전면에 n형 불순물 이온을 주입한다.

여기서 상기 n형 불순물 이온은 인(P) 이온을 약 30keV의 에너지와 2.0E15의 도즈량을 주입한다.

이어, 상기 폴리 실리콘막(23)상에 제 1 포토레지스트(24)를 도포한 후, 노광 및 현상 공정으로 제 1 포토레지스트(24)를 패터닝하여 게이트 영역을 정의한다.

도 2b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(24)를 마스크로 이용하여 상기 폴리 실리콘막(23) 및 게이트 절연막(22)을 선택적으로 제거하여 게이트 전극(23a)을 형성한다.

도 2c에 도시한 바와 같이, 상기 제 1 포토레지스트(24)를 제거하고, 상기 게이트 전극(23a)을 포함한 반도체 기판(21)의 전면에 산화막과 같은 절연막(25)을 형성한다.

이어, 상기 절연막(25)을 포함한 반도체 기판(21)의 전면에 제 2 포토레지스트(26)를 도포한 후, 노광 및 현상 공정으로 상기 제 2 포토레지스트(26)를 패터닝하여 실리사이드 영역을 정의한다.

그리고 상기 패터닝된 제 2 포토레지스트(26)를 마스크로 이용하여 상기 절연막(25)을 선택적으로 제거하여 상기 게이트 전극(23a)의 표면이 노출시킨다.

도 2d에 도시한 바와 같이, 상기 제 2 포토레지스트(26)를 제거하고, 상기 게이트 전극(23a)을 포함한 반도체 기판(21)의 전면에 제 1 고융점 금속막(예를 들면, Ti, Co 등)을 형성한다.

이어, 상기 반도체 기판(21)에 실리사이드 공정을 실시하여 상기 게이트 전극(23a)의 표면에 제 1 금속 실리사이드막(27)을 형성한다.

이어, 상기 게이트 전극(23a)과 반응하지 않은 제 1 고융점 금속막을 H₂O₂와 H₂SO₄가 혼합된 습식 에천트를 이용하여 제거한다.

도 2e에 도시한 바와 같이, 상기 잔류하는 절연막(25)을 제거하고, 상기 게이트 전극(23a) 및 제 1 금속 실리사이드막(27)을 마스크로 이용하여 반도체 기판(21)의 전면에 저농도 n형 불순물 이온을 주입하여 상기 게이트 전극(23a) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 영역(28)을 형성한다.

도 2f에 도시한 바와 같이, 상기 게이트 전극(23a)을 포함한 반도체 기판(21)의 전면에 절연막을 형성한 후, 전면에 에치백(etch back) 공정을 실시하여 상기 게이트 전극(23a) 양측의 제 1 금속 실리사이드막(27)상에 절연막 측벽(29)을 형성한다.

이어, 상기 게이트 전극(23a) 및 절연막 측벽(29)을 마스크로 이용하여 상기 반도체 기판(21)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(21)의 표면내에 소오스/드레인 불순물 영역(30)을 형성한다.

도 2g에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 제 2 고융점 금속(예를 들면, Ti, Co 등)막을 형성하고, 전면에 실리사이드 공정을 실시하여 상기 소오스/드레인 불순물 영역(30)이 형성된 반도체 기판(21)의 표면에 제 2 금속 실리사이드막(31)을 형성한다.

이어, 상기 소오스/드레인 불순물 영역(30)이 형성된 반도체 기판(21)과 반응하지 않은 제 2 고융점 금속막을 H₂O₂와 H₂SO₄가 혼합된 습식 에천트를 이용하여 제거한다.

한편, 본 발명에서 게이트 전극(23a)과 소오스/드레인 불순물 영역(30)의 표면에 별도의 실리사이드 공정으로 금속 실리사이드막을 형성하는 이유는 제 1 금속 실리사이드막(27)과 제 2 금속 실리사이드막(31)이 연결되어 누설 전류(leakage current) 등이 발생하지 않도록 방지하기 위해서이다.

도 3은 1.8V NMOS 트랜지스터를 형성했을 때 종래와 본 발명에서 게이트 두 께에 따른 오프전류를 나타낸 그래프이다.

도 3에서와 같이, 2500Å(종래)에 비하여 2000Å(본 발명)에서 동일한 포화 전류(saturation current)일 경우 오프 전류 특성이 낮게 나타남을 알 수 있다.

여기서 #10은 게이트 전극용 폴리 실리콘막의 두께가 2500Å, #11은 폴리 실리콘막의 두께가 2000Å, #13은 폴리 실리콘막의 두께가 2000Å이면서 불순물 이온을 도핑한 것이다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

첫째, 게이트와 접촉되는 금속 실리사이드의 면적을 넓힘으로써 저항을 줄일 수 있다.

둘째, 게이트의 두께를 줄여 오프 전류를 줄임과 동시에 낮은 두께로 인하여 높아지는 저항을 넓은 면적을 갖는 금속 실리사이드막을 형성함으로 제어할 수 있다.

셋째, 게이트의 두께를 줄임과 게이트 길이를 줄여 셀의 크기를 줄일 수 있다.

Claims (3)

1. 반도체 기판 상의 일정영역에 게이트 전극을 형성하는 단계;

   상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 절연막을 형성하는 단계;

   상기 게이트 전극의 양측면과 상면이 노출되도록 상기 절연막을 선택적으로 제거하는 단계;

   상기 게이트 전극의 양측면과 상면에 제 1 금속 실리사이드막을 형성하는 단계;

   상기 제 1 금속 실리사이드막 양측의 상기 반도체 기판의 표면 내에 LDD 영역을 형성하는 단계;

   상기 게이트 전극 양측의 상기 제 1 금속 실리사이드막 상에 절연막 측벽을 형성하는 단계;

   상기 절연막 측벽 양측의 상기 반도체 기판의 표면 내에 소오스/드레인 불순물 영역을 형성하는 단계; 및

   상기 소오스/드레인 불순물 영역의 표면에 제 2 금속 실리사이드막을 형성하는 단계

   를 포함하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 게이트 전극을 형성하는 단계는,

   상기 반도체 기판 상에 게이트 절연막 및 폴리 실리콘막을 차례로 형성하는 단계;

   상기 폴리 실리콘막에 불순물 이온을 도핑하는 단계; 및

   상기 폴리 실리콘막 및 상기 게이트 절연막을 선택적으로 식각하는 단계

   를 포함하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서,

   상기 제 1 금속 실리사이드막을 형성하는 단계는,

   상기 게이트 전극을 포함한 상기 반도체 기판의 전면에 고융점 금속막을 형성하는 단계;

   상기 반도체 기판에 열처리 공정을 실시하여 상기 게이트 전극과 고융점 금속막을 반응시키는 단계; 및

   상기 게이트 전극과 반응하지 않는 고융점 금속막을 제거하는 단계

   를 포함하는 반도체 소자의 제조방법.

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