JP2001111040A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 サイドウォールを形成せずとも、ゲート電極
端直下の領域にＬＤＤ領域を持つソース領域及びドレイ
ン領域が形成できるＭＯＳＦＥＴの製造方法を提供す
る。 【解決手段】 ゲートシリサイドとなる材料をポリシリ
コン層１６の表面に選択的に成長させてシリサイド層１
８とし（図１（Ａ））、ポリシリコン層１６とシリサイ
ド層１８から成るゲート電極を形成する。ゲート電極の
両側のソース形成予定領域とドレイン形成予定領域と
に、ポリシリコン層１６の端部直下の領域に不純物が入
り込むようにシリコン基板１０に対して斜めの方向から
ヒ素Ａｓ+或いはリンＰ+を低濃度でイオン注入して（図
１（Ｂ））、１回目の低濃度イオン注入を行う。ゲート
電極の両側に形成された浅い結合のソース領域２０ａ及
びドレイン領域２２ａとに、シリコン基板１０に対して
垂直の方向からヒ素Ａｓ+を高濃度でイオン注入して、
２回目の高濃度イオン注入を行う（図１（Ｃ））。
端直下の領域にＬＤＤ領域を持つソース領域及びドレイ
ン領域が形成できるＭＯＳＦＥＴの製造方法を提供す
る。 【解決手段】 ゲートシリサイドとなる材料をポリシリ
コン層１６の表面に選択的に成長させてシリサイド層１
８とし（図１（Ａ））、ポリシリコン層１６とシリサイ
ド層１８から成るゲート電極を形成する。ゲート電極の
両側のソース形成予定領域とドレイン形成予定領域と
に、ポリシリコン層１６の端部直下の領域に不純物が入
り込むようにシリコン基板１０に対して斜めの方向から
ヒ素Ａｓ+或いはリンＰ+を低濃度でイオン注入して（図
１（Ｂ））、１回目の低濃度イオン注入を行う。ゲート
電極の両側に形成された浅い結合のソース領域２０ａ及
びドレイン領域２２ａとに、シリコン基板１０に対して
垂直の方向からヒ素Ａｓ+を高濃度でイオン注入して、
２回目の高濃度イオン注入を行う（図１（Ｃ））。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（以下、ＭＯＳＦＥＴと称す。）の製造方法に係
り、特に、ＬＤＤ（Light Doped Drain）構造のソース
領域及びドレイン領域を有するＭＯＳＦＥＴの製造方法
に関する。
スタ（以下、ＭＯＳＦＥＴと称す。）の製造方法に係
り、特に、ＬＤＤ（Light Doped Drain）構造のソース
領域及びドレイン領域を有するＭＯＳＦＥＴの製造方法
に関する。
【０００２】
【従来の技術】従来より、素子性能を低下させずに耐圧
を維持するために、ソース領域、ドレイン領域をＬＤＤ
（Light Doped Drain）構造に形成することがなされて
いる。ＬＤＤ構造は、ソース領域、及びドレイン領域の
それぞれのゲート電極端直下の領域に低不純物濃度領域
を持つ構造であり、ソース領域、ドレイン領域を形成す
る際に、２段階にイオン注入を行うことにより形成でき
る。
を維持するために、ソース領域、ドレイン領域をＬＤＤ
（Light Doped Drain）構造に形成することがなされて
いる。ＬＤＤ構造は、ソース領域、及びドレイン領域の
それぞれのゲート電極端直下の領域に低不純物濃度領域
を持つ構造であり、ソース領域、ドレイン領域を形成す
る際に、２段階にイオン注入を行うことにより形成でき
る。
【０００３】例えば、図３に示すように、素子分離領域
３２、ゲート酸化膜３４、及び、ゲート酸化膜３４上に
積層形成されたポリＳｉ層３６とタングステンシリサイ
ドなどのゲートシリサイド層３８から成るゲート電極を
形成したシリコン基板３０に、低濃度の、例えば、ヒ素
Ａｓ+或いはリンＰ+等の不純物をシリコン基板３０に対
して垂直の方向から注入することにより、ゲート電極を
利用した自己整合イオン注入を行う（図３（Ａ））。
３２、ゲート酸化膜３４、及び、ゲート酸化膜３４上に
積層形成されたポリＳｉ層３６とタングステンシリサイ
ドなどのゲートシリサイド層３８から成るゲート電極を
形成したシリコン基板３０に、低濃度の、例えば、ヒ素
Ａｓ+或いはリンＰ+等の不純物をシリコン基板３０に対
して垂直の方向から注入することにより、ゲート電極を
利用した自己整合イオン注入を行う（図３（Ａ））。
【０００４】すなわち、低濃度のイオンを注入したた
め、浅い接合のソース領域４０ａ及びドレイン領域４２
ａが形成される。
め、浅い接合のソース領域４０ａ及びドレイン領域４２
ａが形成される。
【０００５】次に、全面にＳｉＯ2膜４４を形成し（図
３（Ｂ））、エッチバック、すなわち、全面をエッチン
グしてゲート電極の上面が露出したところでエッチング
を終了させることによって、ゲート電極の両サイドにＳ
ｉＯ2より成るサイドウォール４６を形成する（図３
（Ｃ））。
３（Ｂ））、エッチバック、すなわち、全面をエッチン
グしてゲート電極の上面が露出したところでエッチング
を終了させることによって、ゲート電極の両サイドにＳ
ｉＯ2より成るサイドウォール４６を形成する（図３
（Ｃ））。
【０００６】その後、高濃度の、例えば、ヒ素Ａｓ+或
いはリンＰ+等の不純物をシリコン基板３０に対して垂
直の方向から注入することにより、サイドウォール４６
を形成したゲート電極を利用した自己整合イオン注入を
行う（図３（Ｄ））。
いはリンＰ+等の不純物をシリコン基板３０に対して垂
直の方向から注入することにより、サイドウォール４６
を形成したゲート電極を利用した自己整合イオン注入を
行う（図３（Ｄ））。
【０００７】このとき、ゲート電極端直下の領域はサイ
ドウォール４６により遮られてイオンが注入されないの
で浅い接合のまま（すなわち、ＬＤＤ領域のまま）とな
り、その他の領域は不純物が高濃度に注入されて深い接
合となる。従って、ゲート電極端直下の領域にＬＤＤ領
域を持つソース領域４０及びドレイン領域４２が得られ
る。
ドウォール４６により遮られてイオンが注入されないの
で浅い接合のまま（すなわち、ＬＤＤ領域のまま）とな
り、その他の領域は不純物が高濃度に注入されて深い接
合となる。従って、ゲート電極端直下の領域にＬＤＤ領
域を持つソース領域４０及びドレイン領域４２が得られ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の方法では、ゲート電極の両サイドのサイ
ドウォールを形成する際に、ＳｉＯ2膜をエッチバック
しており、このエッチバックによってゲート酸化膜がダ
メージを受け、ＭＯＳＦＥＴの性能を劣化させるという
問題がある。
たような従来の方法では、ゲート電極の両サイドのサイ
ドウォールを形成する際に、ＳｉＯ2膜をエッチバック
しており、このエッチバックによってゲート酸化膜がダ
メージを受け、ＭＯＳＦＥＴの性能を劣化させるという
問題がある。
【０００９】また、サイドウォール自体には欠陥などが
多く含まれているため、ＭＯＳＦＥＴの動作時に、ホッ
トキャリアがサイドウォールに注入されてＭＯＳＦＥＴ
の特性を劣化させるという問題もある。
多く含まれているため、ＭＯＳＦＥＴの動作時に、ホッ
トキャリアがサイドウォールに注入されてＭＯＳＦＥＴ
の特性を劣化させるという問題もある。
【００１０】以上のことから本発明は、サイドウォール
を形成せずとも、ゲート電極端直下の領域にＬＤＤ領域
を持つソース領域及びドレイン領域が形成できるＭＯＳ
ＦＥＴの製造方法を提供することを目的とする。
を形成せずとも、ゲート電極端直下の領域にＬＤＤ領域
を持つソース領域及びドレイン領域が形成できるＭＯＳ
ＦＥＴの製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、請求項１の発明の電界効果トランジスタの
製造方法は、基板表面に設けたゲート酸化膜上に成膜し
たポリシリコンをパターンニングしてゲート電極層とし
た後、該ゲート電極層の表面に選択的にシリサイドを成
長させてゲート電極を形成する電極形成工程と、いて前
記ゲート電極の端部直下の領域に不純物が入り込むよう
に低濃度の不純物を基板の上面に対して斜めの方向から
イオン注入する第１のドーピング工程と、高濃度の不純
物を基板の上面に対して垂直の方向からイオン注入する
第２のドーピング工程と、を含んでいる。
に本発明は、請求項１の発明の電界効果トランジスタの
製造方法は、基板表面に設けたゲート酸化膜上に成膜し
たポリシリコンをパターンニングしてゲート電極層とし
た後、該ゲート電極層の表面に選択的にシリサイドを成
長させてゲート電極を形成する電極形成工程と、いて前
記ゲート電極の端部直下の領域に不純物が入り込むよう
に低濃度の不純物を基板の上面に対して斜めの方向から
イオン注入する第１のドーピング工程と、高濃度の不純
物を基板の上面に対して垂直の方向からイオン注入する
第２のドーピング工程と、を含んでいる。
【００１２】すなわち、請求項１の発明では、電極形成
工程で、ゲート電極層の表面に選択的にシリサイドを成
長させているので、ゲート電極層の側面にもシリサイド
層が形成される。第１のドーピング工程の際には、ゲー
ト電極の端部直下の領域に不純物が入り込むように低濃
度の不純物を基板の上面に対して斜めの方向から不純物
をイオン注入するため、ゲート電極層の側面にシリサイ
ド層が形成されていても、ゲート電極の端部直下の領域
にも良好に浅い結合のソース領域及びドレイン領域が形
成できる。
工程で、ゲート電極層の表面に選択的にシリサイドを成
長させているので、ゲート電極層の側面にもシリサイド
層が形成される。第１のドーピング工程の際には、ゲー
ト電極の端部直下の領域に不純物が入り込むように低濃
度の不純物を基板の上面に対して斜めの方向から不純物
をイオン注入するため、ゲート電極層の側面にシリサイ
ド層が形成されていても、ゲート電極の端部直下の領域
にも良好に浅い結合のソース領域及びドレイン領域が形
成できる。
【００１３】第２のドーピング工程では、基板の上面に
対して垂直の方向からイオン注入するため、側面のシリ
サイド層がゲート電極の端部直下の領域を被覆してイオ
ンを注入しにくくする。そのため、ゲート電極端直下の
領域はイオンが注入されないので浅い接合のまま（すな
わち、ＬＤＤ領域のまま）となり、その他の領域は不純
物が高濃度に注入されて深い接合となる。従って、ゲー
ト電極端直下の領域にＬＤＤ領域を持つソース領域及び
ドレイン領域が得られる。
対して垂直の方向からイオン注入するため、側面のシリ
サイド層がゲート電極の端部直下の領域を被覆してイオ
ンを注入しにくくする。そのため、ゲート電極端直下の
領域はイオンが注入されないので浅い接合のまま（すな
わち、ＬＤＤ領域のまま）となり、その他の領域は不純
物が高濃度に注入されて深い接合となる。従って、ゲー
ト電極端直下の領域にＬＤＤ領域を持つソース領域及び
ドレイン領域が得られる。
【００１４】イオン注入する不純物としては、Ｎ型チャ
ネルの場合は、例えば、請求項２に記載したように、ヒ
素及びリンの少なくとも一方を用いることができ、Ｐ型
チャネルの場合は、例えば、請求項３に記載したよう
に、ボロン及びフッ化ボロンの少なくとも一方を用いる
ことができる。
ネルの場合は、例えば、請求項２に記載したように、ヒ
素及びリンの少なくとも一方を用いることができ、Ｐ型
チャネルの場合は、例えば、請求項３に記載したよう
に、ボロン及びフッ化ボロンの少なくとも一方を用いる
ことができる。
【００１５】
【発明の実施の形態】（第１の実施形態）以下、図１に
本発明の方法をＭＯＳＦＥＴの製造に適用した場合の第
１の実施形態について説明する。
本発明の方法をＭＯＳＦＥＴの製造に適用した場合の第
１の実施形態について説明する。
【００１６】まず、既知の技術で不純物濃度が、例え
ば、１×１０17ｃｍ-3程度のウエルを形成したシリコン
基板１０に、素子分離領域１２を６００ｎｍの厚さに形
成する。次に、このシリコン基板１０を８００℃に調整
した酸化炉内に放置し、素子分離領域１２により覆われ
ていないシリコン基板１０の表面が露出した領域にゲー
ト酸化膜１４となる膜厚４ｎｍ程度のＳｉＯ2膜を形成
させる。
ば、１×１０17ｃｍ-3程度のウエルを形成したシリコン
基板１０に、素子分離領域１２を６００ｎｍの厚さに形
成する。次に、このシリコン基板１０を８００℃に調整
した酸化炉内に放置し、素子分離領域１２により覆われ
ていないシリコン基板１０の表面が露出した領域にゲー
ト酸化膜１４となる膜厚４ｎｍ程度のＳｉＯ2膜を形成
させる。
【００１７】その後、ＬＰＣＶＤ法により導電性膜であ
るポリシリコン膜（図示せず）を膜厚が２００ｎｍにな
るように形成した後、ゲート電極をパターニングするた
めのマスクになるレジストパターン（図示せず）を形成
する。このレジストパターンをマスクとしてポリシリコ
ン膜の不要部分をエッチングしてポリシリコン層１６を
形成する（図１（Ａ））さらに、例えば、ＭｏＳｉ2、
ＷＳｉ2、及びＴｉＳｉ2等のゲートシリサイドとなる材
料を熱ＣＶＤ法等によりポリシリコン層１６の表面に選
択的に成長させてシリサイド層１８とし、ポリシリコン
層１６とシリサイド層１８の二層から成るゲート電極を
形成する。その後、ゲート電極の両側のソース形成予定
領域とドレイン形成予定領域とに、ポリシリコン層１６
の端部直下の領域に不純物が入り込むようにシリコン基
板１０に対して斜めの方向からヒ素Ａｓ+或いはリンＰ+
を低濃度でイオン注入して、１回目の低濃度イオン注入
を行う（図１（Ｂ））。これにより、浅い結合のソース
領域２０ａ及びドレイン領域２２ａが形成できる。
るポリシリコン膜（図示せず）を膜厚が２００ｎｍにな
るように形成した後、ゲート電極をパターニングするた
めのマスクになるレジストパターン（図示せず）を形成
する。このレジストパターンをマスクとしてポリシリコ
ン膜の不要部分をエッチングしてポリシリコン層１６を
形成する（図１（Ａ））さらに、例えば、ＭｏＳｉ2、
ＷＳｉ2、及びＴｉＳｉ2等のゲートシリサイドとなる材
料を熱ＣＶＤ法等によりポリシリコン層１６の表面に選
択的に成長させてシリサイド層１８とし、ポリシリコン
層１６とシリサイド層１８の二層から成るゲート電極を
形成する。その後、ゲート電極の両側のソース形成予定
領域とドレイン形成予定領域とに、ポリシリコン層１６
の端部直下の領域に不純物が入り込むようにシリコン基
板１０に対して斜めの方向からヒ素Ａｓ+或いはリンＰ+
を低濃度でイオン注入して、１回目の低濃度イオン注入
を行う（図１（Ｂ））。これにより、浅い結合のソース
領域２０ａ及びドレイン領域２２ａが形成できる。
【００１８】なお、短チャネル効果を抑制する必要があ
る場合は、例えば、１回目の低濃度イオン注入の後に、
シリコン基板１０に対して斜めの方向からボロンＢ+を
加速電圧４５ＫｅＶで４×１０12ｃｍ-2程度となるよう
にイオン注入すると良い。また、閾値電圧ＶT を制御す
る必要がある場合は、例えば、１回目の低濃度イオン注
入の後に、シリコン基板１０に対して斜めの方向からフ
ッ化ボロンＢＦ2 +を加速電圧９０ＫｅＶで４×１０12ｃ
ｍ-2程度となるようにイオン注入すると良い。
る場合は、例えば、１回目の低濃度イオン注入の後に、
シリコン基板１０に対して斜めの方向からボロンＢ+を
加速電圧４５ＫｅＶで４×１０12ｃｍ-2程度となるよう
にイオン注入すると良い。また、閾値電圧ＶT を制御す
る必要がある場合は、例えば、１回目の低濃度イオン注
入の後に、シリコン基板１０に対して斜めの方向からフ
ッ化ボロンＢＦ2 +を加速電圧９０ＫｅＶで４×１０12ｃ
ｍ-2程度となるようにイオン注入すると良い。
【００１９】次に、ゲート電極の両側に形成された浅い
結合のソース領域２０ａ及びドレイン領域２２ａとに、
シリコン基板１０に対して垂直の方向からヒ素Ａｓ+を
高濃度でイオン注入して、２回目の高濃度イオン注入を
行う（図１（Ｃ））。このとき、ポリシリコン層１６の
側面を被覆するシリサイド層１８がポリシリコン層１６
の端部直下の領域上にあり、イオンが注入されるのを妨
げるので、ポリシリコン層１６の端部直下の領域、すな
わち、ゲート電極直下の領域には、ＬＤＤ領域が形成さ
れたままとなり、その他の領域は不純物が高濃度に注入
されて深い接合となる。従って、ゲート電極端直下の領
域にＬＤＤ領域を持つソース領域２０及びドレイン領域
２２が得られる。
結合のソース領域２０ａ及びドレイン領域２２ａとに、
シリコン基板１０に対して垂直の方向からヒ素Ａｓ+を
高濃度でイオン注入して、２回目の高濃度イオン注入を
行う（図１（Ｃ））。このとき、ポリシリコン層１６の
側面を被覆するシリサイド層１８がポリシリコン層１６
の端部直下の領域上にあり、イオンが注入されるのを妨
げるので、ポリシリコン層１６の端部直下の領域、すな
わち、ゲート電極直下の領域には、ＬＤＤ領域が形成さ
れたままとなり、その他の領域は不純物が高濃度に注入
されて深い接合となる。従って、ゲート電極端直下の領
域にＬＤＤ領域を持つソース領域２０及びドレイン領域
２２が得られる。
【００２０】このように、第１の実施の形態では、サイ
ドウォールを形成せずにＮ型チャネルＭＯＳＦＥＴのソ
ース領域２０及びドレイン２２を形成できるので、ＭＯ
ＳＦＥＴの製造工程を簡略化できる。また、サイドウォ
ールを形成する必要のないことから、サイドウォールの
形成時のエッチングに起因してゲート酸化膜がダメージ
を受けたり、サイドウォール自体が含む欠陥に起因して
ＭＯＳＦＥＴの特性が劣化するなどの問題が生じること
がない。 （第２の実施形態）以下、本発明の方法をＭＯＳＦＥＴ
の製造に適用した場合の第２の実施形態について説明す
る。
ドウォールを形成せずにＮ型チャネルＭＯＳＦＥＴのソ
ース領域２０及びドレイン２２を形成できるので、ＭＯ
ＳＦＥＴの製造工程を簡略化できる。また、サイドウォ
ールを形成する必要のないことから、サイドウォールの
形成時のエッチングに起因してゲート酸化膜がダメージ
を受けたり、サイドウォール自体が含む欠陥に起因して
ＭＯＳＦＥＴの特性が劣化するなどの問題が生じること
がない。 （第２の実施形態）以下、本発明の方法をＭＯＳＦＥＴ
の製造に適用した場合の第２の実施形態について説明す
る。
【００２１】まず、既知の技術で不純物濃度が１×１０
17ｃｍ-3程度のウエルを形成したシリコン基板１０に、
素子分離領域１２を６００ｎｍの厚さに形成する。次
に、このシリコン基板１０を８００℃に調整した酸化炉
内に放置し、素子分離領域１２により覆われていないシ
リコン基板１０の表面が露出した領域にゲート酸化膜１
４となる膜厚４ｎｍ程度のＳｉＯ2膜を形成させる。
17ｃｍ-3程度のウエルを形成したシリコン基板１０に、
素子分離領域１２を６００ｎｍの厚さに形成する。次
に、このシリコン基板１０を８００℃に調整した酸化炉
内に放置し、素子分離領域１２により覆われていないシ
リコン基板１０の表面が露出した領域にゲート酸化膜１
４となる膜厚４ｎｍ程度のＳｉＯ2膜を形成させる。
【００２２】その後、ＬＰＣＶＤ法により導電性膜であ
るポリシリコン膜（図示せず）を膜厚が２００ｎｍにな
るように形成した後、ゲート電極をパターニングするた
めのマスクになるレジストパターン（図示せず）を形成
する。このレジストパターンをマスクとしてポリシリコ
ン膜の不要部分をエッチングしてポリシリコン層１６を
形成する（図２（Ａ））。
るポリシリコン膜（図示せず）を膜厚が２００ｎｍにな
るように形成した後、ゲート電極をパターニングするた
めのマスクになるレジストパターン（図示せず）を形成
する。このレジストパターンをマスクとしてポリシリコ
ン膜の不要部分をエッチングしてポリシリコン層１６を
形成する（図２（Ａ））。
【００２３】さらに、例えば、ＭｏＳｉ2、ＷＳｉ2、及
びＴｉＳｉ2等のゲートシリサイドとなる材料を熱ＣＶ
Ｄ法等によりポリシリコン層１６の表面に選択的に成長
させてシリサイド層１８とし、ポリシリコン層１６とシ
リサイド層１８の二層から成るゲート電極を形成する。
その後、ゲート電極の両側のソース形成予定領域とドレ
イン形成予定領域とに、ゲート電極の端部直下の領域に
不純物が入り込むようにシリコン基板１０に対して斜め
の方向からボロンＢ+或いはフッ化ボロンＢＦ2 +を低濃
度でイオン注入して、１回目の低濃度イオン注入を行う
（図２（Ｂ））。これにより、浅い結合のソース領域２
１ａ及びドレイン領域２３ａが形成できる。
びＴｉＳｉ2等のゲートシリサイドとなる材料を熱ＣＶ
Ｄ法等によりポリシリコン層１６の表面に選択的に成長
させてシリサイド層１８とし、ポリシリコン層１６とシ
リサイド層１８の二層から成るゲート電極を形成する。
その後、ゲート電極の両側のソース形成予定領域とドレ
イン形成予定領域とに、ゲート電極の端部直下の領域に
不純物が入り込むようにシリコン基板１０に対して斜め
の方向からボロンＢ+或いはフッ化ボロンＢＦ2 +を低濃
度でイオン注入して、１回目の低濃度イオン注入を行う
（図２（Ｂ））。これにより、浅い結合のソース領域２
１ａ及びドレイン領域２３ａが形成できる。
【００２４】なお、短チャネル効果を抑制する必要があ
る場合は、１回目の低濃度イオン注入の後にシリコン基
板１０に対して斜めの方向からヒ素Ａｓ+或いはリンＰ+
を注入する。
る場合は、１回目の低濃度イオン注入の後にシリコン基
板１０に対して斜めの方向からヒ素Ａｓ+或いはリンＰ+
を注入する。
【００２５】次に、ゲート電極の両側のソース形成予定
領域とドレイン形成予定領域とに、シリコン基板１０に
対して垂直の方向からボロンＢ+を高濃度でイオン注入
して、２回目の高濃度イオン注入を行う（図２
（Ｃ））。このとき、ポリシリコン層１６の側面を被覆
するシリサイド層１８がポリシリコン層１６の端部直下
の領域上にあり、イオンが注入されるのを妨げるので、
ポリシリコン層１６の端部直下の領域、すなわち、ゲー
ト電極直下の領域には、ＬＤＤ領域が形成されたままと
なり、その他の領域は不純物が高濃度に注入されて深い
接合となる。従って、ゲート電極端直下の領域にＬＤＤ
領域を持つソース領域２１及びドレイン領域２３が得ら
れる。
領域とドレイン形成予定領域とに、シリコン基板１０に
対して垂直の方向からボロンＢ+を高濃度でイオン注入
して、２回目の高濃度イオン注入を行う（図２
（Ｃ））。このとき、ポリシリコン層１６の側面を被覆
するシリサイド層１８がポリシリコン層１６の端部直下
の領域上にあり、イオンが注入されるのを妨げるので、
ポリシリコン層１６の端部直下の領域、すなわち、ゲー
ト電極直下の領域には、ＬＤＤ領域が形成されたままと
なり、その他の領域は不純物が高濃度に注入されて深い
接合となる。従って、ゲート電極端直下の領域にＬＤＤ
領域を持つソース領域２１及びドレイン領域２３が得ら
れる。
【００２６】このように、第２の実施の形態では、サイ
ドウォールを形成せずにＰ型チャネルＭＯＳＦＥＴのソ
ース領域２１及びドレイン領域２３を形成できるので、
ＭＯＳＦＥＴの製造工程を簡略化できる。
ドウォールを形成せずにＰ型チャネルＭＯＳＦＥＴのソ
ース領域２１及びドレイン領域２３を形成できるので、
ＭＯＳＦＥＴの製造工程を簡略化できる。
【００２７】また、サイドウォールを形成する必要のな
いことから、サイドウォールの形成時のエッチングに起
因してゲート酸化膜がダメージを受けたり、サイドウォ
ール自体が含む欠陥に起因してＭＯＳＦＥＴの特性が劣
化するなどの問題が生じることがない。
いことから、サイドウォールの形成時のエッチングに起
因してゲート酸化膜がダメージを受けたり、サイドウォ
ール自体が含む欠陥に起因してＭＯＳＦＥＴの特性が劣
化するなどの問題が生じることがない。
【００２８】
【発明の効果】以上説明したように本発明によれば、サ
イドウォールを形成する必要がないので製造工程が簡略
化でき、製造コストを抑えることができる、という効果
がある。
イドウォールを形成する必要がないので製造工程が簡略
化でき、製造コストを抑えることができる、という効果
がある。
【００２９】また、サイドウォールを形成しないことか
ら、サイドウォールの形成工程に起因する悪影響、及び
サイドウォール自体に起因する悪影響の発生がないの
で、ＭＯＳＦＥＴの特性を劣化させことなく設計どおり
のＭＯＳＦＥＴが得られる、という効果もある。
ら、サイドウォールの形成工程に起因する悪影響、及び
サイドウォール自体に起因する悪影響の発生がないの
で、ＭＯＳＦＥＴの特性を劣化させことなく設計どおり
のＭＯＳＦＥＴが得られる、という効果もある。
【図１】第１の実施形態のＭＯＳＦＥＴの製造工程の概
略を説明するフロー図である。
略を説明するフロー図である。
【図２】第２の実施形態のＭＯＳＦＥＴの製造工程の概
略を説明するフロー図である。
略を説明するフロー図である。
【図３】従来のＭＯＳＦＥＴの製造工程の概略を説明す
るフロー図である。
るフロー図である。
１０ シリコン基板 １２ 素子分離領域 １４ ゲート酸化膜 １６ ポリシリコン層 １８ シリサイド層 ２０、２１ ソース領域 ２０ａ、２１ａ 浅い結合のソース領域 ２２、２３ ドレイン領域 ２２ａ、２３ａ 浅い結合のドレイン領域
Claims (3)
- 【請求項１】 基板表面に設けたゲート酸化膜上に成膜
したポリシリコンをパターンニングしてゲート電極層と
した後、該ゲート電極層の表面に選択的にシリサイドを
成長させてゲート電極を形成する電極形成工程と、 前記ゲート電極の端部直下の領域に不純物が入り込むよ
うに低濃度の不純物を基板の上面に対して斜めの方向か
らイオン注入する第１のドーピング工程と、 高濃度の不純物を基板の上面に対して垂直の方向からイ
オン注入する第２のドーピング工程と、 を含む電界効果トランジスタの製造方法。 - 【請求項２】 前記不純物は、ヒ素及びリンの少なくと
も一方である請求項１に記載の電界効果トランジスタの
製造方法。 - 【請求項３】 前記不純物は、ボロン及びフッ化ボロン
の少なくとも一方である請求項１に記載の電界効果トラ
ンジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29117699A JP2001111040A (ja) | 1999-10-13 | 1999-10-13 | 電界効果トランジスタの製造方法 |
| US09/688,036 US6562685B1 (en) | 1999-10-13 | 2000-10-12 | Method of fabricating field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29117699A JP2001111040A (ja) | 1999-10-13 | 1999-10-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111040A true JP2001111040A (ja) | 2001-04-20 |
Family
ID=17765449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29117699A Pending JP2001111040A (ja) | 1999-10-13 | 1999-10-13 | 電界効果トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6562685B1 (ja) |
| JP (1) | JP2001111040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100832714B1 (ko) * | 2005-12-28 | 2008-05-28 | 동부일렉트로닉스 주식회사 | 트랜지스터의 제조방법 |
| KR100898257B1 (ko) * | 2002-06-29 | 2009-05-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459770B1 (en) * | 1990-05-31 | 1995-05-03 | Canon Kabushiki Kaisha | Method for producing a semiconductor device with gate structure |
| JP2823393B2 (ja) * | 1991-09-09 | 1998-11-11 | シャープ株式会社 | 半導体メモリ素子及びその製造方法 |
| US5227320A (en) * | 1991-09-10 | 1993-07-13 | Vlsi Technology, Inc. | Method for producing gate overlapped lightly doped drain (goldd) structure for submicron transistor |
| US5190887A (en) * | 1991-12-30 | 1993-03-02 | Intel Corporation | Method of making electrically erasable and electrically programmable memory cell with extended cycling endurance |
| WO1994027325A1 (en) * | 1993-05-07 | 1994-11-24 | Vlsi Technology, Inc. | Integrated circuit structure and method |
| US5439835A (en) * | 1993-11-12 | 1995-08-08 | Micron Semiconductor, Inc. | Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough |
| JP2699839B2 (ja) * | 1993-12-03 | 1998-01-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE69434268T2 (de) * | 1994-07-14 | 2006-01-12 | Stmicroelectronics S.R.L., Agrate Brianza | Intergrierte Struktur einer Hochgeschwindigkeits-MOS-Technologe-Leistungsvorrichtung und zugehöriges Herstellungsverfahren |
| US5413945A (en) * | 1994-08-12 | 1995-05-09 | United Micro Electronics Corporation | Blanket N-LDD implantation for sub-micron MOS device manufacturing |
| JPH09148542A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| US5902129A (en) * | 1997-04-07 | 1999-05-11 | Lsi Logic Corporation | Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers |
| KR100223846B1 (ko) * | 1997-05-28 | 1999-10-15 | 구본준 | 반도체 소자 및 그의 제조방법 |
| US6171959B1 (en) * | 1998-01-20 | 2001-01-09 | Motorola, Inc. | Method for making a semiconductor device |
| US6037233A (en) * | 1998-04-27 | 2000-03-14 | Lsi Logic Corporation | Metal-encapsulated polysilicon gate and interconnect |
| US6268241B1 (en) * | 1999-09-29 | 2001-07-31 | United Microelectronics Corp. | Method of forming a self-aligned silicide structure in integrated circuit fabrication |
-
1999
- 1999-10-13 JP JP29117699A patent/JP2001111040A/ja active Pending
-
2000
- 2000-10-12 US US09/688,036 patent/US6562685B1/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100898257B1 (ko) * | 2002-06-29 | 2009-05-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100832714B1 (ko) * | 2005-12-28 | 2008-05-28 | 동부일렉트로닉스 주식회사 | 트랜지스터의 제조방법 |
| JP2011119344A (ja) * | 2009-12-01 | 2011-06-16 | Panasonic Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6562685B1 (en) | 2003-05-13 |
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