JPS61156883A

JPS61156883A - 半導体装置の製造方法

Info

Publication number: JPS61156883A
Application number: JP27607884A
Authority: JP
Inventors: Hideki Shibata; 英毅柴田; Hiroshi Momose; 百瀬　啓
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-12-28
Filing date: 1984-12-28
Publication date: 1986-07-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体装置の製造方法に関し、特にサブミクロ
ン領域のチャネル長を有するｙｒｏｓＷ半導体装置の製
造に使用されるものである。

〔発明の技術的背景〕

近年、ＭＯ８型半導体装置の微細化につれ、ドレイン領
域近傍でのチャネル領域における強電界にようて引き起
されるホットキャリアの発生に伴うしきい値電圧の変動
等緒特性の劣化が問題となっている。また、配線抵抗や
拡散抵抗もますます無視できないものとなっている。

このような問題を解消するために、いわゆるＬＤＤ　（
Ｌｉｇｈｔ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造及びゲー
ト電極やソース、ドレイン領域表面を金属シリサイドと
する技術（サリサイド技術）の複合技術を採用したＭＯ
８型半導体装置が注目されている。

従来、このようなＭＯ８型半導体装置は第２図に示すよ
うな方法によシ製造されている。まず、例えばＰ型シリ
コン基板１０表面にフィールド酸化膜２を形成する。次
に、素子領域表面にゲート酸化膜３を形成した後、全面
に多結晶シリコン膜を堆積し、これをパターニングする
ことによりｙ−計電極４を形成する。つづいて、ｒ−計
電極４をマスクとしてＮＷ不純物をイオン注入すること
によ、９Ｎ″″型拡散層５を形成する。

つづいて、全面にＣ■酸化膜を堆積した後、反応性イオ
ンエツチングのような異方性エツチングによ６　ｃｖ’
ｐ酸化膜をエツチングし、ｙ−ト［極４の側壁にＣｖＤ
酸化膜（スペーサ）６を残存させる。つづいて、ゲート
電極４及び残存し九〇ＶＤ酸化膜６をマスクとしてＮ型
不純物をイオン注入することにより　Ｎ”　ｍ拡散層７
を形成し、ＬＤＤ構造のソース、ドレイン領域８，９を
形成する。つづいて、全面に高融点金属を蒸着した後、
例えば熱処理することにより？−）電極４表面及びソー
ス、ドレイン領域８，９表面の高融点金属を金属珪化物
１０に変換し、更に未反応の高融点金属をエツチング除
去する。

〔背景技術の問題点〕

しかし、上述した従来の方法には以下のような欠点があ
る。すなわち、ＣｖＤ酸化膜を堆積した後、反応性イオ
ンエツチングによりエツチングしてゲート電極４側壁に
残存させるＣＶ’Ｄ酸化膜（スペーサ）６を形成する際
に、ソース、ドレイン領域上及びｒ−計電極４上に工、
チング損傷が残る。また、（至）酸化膜はステッグカパ
レージが悪く、異方性エツチング時にサイドエツチング
が生じること等から、スペーサ幅の制御が困難であり、
この結果Ｎ″″型拡散拡散層５０幅御も困難となるため
、特にサブミクロンのＭＯＳ　）ランジスタでソース、
ドレイン電極反転動作時に素子特性に影響を与え°る可
能性がある。

しかも、スペーサが全く残存しないこともあるため、高
融点金属を蒸着した際にショートモード不良を起す原因
ともなシうる＠　　　　゛〔発明の目的〕本発明は上記事情に鑑みてなされたものであり、ＬＤＤ
構造及びサリサイド技術を採用した場合にゲート電極や
ソース、ドレイン領域に工。

チング損傷を残さず、しかも素子特性に悪影響を与えず
、ショートモード不良も生じることなく、サブミクロン
のＭＯ８ｆｉ半導体装置を製造し得る方法を提供しよう
とするものである。

〔発明の概要〕

本発明の半導体装置の製造方法は、第１導電型の半導体
基板上にゲート絶縁膜を形成し、更にｆ−４電極材及び
第１の被膜（例えばシリコン窒化膜）を順次堆積した後
、これらを順次／４ターニングしてゲート電極及びその
上の第１の被膜／４ターンを形成し、次いでゲート電極
側壁及び基板表面に絶縁膜（０例えば酸化膜）を形成し
た後、全面に第２の被膜（例えば多結晶シリコン膜）を
形成し、更にその表面に第３の被膜（例えば酸化膜）を
形成し、つづいて異方性エツチングによシ第３の被膜を
エツチングして第２の被膜の段差部の側壁に第３の被膜
を残存させた後、残存した第３の被膜をマスクとして前
記第２の被膜をエツチングして前記ゲート電極の側壁に
絶縁膜、を介して第２の被膜を残存させ、前記ゲート電
極及びその側壁に絶縁膜を介して残存しｆｅ、第２の被
膜をマスクとして第２導電凰の不純物をイオン注入する
ことによシ第２導電凰の高濃度拡散層を形成し、つづい
て前記残存した第２の被膜及び第１の被膜・ぐターンを
除去した後、更に前記絶縁膜の一部を選択的にエツチン
グすることにより前記第２の被膜が残存していた以外の
領域の基板表面を露出させ、前記ゲート電極を形成した
後、又はゲート電極側壁に絶縁膜を介して残存した第２
の被膜を除去した後、ゲート電極をマスクとして第２導
電型の不純物をイオン注入することにより第２導電型の
低濃度拡散層を形成し、更に全面に高融点金属を堆積し
た後、熱処理又はイオン注入によシ高融点金属を金属珪
化物に変換することを特徴とするものである。

このような方法によれば、異方性エツチングにより第２
の被膜をエツチングする際ｒ−ト電極上には第１の被膜
パターンが、またソース、ドレイン領域上には絶縁膜が
それぞれ形成されているので、これらの領域にエツチン
グ損傷が残ることがない。しかも、第２の被膜として例
えば多結晶シリコン膜を用いれば、ステップカバレージ
が良好であるので、ゲート電極側壁に残存させるスペー
サの幅の制御性、ひいては第２導電型の低濃度拡散層の
幅の制御性が良好となシ、素′−Ｆ−特性に悪影響を及
ぼすことがない。

また、ｒ−計電極の側壁には絶縁膜を確実に残存させる
ことができるので、ゲート電極と金属珪化物とのショー
トモード不良を起すこともない。

〔発明の実施例〕

以下、本発明の実施例を第１図（、）〜（ｆ）を参照し
て説明する。

まず、例えば結晶方位（１０（１）のｐｍシリコン基板
１１表面に選択酸化法によりフィールド酸化膜１２を形
成した後、素子領域表面に膜厚２００〜２５０Ｘのゲー
ト酸化膜１３を形成する。次に、全面に膜厚３０００〜
３５００Ｘの多結晶シリコン膜１４を堆積した。後、９
００℃でリン拡散を行ない、シート抵抗ρＳを約３０Ω
／口とする。更に、全面に膜厚１０００〜１５００Ｘの
シリコン窒化膜（第１の被膜）１５を堆積する（第１図
（、）図示）。つづいて、図示しないホトレジストパタ
ーンを形成した後、これをマスクとして反応性イオンエ
ツチングによシ前記シリコン窒化膜１５及び多結晶シリ
コン膜１４を順次パターニングしてゲート電極１６及び
その上のシリコン窒化膜パターン１５′を形成する。

つづいて、前記ホトレジストノ４ターンを除去した後、
シリコン窒化膜ツクターン１５′及びゲート電極１６を
マスクとして　Ｐ　を１〜２　Ｘ　１０１３鋸−２のド
ーズ量でイオン注入することによりＮ−型拡散層１７．
１７を形成する。つづいて、熱酸化を行ない、露出した
基板表面及びゲート電極１６側壁に膜厚５００〜７００
１の熱酸化膜（絶縁膜）１８を形成する（同図（ｂ）図
示）。

つづいて、全面に膜厚的３０００Ｘの多結晶シリコン膜
（第２の被膜）１９を堆積した後、熱酸化を行ない、そ
の表面に膜厚２００〜３００又の熱酸化膜（第３の被膜
）２・０を形成する（同図（、）図示）。

次いで、反応性イオンエツチングにより前記熱酸化膜２
０をエツチングし、前記多結晶シリコン膜１９０段差部
の側壁にのみ熱酸化膜２０’を残存させる。つづいて、
残存した熱酸化膜２０′をマスクとして反応性イオンエ
ツチングによシ前記多結晶シリコン膜１９をエツチング
し、？−）電極１６の側壁に前記熱酸化膜１７を介して
多結晶シリコン膜を残存させてスペーサ２１を形成する
。なお、この反応性イオンエツチング時にスペーサ２１
が残存している以外の熱酸化膜１８はその膜厚が約捧に
減少する（同図（ｄ）図示）。つづいて、シリコン窒化
膜パターン１５′とｆｆ−計電極１６及び多結晶シリコ
ン膜のスペーサ２１をマスクとして　Ａａ　　を１〜５
ｘ　ｔ　ｏ　１５　のドーズ量でイオン注入することに
よりＮ＋型型数散層２２．２２を形成し、ＬＤＤ構造の
ソース、ドレイン領域２３．２４を形成する（同図（ｄ
）図示）。つづいて、スペーサ２１をケミカルドライエ
ツチングによシ、またシリコン窒化膜パターン１５′を
熱リン酸により顆次エッ域２３．２４上の薄い熱酸化膜
１８．１８のみをエツチングして基板シリコンを露出さ
せた後、全面に高融点金属として例えばＴｉを蒸着する
。

つづいて、例えば６００℃でアニールを行ない、ゲート
電極１６表面及びソース、ドレイン領域２３．２４表面
のＴＩをＴｉシリサイド２５゜２５に変換した後、未反
応ので１のみを除去する（同図（、）図示）。つづいて
、全面にＣＶＤ酸化膜２６を堆積した後、コンタクトホ
ール２７．・・・を開孔する。つづいて、全面に１−８
１を蒸着し７’ｃ後、ノ”ターニングしてソース、ドレ
イン電極２８．２９を形成し、ＭＯＳ　）ランジスタを
製造する（同図（ｆ）図示）。

このような方法によれば、第１図（Ｃ）１での工程でゲ
ート電極１６上にシリコン窒化膜パターン１５′を、？
−）電極１６の側壁及びソース。

ドレイン形成領域表面に熱酸化膜１８を形成し、更に全
面に多結晶シリコン膜１９及びその表面の熱酸化膜２０
を形成しているので、第１図（ｄ）の工程で反応性イオ
ンエツチングを用いてスペーサ２１．２１を形成する際
にゲート電極１６表面及びソース、ドレイン形成領域゛
−′表面がエツチング損傷を受けるおそれがない。この
ため、最終的に製造されるＭＯＳ　）ランジスタは接合
リークやゲート破壊を起す危険性がない。また、多結晶
シリコン膜１９はステ、ｆカバレージが良好であるので
、スペーサ２１．２１の幅を制御性よく形成することが
でき、ひいてはソース。

ドレイン領域２３．２４のＮ″″型拡散拡散層１７０幅
御性よく形成することができるので、微細なＭＯＳ　）
ランジスタで問題となるホットキャリアの′発生による
しきい値電圧の変動等を確実に防止することができ、る
。更に、第１図（、）の工程で、ケミカルドライエツチ
ングによりスペーサ２１．２１をエツチング除去する際
、熱酸化膜１８との選択比が大きく、またノー、ス、ド
レイン領域２３．２４の表面を露出させる際にも工、チ
ング時間を指定することにより熱酸化膜１８の薄い部分
だけを除去することができるので、ゲート電極１６の側
壁に熱酸化膜１８を確実に残存させることができる。こ
のため、ｒ−計電極１６とＴｉシリサイド２５とを確実
に絶縁分離することができる。

なお、上記実施例では第１図（ｂ）の工程でｙ　−計電
極１６形成後にＮ″″″″層１７を形成するための低ド
ーズイオン注入を行なったが、この低ドーズイオン注入
は第１図（・）の工程でスペーサ２１を除去した後に行
なってもよい。

また、上記実施例では高融点゛金属としてＴ１を用いた
が、これに限らず基板シリコン及び多結晶シリコンと低
抵抗接触可能な高融点金属であればよく、例えばＭｏ＋
Ｗ、ｖ、Ｔａ等の高融点金属を用いることができる。ま
た、上記実施例では高融点金属を金属シリサイドに変換
する際に熱処理を行なったが、これに限らず例えばソー
ス、ドレイン領域２３．２４にイオン注入されるＡｓ等
の不純物をイオン注入することによυ高融点金属を金属
シリサイドに変換してもよい。

〔発明の効果〕

以上詳述した如く本発明の半導体装置の製造方法によれ
ば、ＬＤＤ構造のソース、ドレイン領域を制御性よく形
成することができ、しかもショートモード不良を起すこ
となくｒ−ト電極表面及びソース、ドレイン領域表面に
低抵抗の金属シリサイドを確実に形成することができ、
微細で素子特性の良好なＭＯＳ　Ｗ　トランジスタなど
を形成できる等顕著効果を奏するものである。

【図面の簡単な説明】

第１図（＆）〜（ｆ）は本発明の実施例におけるＭＯＳ
トランジスタの製造方法を示す断面図、第２図は従来の
ＭＯＳ　）ランジスタの製造・方法を示すための断面図
である。１１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・ゲート酸化膜、１４・・・多結晶シリ
コン膜、１５・・・シリコン窒化膜、１５′・・・シリ
コン窒化膜・母ターン、１６・・・ゲート電極、１７・
・・Ｎ″″型拡散層、１８・・・熱酸化膜、１９・・・
多結晶シリコン膜、２０・・・熱酸化膜、２１゛・・・
スペーサ、２２・・・Ｎ＋型型数散層２３．２４・・・
ソース、ドレイン領域、２５・・・Ｔ１７リサイド、２
６・・・ＣＶＩ）酸化膜、２７・・・コンタクトホール
、２１３．２９・・・ソース、ドレイン電極。出願人代理人　　弁理士　鈴　江　武　彦第１図

Claims

【特許請求の範囲】

（１）第１導電型の半導体基板上にゲート絶縁膜を形成
し、更にゲート電極材及び第１の被膜を順次堆積する工
程と、前記第１の被膜及びゲート電極材を順次パターニ
ングしてゲート電極及びその上の第１の被膜パターンを
形成する工程と、ゲート電極側壁及び基板表面に絶縁膜
を形成する工程と、全面に第２の被膜を形成し、更にそ
の表面に第３の被膜を形成する工程と、異方性エッチン
グにより第３の被膜をエッチングし、第２の被膜の段差
部の側壁に第３の被膜を残存させる工程と、残存した第
３の被膜をマスクとして前記第２の被膜をエッチングし
、前記ゲート電極の側壁に絶縁膜を介して第２の被膜を
残存させる工程と、前記ゲート電極及びその側壁に絶縁
膜を介して残存した第２の被膜をマスクとして第２導電
型の不純物をイオン注入することにより第２導電型の高
濃度拡散層を形成する工程と、前記残存した第２の被膜
及び第１の被膜パターンを除去した後、更に前記絶縁膜
の一部を選択的にエッチングすることにより前記第２の
被膜が残存していた以外の領域の基板表面を露出させる
工程と、前記ゲート電極を形成した後、又はゲート電極
側壁に絶縁膜を介して残存した第２の被膜を除去した後
、ゲート電極をマスクとして第２導電型の不純物をイオ
ン注入することにより第２導電型の低濃度拡散層を形成
する工程と、全面に高融点金属を堆積した後、熱処理又
はイオン注入により高融点金属を金属珪化物に変換する
工程とを具備したことを特徴とする半導体装置の製造方
法。
（２）第１の被膜がシリコン窒化膜、第２の被膜が多結
晶シリコン膜、絶縁膜及び第３の被膜が酸化膜であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。