KR950001153B1 - 반도체 장치의 제조방법 - Google Patents

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내용없음.

Description

반도체장치의 제조방법

제1a~b도는 종래 방법에 따른 반도체 장치의 제조공정도.

제2a~c도는 이 발명에 따른 반도체 장치의 제조공정도.

제3a~b도는 이 발명에 따른 다른 실시예의 일부공정도.

이 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 실리사이드(silicide) 공정시 소오스 및 드레인 영역의 격자결함의 발생을 방지하고 게이트 저항을 줄일 수 있는 반도체 장치의 제조방법에 관한 것이다.

최근, 반도체 장치의 고집적화 및 고속화추세에 따라 소자들이 소형화되고 있다. 상기 소자들의 소형화는 게이트의 폭을 좁게 하는데 이에 따라 소오스 및 드레인 영역으로 이용되는 확산층의 접합깊이를 얕게하여야 한다. 상기 게이트의 폭이 좁게되면 게이트 저항이 증대되고, 확산층의 접합깊이가 얕게되면 시트저항(sheet resistance)가 증가되어 확산층의 배선저항, 확산층과 금속배선과의 기생직렬 접촉저항이 커져 소자동작에 악영향을 마친다.

따라서, 게이트저항을 감소시키기 위한 자기정합 실리사이드(self-aligned silicide) 방법이, 직렬기생접촉저항 및 확산층의 배선저항을 감소시키기 위하여 이중확산(Double diffusion) 및 LDD(Lightly doped Drain) 방법등이 제거되었다.

제1a~b도는 종래 방법에 따른 반도체 장치의 제조공정도이다.

제1a도를 참조하면, 반도체 기판(1)의 표면에 게이트 산화막(3)과 게이트(5)를 형성한 후 소오스 및 드레인 영역(7)(8)을 형성한다. 그 다음, 상기 게이트(5)의 측면에 스페이서(spacer ; 9)를 형성한다. 계속해서, 상기 소오스 및 드레인 영역(7)(8)에 고농도 영역(11)을 형성한다.

제1b도를 참조하면, 상술한 구조의 전표면에 Ti등의 고융점 금속을 도포한 후 저온에서 1차 열처리를 한다. 그 다음, 상기 고융점 금속을 상기 게이트(5)와 소오스 및 드레인 영역(7)(8)의 표면을 제외하고 선택적으로 직각하고 고온에서 2차 열처리하여 실리사이드층(13)을 형성한다. 상기에서 게이트(5)의 표면에 형성된 실리사이드층(13)은 게이트 저항을, 소오스 및 드레인 영역(7)(8)의 고농도 영역(11)은 확산저항과 이후 공정에서 형성될 금속배선과의 접합기생직렬저항을 감소시킨다.

그러나, 상술한 종래의 반도체 장치의 제조방법에서 소오스 및 드레인 영역의 표면에 실리사이드를 형성할 때 PN 접합부근의 실리콘이 석출되어 접합면에 빈격자점이 형성되므로 누설전류가 증가되는 문제점이 있었다. 또한 실리사이드가 응집되어 소오스 및 드레인 영역 표면과의 접합면이 균일하게 형성되지 않으므로 접합기생직렬저항이 증가되는 문제점이 있었다.

따라서, 이 발명의 목적은 실리사이드공정시 소오스 및 드레인 영역의 접합면에서 실리콘이 석출되는 것을 방지하여 빈격자점에 의해 누설전류의 증가를 방지할 수 있는 반도체 장치의 제조방법을 제공함에 있다.

이 발명의 다른 목적은 접합기생직렬저항을 감소시킬 수 있는 반도체 장치의 제조방법을 제공함에 있다.

상기의 목적들을 달성하기 위하여 이 발명은 반도체 장치의 제조방법에 있어서, 제1도전형의 반도체 기판상에 게이트 산화막, 게이트 및 질화막을 형성하는 제1공정과, 상기 제1도전형과 다른 도전형인 제2도전형의 소오스 및 드레인 영역을 형성하는 제2공정과, 상기 게이트의 측면에 질화스페이서를 형성하는 제3공정과, 상기 게이트가 형성되어 있지 않는 게이트 산화막의 표면에 열산화막을 형성하는 제4공정과, 상기 질화막을 제거하여 게이트의 표면을 노출시키는 제5공정과, 상기 게이트 표면에 실리사이드층을 형성하는 제6공정으로 이루어짐을 특징으로 한다.

이하, 첨부된 도면을 참조하여 이 발명을 상세히 설명한다.

제2a~g도는 이발명의 일 실시예에 따른 반도체 장치의 제조공정도이다.

제2a도를 참조하면, (100)의 결정방향을 가지는 P형 반도체기관(21)의 표면에 100~200Å정도 두께의 게이트 산화막(23), 2000~3000Å정도 두께의 다결정 실리콘층, 50~300Å정도 두께의 질화막(Si₃N₄; 27)을 순차적으로 적층한다. 그 다음 통상의 포토리소그래피(photolithography) 방법에 의해 소정부분을 제외한 질화막(27)과 다결정 실리콘층을 제거하여 게이트(25)를 형성한다.

제2b도를 참조하면, 상기 질화막(27) 및 게이트(25)를 마스크로 하고 인(Phosphorus) 또는 아세닉(Arsenic)중 어느하나를 1E12~1E13 이온/cm²정도의 도우즈(dose)와 20~60keV 정도의 에너지로 이온주입하여 소스 및 드레인 영역(29)(30)을 형성한다.

제2c도를 참조하면, 상술한 구조의 전표면에 CVD(Chemical Varpor Deposition) 방법에 의해 질화막을 두껍게 형성한다. 그 다음 상기 게이트 산화막(23)을 앤드포인트(endpoint)로 이용하여 상기 질화막을 에치백(etch back)하여 질화스페이서(31)를 형성한다. 계속해서 상기 소오스 및 드레인영역(29)(30)에 인 또는 아세닉중 어느하나를 1E13~5E15이온/cm²정도의 도우즈와 20~60keV정도의 에너지로 이온주입하여 N+ 영역(33)을 형성한다.

제2d도를 참조하면, 상기 노출된 게이트 산화막(23)의 표면에 500~1000Å정도 두께의 열산화막(35)을 형성한다. 이때, 질화막(27)및 질화스페이서(31)에 의해 상기 게이트(25)는 산화되지 않고 소오스 및 드레인(29)(30)영역만 산화된다.

제2e도를 참조하면, 상기 질화막(27)을 비등방성 건식식각방법으로 제거하여 상기 게이트(25)를 노출시킨다.

그 다음, 제2f도를 참조하면, 상술한 구조의 전표면에 E-빔이나 스퍼터링 방법에 의해 Ti, Co, Pt, W 또는 Mo 등의 500~2000Å정도 두께로 침적하여 고융점 금속층(26)을 형성한다.

계속하여, 제2g도를 참조하면, 열처리에 의해 상기 고융점 금속층(26)과 게이트(25)를 반응시켜 실리사이드층(37)을 형성한다. 상기 열처리는 저온에서 실시하는 1차의 고온에서 실시하는 2차로 나누어 실시하는데, 상기 1차 및 2차 열처리사이에 실리사이드화되지 않은 미반응금속을 제거한다. 상기에서 고융점 금속이 Ti인 경우 1차 열처리하는 650~700℃의 온도로 RTP(Rapid Thermal Process)를 하거나 500~600℃의 온도로 전기로에서 실시하여 상기 게이트(25) 표면에 실리사이드층(37)을 형성한다.

그 다음, 상기 질화스페이서(31) 및 열산화막(35)의 표면에 실리사이드화되지 않은 미반응금속을 HCl 또는 H₂SO₄등의 식각용액으로 제거한 후 2차 열처리는 800~900℃의 온도로 RTP를 하거나 700~800℃의 온도로 전기로에서 실시한다. 상기 열처리 공정중에 열산화막(35)에 의해 상기 소오스 및 드레인 영역(29)(30)이 실리사이드되는 것을 방지하므로 PN 접합면부근의 빈격자점등과 같은 격자결합이 발생되지 않는다.

제3a~b도는 이 발명의 다른 실시예에 따른 반도체 장치의 제조공정중을 나타내는 도면이다.

상기 제3a~d도는 상기 제2a~d도와 동일하며, 단지, 제3e도의 공정만이 추가된 것으로써 캐패시터를 형성하는 공정에서 캐패시터와 드레인 영역(30)의 접촉면이 작게되는 것을 방지하기 위하여 질화스페이서(31)을 제거하고 고온산화스페이서(39)를 형성한 것이다.

즉, 상기 제2d도 이후의 공정에서 고온산화막으로 상기 실리사이드(37)의 표면을 침적하는데, 이때 공정을 쉽게 하기 위하여 상기 질화스페이서(31)의 표면에도 고온산화막을 침적하여야 하므로 스페이서가 크게 되어 접촉구멍을 작게 형성하기 어렵다. 따라서 상기질화스페이서(31)를 제거하고 고온산화막(36)으로 스페이서(39)을 형성한 것이다.

따라서 제3e도를 참조하면, 상기 제2d도의 공정을 실시한 후 상기 게이트(25) 표면의 질화막(27)을 제거할 때 질화스페이서(31)도 같이 제거한다. 이때 상기 질화막(27) 및 질화스페이서(31)는 H₃PO₄용액으로 습식식각하여 제거한다. 계속하여 상술한 구조의 전표면에 고온산화막을 두껍게 형성한 후 에치백하여 고온산화스페이서(39)을 형성한다.

제3e도 이후 공정은 상술된 제2f도 및 제2g와 동일하다.

상술한 바와같이 소오스 및 드레인 영역의 표면에 열산화막을 형성한 후 게이트의 표면을 고융점 금속으로 실리사이드화하므로 상기 열산화막에 의해 상기 소오스 및 드레인 영역과 고융점금속이 반응되는 것의 방지하여 소오스 및 드레인 영역의 표면이 균일하게 되고 실리콘의 석출에 의해 PN 접합부근에 빈격자점이 형성되는 것을 방지한다.

따라서, 이 발명은 빈격자점이 형성되지 않으므로 누설전류가 발생되지 않는 잇점이 있다. 또한, 소오스 및 드레인 영역의 표면이 균일하므로 접합기생직렬저항을 감소시키는 이점이 있다.

Claims (6)

1. 반도체 장치의 제조방법에 있어서, 제1도전형의 반도체 기판상에 게이트 산화막, 게이트 및 질화막을 형성하는 제1공정과, 상기 제1도전형과 다른 도전형인 제2도전형의 소오스 및 드레인 영역을 형성하는 제2공정과, 상기 게이트의 측면에 질화스페이서를 형성하는 제3공정과, 상기 게이트가 형성되어 있지 않는 게이트 산화막의 표면에 열산화막을 형성하는 제4공정과, 상기 질화막을 제거하여 게이트의 표면을 노출시키는 제5공정과, 상기 게이트 표면에 실리사이드층을 형성하는 제6공정으로 이루어지는 반도체 장치의 제조방법.
2. 제1항에 있어서, 제3공정은 질화스페이서를 형성할 때 게이트 산화막을 앤드포인트로 이용하는 반도체 장치의 제조방법.
3. 제1항에 있어서, 제5공정은 질화막을 비등방성 건식식각방법으로 제거하는 반도체 장치의 제조방법.
4. 제1항에 있어서, 제5공정중 상기 질화막제거시 질화스페이서를 동시에 제거하고 다시 고온산화막으로 스페이서를 형성하는 것을 더 구비한 반도체 장치의 제조방법.
5. 제4항에 있어서, 상기 질화막 및 질화스페이서를 H₃PO₄으로 습식식각하는반도체 장치의 제조방법.
6. 제1항에 있어서, 제6공정은 고융점 금속을 침적하고 1차 열처리한 후 미반응 금속을 제거하고 2차 열처리를 하여 실리사이드층을 형성하는 반도체 장치의 제조방법.