KR20010066122A - 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 - Google Patents

반도체 소자의 폴리사이드 듀얼 게이트 형성 방법 Download PDF

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Abstract

본 발명은 코발트 폴리사이드 구조의 듀얼 게이트를 형성할 수 있도록한 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법에 관한 것으로, 반도체 기판의 제 1,2 영역상에 폴리 실리콘 패턴층들을 형성하는 단계;상기 폴리 실리콘 패턴층의 상측 표면이 노출되도록 블록킹층을 형성하는 단계;전면에 코발트층을 형성하고 열처리하여 폴리 실리콘 패턴층과 코발트 실리사이드층이 적층되는 구조의 게이트 전극을 형성하는 단계;상기 제 1,2 영역에 각각 반대 도전형의 불순물 이온을 주입하고 열처리하여 게이트 전극의 양측 기판 표면내에 소오스/드레인 영역을 형성하고 폴리 실리콘 패턴층에 게이트 이온 주입이 이루어지도록 하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 폴리사이드 듀얼 게이트 형성 방법{Method for forming polycide dual gate of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 코발트 폴리사이드 구조의 듀얼 게이트를 형성할 수 있도록한 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 듀얼 게이트에 관하여 설명하면 다음과 같다.
도 1a내지 도 1e는 종래 기술의 듀얼 게이트 형성 방법을 나타낸 공정 단면도이다.
종래 기술의 듀얼 게이트 제조 공정은 먼저, 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자 격리층(2)을 형성한다.
그리고 상기 소자 격리층(2)에 의해 정의된 활성 영역에 N형, P형 불순물 이온을 주입하여 N형 웰 영역(3),P형 웰 영역(4)을 형성한다.
이어, N형 웰 영역(3),P형 웰 영역(4)을 포함하는 전면에 게이트 산화막(5),게이트 형성용 물질층으로 언도우프드 폴리 실리콘층(6)을 형성한다.
그리고 전면에 감광막을 도포하고 N형 웰 영역(4)상에만 남도록 선택적으로 패터닝하여 제 1 감광막 패턴층(7)을 형성하고 이를 마스크로 노출된 언도우프드 폴리 실리콘층(6)의 표면내에 n형 불순물 이온을 주입한다.
상기의 n형 불순물 이온 주입 공정으로 P형 웰 영역(3)상에는 n형 불순물 주입층(6a)이 형성된다.
이어, 도 1b에서와 같이, 상기 제 1 감광막 패턴층(7)을 제거하고 다시 전면에 감광막을 포도한후 P형 웰 영역(3)상에만 남도록 선택적으로 패터닝하여 제 2 감광막 패턴층(8)을 형성하고 이를 마스크로 노출된 언도우프드 폴리 실리콘층(6)의 표면내에 p형 불순물 이온을 주입한다.
상기의 p형 불순물 이온 주입 공정으로 N형 웰 영역(4)상에는 p형 불순물 주입층(6b)이 형성된다.
그리고 도 1c에서와 같이, 상기 n형 불순물 주입층(6a),p형 불순물 주입층(6b)상에 텅스텐 실리사이드 또는 텅스텐 등의 베리어층(10),게이트 패터닝용 하드 마스크층(11)을 형성한다.
여기서, 게이트 패터닝용 하드 마스크층(11)으로는 산화막 또는 질화막이 사용된다.
이어, 상기 게이트 패터닝용 하드 마스크층(11)상에 감광막을 도포하고 선택적으로 패터닝하여 제 3 감광막 패턴층(9)을 형성한다.
그리고 도 1d에서와 같이, 상기 제 3 감광막 패턴층(9)을 마스크로 노출된 게이트 패터닝용 하드 마스크층(11)을 선택적으로 패터닝하고 이를 하드 마스크로 이용하여 베리어층(10),불순물 이온이 주입된 폴리 실리콘층(6a)(6b)을 선택적으로 식각하여 게이트(12a)(12b)를 형성한다.
이어, 도 1e에서와 같이, 상기 게이트(12a)(12b)를 포함하는 전면에 산화막 또는 질화막을 증착하고 이방성 식각하여 게이트들의 측면에 측벽(13)을 형성한다.
도면에 도시하지 않았지만, P형 웰 영역(3),N형 웰 영역(4)상에 교대로 감광막 마스크 패턴을 형성하여 P형 웰 영역(3)에는 게이트(12a)를 마스크로 n형 불순물을 주입하여 소오스/드레인 영역(14a)을 형성한다.
그리고 N형 웰 영역(4)에는 게이트(12b)를 마스크로 p형 불순물을 주입하여 소오스/드레인 영역(14b)을 형성한다.
이와 같은 공정으로 하나의 웨이퍼상에 n-폴리 게이트와 p-폴리 게이트를 형성하여 로직 회로의 구현을 용이하게 한다.
그러나 이와 같은 종래 기술의 듀얼 게이트 제조 공정은 다음과 같은 문제가 있다.
첫째, 단일 폴리층을 사용하여 각각 불순물 이온을 주입하여 듀얼 게이트를 형성하므로 소자 특성을 최적화하기 위하여 PMOS의 경우에는 베리드 PMOS(buried PMOS)를 채용해야 하므로 숏 채널 효과(short channel sffect)가 커져 게이트 길이(gate length)를 0.25㎛ 이하의 소자를 만들기가 불가능하다.
둘째, 듀얼 게이트 폴리 형성을 위하여(즉, NMOS에서 n-poly, PMOS에서 p-poly구조를 구현하기 위하여) 폴리 실리콘층의 증착후와 소오스/드레인 형성시에 각각 2장의 마스크 형성이 필요하므로 공정 스텝수가 많고 이는 제조 비용의 상승을 가져온다.
셋째, 폴리 실리콘층에 이온을 주입하는 경우 박막의 두께가 얇은 경우(약 500Å이하) 도팬트가 게이트 산화막을 손상시키게 된다.
이와 같은 문제는 p+ 폴리 형성을 위한 이온 주입 공정시에 에너지가 너무 낮기때문에 공정 진행을 불가능하게 한다.
넷째, 텅스텐 실리사이드는 비저항이 ~100 μΩcm 정도이므로 1000Å이상 증착하여도 이를 베리어층으로 사용하므로 판저항을 10Ω/□이하로 낮추기가 불가능하다.
저항을 낮추기 위하여 텅스텐 실리사이드가 아닌 텅스텐층을 채택하는 경우에는 Si와의 반응을 억제하기 위하여 TiN 또는 WN과 같은 확산 방지막을 추가로 형성시켜 주어야 한다.
다섯째, 식각 공정에서 게이트 산화막이 받은 손상을 회복시키기 위하여는 재산화 공정을 진행해야하는데, 이때 텅스텐이 산소와 쉽게 반응하기 때문에 선택 산화 공정을 실시해야 한다. 이는 공정 제어의 어려움이 있어 재현성의 저하를 가져온다.(S.Iwata et al.,IEEE Trans.Elec.Dev.ED-31,1174(1984))
이와 같은 재산화 공정은 폴리사이드를 산화시키는 문제를 발생시킨다.(M.Tanielian et al.,IEEE Tran.Elec.Dev.Lett.EDL-6,221(1985) (K.A.Jenkins et al.,Tech.Dig Int.Elec.Dev.Meet.,891(1993))
본 발명은 이와 같은 문제를 해결하기 이하여 안출한 것으로, 코발트 폴리사이드 구조의 듀얼 게이트를 형성할 수 있도록한 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1e는 종래 기술의 듀얼 게이트 형성 방법을 나타낸 공정 단면도
도 2a내지 도 2g는 본 발명의 제 1 실시예에 따른 폴리사이드 듀얼 게이트 형성 방법을 나타낸 공정 단면도
도 3a내지 도 3e는 본 발명의 제 2 실시예에 따른 폴리사이드 듀얼 게이트 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. N형 웰 영역 24. P형 웰 영역
25. 게이트 산화막 26a.26b. 폴리 패턴층
27. 게이트 측벽 28. 제 1 감광막 패턴층
29. 제 2 감광막 패턴층 30. n형 소오스/드레인
31. p형 소오스/드레인 32. 블록킹층
33. 코발트층 34. 코발트 실리사이드층
35. 게이트 전극
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법은 반도체 기판의 제 1,2 영역상에 폴리 실리콘 패턴층들을 형성하는 단계; 상기 폴리 실리콘 패턴층의 상측 표면이 노출되도록 블록킹층을 형성하는 단계; 전면에 코발트층을 형성하고 열처리하여 폴리 실리콘 패턴층과 코발트 실리사이드층이 적층되는 구조의 게이트 전극을 형성하는 단계; 상기 제 1,2 영역에 각각 반대 도전형의 불순물 이온을 주입하고 열처리하여 게이트 전극의 양측 기판 표면내에 소오스/드레인 영역을 형성하고 폴리 실리콘 패턴층에 게이트 이온 주입이 이루어지도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 폴리사이드 듀얼 게이트에 관하여 상세히 설명하면 다음과 같다.
먼저, 본 발명에 따른 제 1 실시예에 따른 듀얼 게이트 제조 공정은 다음과 같다.
도 2a내지 도 2g는 본 발명의 제 1 실시예에 따른 폴리사이드 듀얼 게이트 형성 방법을 나타낸 공정 단면도이다.
반도체 소자의 설계 규칙이 엄격해질수록 높은 게이트 저항으로 인해 소자의 동작 속도를 저하시킨다.
따라서 낮은 저항의 게이트 전극이 필수적이며 이를 위해 저항이 낮은 내열금속 실리사이드(refractory metal silicide)가 게이트 전극으로 적용되고 있다.
이것을 폴리사이드(silicide on doped polycrystalline-Si)라 한다.
폴리 사이드로 가장 많이 이용되는 것이 WSi2(비저항이 60~200μΩcm )인데, 소자의 크기가 감소하면서 새롭게 주목받고 있는 것이 CoSi2(15~20μΩcm )와 TiSi2(15~20μΩcm )이다.
본 발명은 CoSi2를 채택하여 간단한 공정으로 저저항의 듀얼 게이트를 제공하기 위한 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자 격리층(22)을 형성한다.
그리고 상기 소자 격리층(22)에 의해 정의된 활성 영역의 제 1 영역과 제 2 영역에 각각 N형, P형 불순물 이온을 주입하여 N형 웰 영역(23),P형 웰 영역(24)을 형성한다.
이어, 전면에 게이트 산화막(25),언도우프드 폴리 실리콘층을 형성하고 포토리소그래피 공정(도면에 도시하지 않음)으로 선택적으로 식각하여 폴리 패턴층(26a)(26b)을 형성한다.
그리고 전면에 감광막을 도포하고 N형 웰 영역(23)상에만 남도록 선택적으로 패터닝하여 제 1 감광막 패턴층(28)을 형성하여 이를 마스크로 폴리 패턴층(26a) 및 노출된 기판 표면내에 n형 불순물 이온을 주입한다.
이어, 도 2b에서와 같이, 상기 제 1 감광막 패턴층(29)을 제거하고 전면에 다시 감광막을 도포한다.
상기 도포된 감광막을 선택적으로 패터닝하여 P형 웰 영역(24)상에만 남도록 하여 제 2 감광막 패턴층(29)을 형성하고 이를 마스크로 폴리 패턴층(26b) 및 노출된 기판 표면내에 p형 불순물 이온을 주입한다.
그리고 도 2c에서와 같이, 열처리 공정으로 각각의 NMOS,PMOS 영역에 n형 소오스/드레인(30),p형 소오스/드레인(31)을 형성한다.
이어, 상기 제 2 감광막 패턴층(29)을 제거하고 전면에 질화막(또는 산화막)을 증착하고 이방성 식각 공정을 진행하여 폴리 패턴층(26a)(26b)의 측면에 게이트 측벽(27)을 형성한다.
그리고 도 2d에서와 같이, 전면에 상기 게이트 측벽(27)과 식각 선택성을 갖는 산화막(또는 질화막)을 증착하여 블록킹층(32)을 형성한다.
이어, 도 2e에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 블록킹층(32)을 평탄화한다.
상기의 평탄화 공정은 폴리 패턴층(26a)(26b)의 상측 표면이 노출되도록 진행한다.
그리고 도 2f에서와 같이, 상기 평탄화된 블록킹층(32),폴리 패턴층(26a)(26b)을 포함하는 전면에 코발트층(33)을 증착한다.
이어, 도 2g에서와 같이, 상기 열처리 공정으로 노출된 폴리 패턴층(26a)(26b)의 Si와 Co를 반응시켜 코발트 실리사이드층(CoSi2)(34)을 형성하여 폴리 패턴층과 실리사이드층이 적층된 폴리 사이드 구조의 게이트 전극(35)을 형성한다.
여기서, 블록킹층(32)상에 위치하여 Si와 반응하지 않은 코발트는 습식화학(wet chemical) 처리에 의해 제거된다.
본 발명에서 TiSi2를 사용하지 않고 CoSi2를 사용하는 이유는 다음과 같다.
저항은 비슷하지만, 첫째, CoSi2가 열안정성이 우수하다.
실리사이드 형성후 열공정에 의해 실리사이드가 응집(agglomeration)되어 저항이 증가하는데, CoSi2는 TiSi2에 비하여 응집이 적다.(J.B. Lasky et al. IEEE Trans. Elec. Dev.,38, 262(1991),L.Van den hove, VLSI technol.,(1987).p67)
둘째, TiSi2의 경우 게이트의 폭이 감소하면서 저항이 크게 증가하지만 CoSi2는 좁은 게이트에서도 저항이 낮게 유지된다.
셋째, SADS(SiLicide as A Dopant Source)로 이용하여 폴리 실리콘의 도핑이 용이하다.
여기서, SADS는 실리사이드내에 도팬트를 이온 주입하고 열처리하여 도팬트를 아래의 실리콘층으로 확산시키는 방법을 말한다.
그런데 TiSi2는 As,P,B 등의 도팬트와의 반응성이 커서 SADS로 사용할 수 없는 반면 CoSi2는 SADS로 널리 이용되고 있다.(K. Maex et al., J.Appl.Phys.,66, 5327(1989),V.Probst et al., J.Appl., 52, 1803(1988),F.C.Shone et al.,Tech.Dig.Int.Elec.Dev.Meet.,(1986),p.407)
이와 같은 장점에도 불구하고 CoSi2가 양산에 쉽게 적용되지 못하는 이유는 식각의 어려움 때문이다.(F. Fracassi et al., J. Electrochem. Soc.,143,701(1996))
TiSi2의 경우는 건식 식각시에 TiF 또는 TiCl2등의 휘발성 물질로 만들어 식각하는 방법이 널리 이용되고 있다.(T.P.Chow et al.,in Dry Etching for Microelectronics,R.A.Powell,Editor,p.40,Elsevier Science, New York(1984))
그러나 CoSi2의 경우에는 휘발성있는 화합물이 존재하지 않고 화학적으로 매우 안정하여 식각이 매우 어렵다.(A.E.Morgan et al.,J.Electrochem. Soc.,134,925(1987))
그러므로 본 발명에서는 폴리 사이드 구조의 듀얼 게이트 형성시에 실리사이드를 전체에 형성하고 식각하는 것이 아니라, 필요한 부분에만 선택적으로 형성하고 반응하지 않는 부분의 Co를 습식 화학 처리를 통하여 제거하여 패터닝의 용이성을 확보한 것이다.
본 발명에 따른 제 2 실시예에 따른 폴리 사이드 듀얼 게이트 제조 공정은 다음과 같다.
본 발명의 제 2 실시예는 코발트 실리사이드가 확산원으로 이용될 수 있을 정도로 도팬트들과 반응하지 않는 것을 이용하는 것으로, 이온 주입이 코발트 실리사이드내에 이루어진다하여도 열처리시에 확산되어 폴리 패턴층내로 들어가 듀얼 게이트를 형성할 수 있도록 하는 것에 관한 것이다.
도 3a내지 도 3e는 본 발명의 제 2 실시예에 따른 폴리사이드 듀얼 게이트 형성 방법을 나타낸 공정 단면도이다.
먼저, 도 3a에서와 같이, 반도체 기판(41)의 소자 격리 영역에 LOCOS 또는 STI 공정으로 소자 격리층(42)을 형성한다.
그리고 상기 소자 격리층(42)에 의해 정의된 활성 영역의 제 1 영역,제 2 영역에 각각 N형, P형 불순물 이온을 주입하여 N형 웰 영역(43),P형 웰 영역(44)을 형성한다.
이어, 전면에 게이트 산화막(45),언도우프드 폴리 실리콘층을 형성하고 포토리소그래피 공정(도면에 도시하지 않음)으로 선택적으로 식각하여 폴리 패턴층(46a)(46b)을 형성한다.
그리고 폴리 패턴층(46a)(46b)을 포함하는 전면에 산화막(또는 질화막)을 사용하여 블록킹층(47)을 형성한후 CMP 공정으로 평탄화시켜 폴리 패턴층(46a)(46b)의 상측 표면이 노출되도록 한다.
이어, 상기 폴리 패턴층(46a)(46b) 및 블록킹층(47)을 포함하는 전면에 코발트층(48)을 증착한다.
그리고 도 3b에서와 같이, 열처리 공정으로 코발트 실리사이드층(49)을 형성하여 게이트 전극(50)을 형성한다.
여기서, 블록킹층(47)상에 위치되어 Si와 반응하지 않는 코발트층(48)은 습식 화학(wet chemical)처리를 통하여 제거된다.
그리고 도 3c에서와 같이, 상기 블록킹층(47)을 제거하고 절연층을 형성한후 이방성 식각하여 게이트 전극(50)의 측면에만 남겨 게이트 측벽(51)을 형성한다.
이어, 전면에 감광막을 도포하고 N형 웰 영역(44)상에만 남도록 선택적으로 패터닝하여 제 1 감광막 패턴층(52)을 형성하여 이를 마스크로 P형 웰 영역(43)의 노출된 기판 표면 및 게이트 전극(50)에 n형 불순물 이온을 주입한다.
그리고 도 3d에서와 같이, 상기 제 1 감광막 패턴층(43)을 제거하고 전면에 다시 감광막을 도포한다.
상기 도포된 감광막을 선택적으로 패터닝하여 P형 웰 영역(43)상에만 남도록 하여 제 2 감광막 패턴층(53)을 형성하고 이를 마스크로 노출된 기판 표면 및 게이트 전극(50)에 p형 불순물 이온을 주입한다.
이어, 도 3e에서와 같이, 열처리 공정으로 각각의 NMOS,PMOS 영역에 n형 소오스/드레인(54),p형 소오스/드레인(55)을 형성하고 상기 제 2 감광막 패턴층(53)을 제거한다.
여기서, NMOS,PMOS의 소오스/드레인을 형성하기 위한 도팬트로는 As,P,B등이 사용될 수 있는데, 코발트 실리사이드는 확산원으로 이용될 수 있을 정도로 이들과 반응하지 않으므로 이온 주입이 코발트 실리사이드내에 이루어진다하여도 열처리시에 확산되어 폴리 패턴층내로 들어가므로 듀얼 게이트를 형성할 수 있다.
이와 같은 본 발명에 따른 폴리사이드 듀얼 게이트 형성 방법은 다음과 같은 효과가 있다.
첫째, 열안정성이 우수하고 저저항 특성을 갖는 CoSi2를 단순한 공정으로 패터닝할 수 있도록하는 효과가 있다.
둘째, 게이트 길이가 0.25㎛ 이하의 소자에서는 베리드 채널(buried channel) PMOS를 형성할 수 없고 듀얼 게이트를 채택하여야 하는데, 종래 기술에서는 폴리 패턴층을 만들기 위한 마스크 및 소오스/드레인 형성시의 마스크를 각각 두장씩 필요로 하나 본 발명에서는 소오스/드레인 이온 주입시에 CoSi2/poly 게이트를 동시에 이온 주입시켜 열처리함으로써 공정을 단순화하는 효과가 있다.
셋째, 게이트로 사용되는 폴리 실리콘층에 직접 이온 주입을 하지 않고 코발트 실리사이드내에 이온 주입한후에 확산으로 폴리 실리콘층을 도핑시키므로 폴리 실리콘 박막의 두께를 작게(500Å이하)할 수 있다.
이는 저에너지의 이온 주입 장비가 필요없다는 것을 뜻한다.
넷째, 텅스텐 실리사이드에 비해 비저항을 1/5 이하로 낮출 수 있으므로 살리사이드 공정에 구애받지 않고 게이트의 두께를 독립적으로 조절할 수 있다.
다섯째, 폴리 실리콘층상에 텅스텐을 증착하는 경우에는 텅스텐과 실리콘의 반응을 막기 위하여 TiN 또는 WN과 같은 확산 방지막을 추가로 형성하는 공정이 필요하나 본 발명에서는 확산 방지막의 형성이 요구되지 않는다.
여섯째, 텅스텐을 사용하는 경우 게이트 산화막의 손상을 회복시키기 위한재산화 공정이 H2/O2의 비율과 산화 온도가 적절한 범위내에서만 이루어져 선택 산화가 필요하지만, 본 발명에 따르면 폴리 실리콘층의 패터닝후에 재산화 공정을 진행할 수 있으므로 공정이 간단하고, 재산화로 인해 생길 수 있는 폴리사이드의 산화에 따른 열화가 없다.
일곱째, Embedded DRAM과 같은 메모리 소자에서 로직 부분과 메모리 셀 부분의 게이트 물질을 통일시킬 수 있는 장점이 있다.

Claims (9)

  1. 반도체 기판의 제 1,2 영역상에 폴리 실리콘 패턴층들을 형성하는 단계;
    상기 폴리 실리콘 패턴층의 상측 표면이 노출되도록 블록킹층을 형성하는 단계;
    전면에 코발트층을 형성하고 열처리하여 폴리 실리콘 패턴층과 코발트 실리사이드층이 적층되는 구조의 게이트 전극을 형성하는 단계;
    상기 제 1,2 영역에 각각 반대 도전형의 불순물 이온을 주입하고 열처리하여 게이트 전극의 양측 기판 표면내에 소오스/드레인 영역을 형성하고 폴리 실리콘 패턴층에 게이트 이온 주입이 이루어지도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  2. 제 1 항에 있어서, 소오스/드레인 영역 및 게이트 이온 주입을 위한 불순물 이온 주입 공정을 블록킹층을 형성하기 전에 실시하는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  3. 제 1 항에 있어서, 게이트 전극 형성 단계에서 블록킹층에 의해 반응하지 않은 코발트층을 습식 화학(wet chemical) 처리에 의해 제거하는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  4. 제 1 항에 있어서, 소오스/드레인 영역 및 게이트 이온 주입을 위한 불순물 이온 주입 공정을 하기 전에 게이트 전극의 측면에 측벽을 형성하는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  5. 제 1 항에 있어서, 블록킹층에 의해 폴리 실리콘 패턴층의 상측 표면만을 노출시킨후 코발트 실리사이드층을 직접 증착하는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  6. 제 1 항에 있어서, 반도체 기판의 제 1 영역은 N형 웰이 형성되고, 제 2 영역은 P형 웰이 형성되는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  7. 반도체 기판의 표면내에 N형 웰 영역과 P형 웰 영역을 형성하는 단계;
    전면에 게이트 산화막,언도우프드 폴리 실리콘층을 형성하고 선택적으로 식각하여 폴리 패턴층들을 형성하는 단계;
    상기 P형 웰 영역의 폴리 패턴층들 및 노출된 기판 표면내에 n형 불순물 이온을 주입하는 단계;
    상기 N형 웰 영역의 폴리 패턴층들 및 노출된 기판 표면내에 p형 불순물 이온을 주입하는 단계;
    열처리 공정으로 P형 웰 영역에 n형 소오스/드레인을, N형 웰 영역에 p형소오스/드레인을 형성하고 폴리 패턴층들 측면에 측벽을 형성하는 단계;
    상기 폴리 패턴층들의 상측 표면이 노출되고 기판 표면은 마스킹되도록 블록킹층을 형성하는 단계;
    전면에 코발트층을 증착하고 상기 열처리 공정으로 노출된 폴리 패턴층들의 Si와 Co를 반응시켜 코발트 실리사이드층(CoSi2)을 형성하여 폴리 패턴층과 실리사이드층이 적층된 폴리 사이드 구조의 게이트 전극들을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  8. 반도체 기판의 표면내에 N형 웰 영역과 P형 웰 영역을 형성하는 단계;
    전면에 게이트 산화막,언도우프드 폴리 실리콘층을 형성하고 선택적으로 식각하여 폴리 패턴층들을 형성하는 단계;
    상기 폴리 패턴층들의 상측 표면이 노출되도록 블록킹층을 형성하는 단계;
    상기 폴리 패턴층 및 블록킹층을 포함하는 전면에 코발트층을 증착하는 단계;
    열처리 공정으로 폴리 패턴층들의 Si와 Co를 반응시켜 코발트 실리사이드층을 형성하여 폴리 패턴층과 실리사이드층이 적층된 폴리 사이드 구조의 게이트 전극들을 형성하는 단계;
    상기 게이트 전극들의 측면에 측벽을 형성하고 N형 웰 영역과 P형 웰 영역에 각각 p형 불순물 이온,n형 불순물 이온을 주입하고 열처리 공정으로 확산시켜 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
  9. 제 8 항에 있어서, 소오스/드레인 영역을 형성하기 위한 이온 주입시에 실리사이드층으로 이온 주입이 이루어지고 열처리시에 하측의 폴리 패턴층으로 불순물이 확산되도록 실리사이드층이 확산원으로 이용되는 것을 특징으로 하는 반도체 소자의 폴리사이드 듀얼 게이트 형성 방법.
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