JP2000269492A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000269492A JP11070723A JP7072399A JP2000269492A JP 2000269492 A JP2000269492 A JP 2000269492A JP 11070723 A JP11070723 A JP 11070723A JP 7072399 A JP7072399 A JP 7072399A JP 2000269492 A JP2000269492 A JP 2000269492A
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gate electrode
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bond
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Abstract

(57)【要約】 【課題】ＭＯＳＦＥＴにおいてスロートラップの発生を
防止し、トランジスタの閾値電圧の経時変化を抑制す
る。また、ホットエレクトロン効果による閾値電圧変動
や相互コンダクタンスｇmの劣化を防止する。 【解決手段】ソース・ドレイン領域を形成後、基板全面
にフッ素24をイオン注入し、その後、たとえば６００〜
８００℃で熱処理を行う。この熱処理により、チャネル
領域26のダングリングボンドやＳｉ−Ｈ結合をＳｉ−Ｆ
結合に置換する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
の製造方法に関し、特に、ｐチャネルＭＯＳトランジス
タ（以下、ｐＭＯＳという）において長期使用時の閾値
電圧の変化やドレイン飽和電流の低下を改善し、ｎチャ
ネルＭＯＳトランジスタ（以下、ｎＭＯＳという）にお
いてホットエレクトロン効果による閾値電圧変動を抑制
する技術に関する。
【０００２】
【従来の技術】半導体装置の微細化が進行しデザイン・
ルールがディープ・サブミクロン以下に縮小される世代
においては、ｐＭＯＳの構造として表面チャネル型が一
般的に採用され、これにより短チャネル効果の抑制が図
られる。このような表面チャネル型の構造を実現するた
めには浅い接合のソース・ドレイン領域を形成する必要
がある。このような浅い接合を実現するため、従来、ソ
ース・ドレイン領域を形成する際のイオン種をＢ+に代
えＢＦ2 +とすることが広く行われていた。ＢＦ2 +はＢ+
に比べて質量が大きいため、その飛程を小さくすること
ができ、浅い接合を実現できるのである。
【０００３】ところがＢＦ2 +を用いた場合、ボロン突き
抜けとよばれる現象が問題となっていた。ＭＯＳトラン
ジスタの製造工程では、工程数を最小限に抑える必要か
ら、通常、ゲート電極への不純物の導入とソース／ドレ
イン領域への不純物の導入とは共通プロセスにて行われ
る。したがってゲート電極中にもＢＦ2 +が注入されるこ
ととなるが、ソース・ドレイン領域形成のための熱処理
工程等において、ゲート電極中のボロンの拡散がフッ素
により促進され、ボロンがゲート酸化膜中に取り込まれ
たりゲート酸化膜を突き抜けてシリコン基板中へ拡散し
てしまう。このようなボロン突き抜けが発生すると、ト
ランジスタの閾値電圧が上昇したり、ブレークダウン電
圧が低下するなどゲート酸化膜の信頼性が低下する。こ
のような問題は、Ｂと同時にＦも導入されてしまうＢＦ
2 +のイオン注入を行った場合に顕著に発生する。ＢＦ2+
の代わりにＢ+を用いたイオン注入であれば、ゲート電
極中にＦがＢと同時に取り込まれることはないため、Ｂ
の拡散が生じたとしてもゲート酸化膜を突き抜けるには
至らず、上記のような問題を引き起こすことは少ない。
【０００４】ところで、近年ではイオン注入装置につい
ても改良が進み、低い加速電圧でのイオン注入が可能と
なってきており、ボロン注入によっても浅い接合が実現
される状況となってきた。したがって、加速電圧を低く
する等、イオン注入法に工夫を施してボロン注入を行う
ことにより、ソース・ドレインの浅い接合とボロン突き
抜けの解決の両方を実現できる。
【０００５】また、ソース・ドレイン領域にはＢ+とＦ+
を導入し、ゲート電極にはＢ+のみを導入する技術も開
発されている。特開平８−３３０４４１号公報には、ソ
ース・ドレイン領域に予めＦ+イオンを注入し、その
後、全面にボロンをイオン注入する方法が示されてお
り、このような方法を用いた場合も、ゲート電極中には
フッ素が導入されないためボロン突き抜けが防止され、
同時に浅い接合も実現できると考えられる。
【０００６】以上のようなゲート電極中にＢＦ2 +ではな
くＢ+が注入されるプロセスにおいては、ボロン突き抜
け現象が抑制される。しかしながらこのようなプロセス
をとった場合、従来認識されていなかった以下のような
課題が生じる。
【０００７】
【発明が解決しようとする課題】ゲート絶縁膜直下の領
域はトランジスタのチャネル領域として機能するが、こ
のチャネル領域を構成するシリコンの終端部は、図５
（ａ）のように、未結合のまま残存した形態（ダングリ
ングボンド）や水素で結合された形態となっている。こ
こでダングリングボンドはキャリアをトラップし、チャ
ネル領域の機能を低下させることから、従来技術では、
通常、水素アニール処理を行い水素で終端させてＳｉ−
Ｈ結合を生じさせることによりダングリングボンドを解
消していた。ところがＳｉ−Ｈの結合エネルギーは比較
的低いため、水素が経時的に脱離し、再びダングリング
ボンドを生じやすい。このようにトランジスタの使用に
より経時的にダングリングボンドが増加していくと、チ
ャネル領域のキャリアのトラップされる程度が経時的に
増大する（この現象を以下、スロートラップと称す
る）。このようなスロートラップが発生すると、閾値電
圧が経時的に変化し、ドレイン飽和電流が経時的に低下
するといった問題を引き起こすこととなる。
【０００８】このようなスロートラップの発生による問
題は従来あまり認識されておらず、かかる問題を解決す
る技術についてはほとんど検討されていなかった。本願
発明はこのような課題を解決するためになされたもので
あり、スロートラップの発生を防止し、閾値電圧の変
化、ドレイン飽和電流の低下を防止することを目的とす
る。
【０００９】また本発明は、ホットエレクトロン効果に
よる素子特性低下の問題を解決することも目的とする。
ホットエレクトロン効果とは、ソース・ドレイン間の電
界により加速された高エネルギーの電子や衝突電離で発
生した電子や正孔がゲート酸化膜中に注入されてＭＯＳ
特性が変化する現象をいう。従来のＭＯＳＦＥＴにおい
ては、チャネル領域のシリコンは結合力の弱いＳｉ−Ｈ
末端構造となっていたため、トランジスタ駆動時にチャ
ネルキャリアが衝突してＳｉ−Ｈ結合が切断されやすか
った。このようなＳｉ−Ｈ結合の切断が生じると界面準
位が発生し、ホットエレクトロン効果を引き起こす原因
となる。ホットエレクトロン効果が発生すると閾値電圧
変動や相互コンダクタンスｇmの劣化が起き、素子の信
頼性が大きく低下する。このような問題は特にＮＭＯＳ
において顕著となる。ＮＭＯＳはＰＭＯＳと比較して大
きなドレイン飽和電流が流れるからである。さらにホッ
トエレクトロン効果は、素子が微細化されゲート長が短
くなり、ソース・ドレイン間に高電界が印加されるよう
になるとさらに顕著となる。本発明はこのような問題を
解決し、ホットエレクトロン効果による閾値電圧変動や
相互コンダクタンスｇmの劣化を有効に防止することを
も目的とする。
【００１０】なお、スロートラップの防止およびホット
エレクトロン効果の防止は、いずれも結果として閾値電
圧変動を抑制するという効果をもたらすものであるが、
これらは本質的に異なる課題である。スロートラップに
よる閾値電圧の変動は、チャネル領域中のＳｉ−Ｈ結合
が経時的に徐々に切断されていき、ダングリングボンド
が発生することにより引き起こされるものであり、トラ
ンジスタの長期信頼性の改善に係る課題である。一方、
ホットエレクトロン効果による閾値電圧の変動は、トラ
ンジスタ使用時に生じるホットエレクトロンがゲート酸
化膜中に侵入することにより引き起こされるものであ
る。すなわち両者は異なるメカニズムにより異なる箇所
において発生する課題なのである。
【００１１】以上のように本発明は、スロートラップの
発生による閾値電圧の変化およびドレイン飽和電流の低
下を防止するという第一の課題を解決し、さらに、ホッ
トエレクトロン効果を抑制して閾値電圧変動や相互コン
ダクタンスｇmの劣化を防止するという第二の課題を解
決することを目的とするものであるが、特に、ｐＭＯＳ
に適用した場合にスロートラップの問題を解決し、ｎＭ
ＯＳに適用した場合にホットエレクトロン効果の問題を
解決することを主目的とする。ｐＭＯＳではオン電流が
小さいためホットエレクトロンの問題が比較的少なく、
スロートラップの問題がより重要であり、一方、ｎＭＯ
Ｓでは逆にホットエレクトロンの問題の方がより重要と
なるからである。
【００１２】
【課題を解決するための手段】本発明者は、上記課題に
対し、フッ素を導入し、チャネル領域のシリコン末端を
Ｓｉ−Ｆ結合に置き換えることが有効であることを見い
だし、本発明の完成に至ったものである。
【００１３】上記課題を解決する本発明によれば、シリ
コン基板上にゲート絶縁膜を介してゲート電極を形成す
る工程と、前記ゲート電極および前記シリコン基板表面
に一導電型の不純物を導入する工程と、第一の熱処理を
行い、前記シリコン基板中の前記不純物を拡散させてソ
ース・ドレイン領域を形成する工程と、少なくとも前記
ゲート電極にフッ素を導入した後、第二の熱処理を行う
工程とを有することを特徴とする半導体装置の製造方法
が提供される。
【００１４】また本発明によれば、シリコン基板上にゲ
ート絶縁膜を介してゲート電極を形成する工程と、前記
ゲート電極および前記シリコン基板表面に一導電型の不
純物を導入する工程と、第一の熱処理を行い、前記シリ
コン基板中の前記不純物を拡散させてソース・ドレイン
領域を形成する工程と、全面にシリコン窒化膜を形成す
る工程と、少なくとも前記ゲート電極にフッ素を導入し
た後、第二の熱処理を行う工程とを有することを特徴と
する半導体装置の製造方法が提供される。
【００１５】本発明の半導体装置の製造方法では、少な
くともゲート電極中にフッ素を導入した後、第二の熱処
理によりゲート電極中のフッ素を拡散させ、拡散させた
フッ素とゲート絶縁膜直下の領域のシリコンとを結合さ
せる。これにより図５（ａ）に示すＳｉ−Ｈ結合やダン
グリングボンドが効率的にフッ素で置換され、図５
（ｂ）のようなＳｉ−Ｆ結合となる。Ｓｉ−Ｆ結合はＳ
ｉ−Ｈ結合と比較して高い結合エネルギーを有するた
め、結合が経時的に徐々に切断されてダングリングボン
ドが増加するといった現象はほとんど発生しない。した
がってスロートラップがほとんど発生せず、閾値電圧の
変化やドレイン飽和電流の低下を効果的に防止すること
ができる。また、Ｓｉ−Ｆ結合はＳｉ−Ｈ結合よりも高
い結合エネルギーを有するため、ホットエレクトロン効
果の抑制にも有効である。従来のＭＯＳＦＥＴでは、Ｓ
ｉ−Ｈ結合末端の切断により界面準位が発生し、ホット
エレクトロン効果による素子特性の劣化が起こりやすか
ったが、本発明においてはＳｉ−Ｈ結合やダングリング
ボンドがＳｉ−Ｆ結合に置換されているため、かかる問
題を効果的に解消できるのである。
【００１６】本発明においては、ソース・ドレイン領域
を形成した後、フッ素導入を行う。この順序を逆にして
フッ素導入後にソース・ドレイン領域を形成すると、ス
ロートラップを抑制する等の効果が必ずしも充分に得ら
れないばかりか、ボロン突き抜けが顕著になる等の問題
を引き起こすことがある。
【００１７】たとえばソース・ドレイン領域の不純物と
してＢＦ2 +やＢ+を用いるｐＭＯＳにおいては、これら
のイオン注入前にゲート電極中にフッ素が導入されると
ボロン突き抜けの問題が顕在化する。この場合、フッ素
導入後にソース・ドレイン領域形成等を目的とする熱処
理が行われるが、この熱処理を、ソース・ドレインの形
成および表面チャネル構造のゲート電極中のゲートの空
乏化の解消に最適な条件で行うと、フッ素存在下で高温
の状態となるためにボロン突き抜けが顕著になりやすい
のである。たとえば従来のｐＭＯＳの製造方法におい
て、ＢＦ2 +を全面にイオン注入した後、熱処理により不
純物を活性化してソース・ドレイン領域を形成するプロ
セスが広く行われていた。このプロセスにおいてはフッ
素の存在下でソース・ドレイン領域形成のための熱処理
が行われる。ところが前述のようにフッ素はボロンの拡
散を促進することから（特開平８−３３０４４１号公報
等）、上記熱処理時によってゲート電極中のボロンが高
い拡散速度で拡散し、ゲート酸化膜を突き抜けてシリコ
ン基板中へ拡散してしまうのである。
【００１８】またｎＭＯＳにおいてフッ素導入後にソー
ス・ドレイン領域の形成を行うと、不純物の拡散深さが
変わり、設計通りの深さのソース・ドレイン領域が形成
されなくなる場合がある。フッ素存在下では不純物の拡
散速度が変わるため、ゲート酸化膜中のフッ素がシリコ
ン基板中に拡散し、このフッ素がソース・ドレイン領域
に導入された不純物の拡散を促進して拡散深さの変動を
もたらす場合がある。特にフッ素の導入を基板全面に行
った場合、このような問題が顕著となる。
【００１９】またフッ素導入後にソース・ドレイン領域
を形成すると、スロートラップを抑制する等の本発明の
効果は必ずしも充分に得られない。先にフッ素を導入し
た場合、フッ素導入後にソース・ドレイン形成のための
熱処理が行われることになるが、ソース・ドレイン形成
に好適な条件で熱処理すると、いったん導入されたフッ
素がガス化し、基板やゲート電極から外部に放出する、
いわゆる外方拡散が起こりやすい。このためゲート電極
中のフッ素残存量が少なくなり、Ｓｉ−Ｆ結合が充分に
形成されなくなることがある。近年ではプロセス効率の
向上等の観点からソース・ドレイン形成の際のアニール
方法としてＲＴＡ（Rapid Thermal Annealing）等によ
り高温の急速アニールが広く用いられるが、このような
熱処理方法とした場合、特に外方拡散が顕著となり、ゲ
ート電極中のフッ素残存量が少なくなる。
【００２０】さらに、フッ素導入を先に行った場合、Ｓ
ｉ−Ｆ結合の生成に寄与しないフッ素が増大し、スロー
トラップを抑制する等の効果が充分に得られないばかり
でなく素子特性の劣化をもたらす場合がある。フッ素導
入後、熱処理を行うことによりＳｉ−Ｈ結合やダングリ
ングボンドがＳｉ−Ｆ結合に置換されるが、この置換反
応が進行する程度は、フッ素の拡散とＳｉ−Ｆ結合生成
とのバランスにより決定される。したがって、Ｓｉ−Ｆ
結合生成のための熱処理は、導入するフッ素量や他の条
件に応じ、最適な条件にて行うことが望ましい。ところ
がフッ素導入後、ソース・ドレイン形成のための熱処理
を行った場合、この熱処理条件によってフッ素の拡散と
Ｓｉ−Ｆ結合生成とのバランスが決定することとなる。
一般にソース・ドレイン形成のための熱処理は高温にて
行われることから、Ｓｉ−Ｆ結合の生成よりもフッ素の
拡散の方が優先し、結果としてＳｉ−Ｆ結合に寄与しな
いフッ素が増大しやすいのである。この場合、Ｓｉ−Ｆ
結合の生成率が低くなって本発明の効果が充分に得られ
なくなるばかりか、後の工程において未結合のフッ素の
拡散により素子特性が劣化する場合がある。たとえばシ
リコン基板中、あるいは後の工程で形成された層間絶縁
膜中を未結合のフッ素が熱拡散し、トランジスタ特性等
の劣化をもたらすことがある。また、ゲート電極中に未
結合フッ素が残存し、ソース・ドレイン形成のための熱
処理工程だけでなく、その後の熱処理工程においてもボ
ロン突き抜けを引き起こす場合がある。本発明において
は、このような未結合フッ素の残存を防止するため、第
二の熱処理を行っているのである。
【００２１】以上のことから、本発明ではソース・ドレ
イン領域を形成した後にフッ素導入を行っている。
【００２２】なお、ソース・ドレイン領域形成前にフッ
素を導入することについては、本発明とは異なる目的で
検討された例もある。特開平５−２５１４６３号公報に
は、ＬＤＤ構造のＦＥＴを製造するプロセスにおいて、
サイドウォール形成に先だってゲート酸化膜中にフッ素
を導入する方法が示されている。ＬＤＤ構造の形成にお
いては、まずＬＤＤ形成のためのイオン注入を行った
後、サイドウォールを形成し、次いでサイドウォールを
マスクとしてソース・ドレイン領域形成のためのイオン
注入が行われることから、上記プロセスはフッ素導入後
にソース・ドレイン領域の形成を行うものである。上記
公報記載の技術は、このような順序でフッ素導入を行う
ことによりホットキャリア注入時の閾値電圧の変動、キ
ャリア移動度の低下の抑制を図っている。すなわち、ゲ
ート酸化膜内にＳｉ−Ｆ結合を形成せしめ、ホットキャ
リアがゲート酸化膜に注入されることにより生じる閾値
電圧の変動等を抑制している。しかしながらこのような
順序でフッ素導入を行った場合、ゲート酸化膜中にフッ
素が存在する状態でソース・ドレイン形成のための熱処
理が行われるため、ボロン突き抜けが顕著となりやす
い。さらに、フッ素の外方拡散が顕著となり、また、Ｓ
ｉ−Ｆ結合の生成よりもフッ素の拡散が優先されるた
め、チャネル領域のＳｉ−Ｆ結合が必ずしも充分に生成
されず、本発明の目的であるスロートラップの抑制等に
対しては充分な効果は得られない。
【００２３】以上のように、スロートラップの抑制とは
異なる目的でフッ素導入を行うプロセスは従来からも検
討されているが、これらのプロセスにおいてはソース・
ドレイン領域形成前にフッ素が導入されている。スロー
トラップの問題は従来認識されることが少なく、その対
策も充分に検討されていなかったが、本発明者らの検討
によれば、フッ素導入を行うこと、およびフッ素の導入
をソース・ドレイン領域形成後に行うこと等によりかか
る問題を有効に解決できることが明らかになった。本発
明はかかる知見に基づいて完成されたものである。
【００２４】本発明におけるフッ素の導入は、ソース・
ドレイン領域を形成し、全面にシリコン窒化膜を形成し
た後に行われることが好ましい。シリコン窒化膜を設け
ることにより、フッ素の外方拡散を防止し、Ｓｉ−Ｆ結
合を充分に形成することができる。また、フッ素がゲー
ト電極や基板中に残存する率が高くなるため、フッ素導
入量を必要最小限にすることができ、工程上、有利であ
る。シリコン窒化膜を設けないプロセスにおいては、導
入されたフッ素のうちＳｉ−Ｆ結合生成に寄与しないも
のも一定程度存在するため、相当量のフッ素を導入する
必要がある。ところが大量のフッ素を導入した場合、充
分なアニールを行わないと、層間絶縁膜などの上層膜や
その界面にフッ素ガスが閉じこめられ、膜の膨れや剥離
が生じる場合がある。このためアニール時間をある程度
長くとって不要なフッ素をガス化して除去する必要があ
る。したがってプロセス効率が低下する場合があり、ま
た、残存フッ素を的確に制御することが困難になる場合
がある。シリコン窒化膜形成後にフッ素の導入を行え
ば、プロセス効率を向上でき、また、後の工程において
フッ素が拡散することによる素子特性の劣化を防止する
ことができる。また、このシリコン窒化膜は、その後の
コンタクトホール形成工程にてエッチング阻止膜として
の役割を果たし、電流リーク等を防止できるという利点
も得られる。
【００２５】
【発明の実施の形態】本発明の半導体装置の製造方法で
は、まず、シリコン基板上にゲート絶縁膜を介してゲー
ト電極を形成する。ゲート絶縁膜としてはたとえばシリ
コン熱酸化膜が用いられる。ゲート電極は、多結晶シリ
コンや高融点金属等から構成され、これらを併用した多
層構造としてもよい。ゲート電極の形成方法については
特に制限が無いが、たとえばゲート絶縁膜およびゲート
電極層を成膜した後、選択エッチングによりパターンニ
ングするという方法が用いられる。
【００２６】次にゲート電極およびシリコン基板表面に
一導電型の不純物を導入する。シリコン基板に対して
は、通常、ゲート電極の両脇の領域に不純物が導入され
る。不純物導入は、たとえばイオン注入法により行うこ
とができる。上記のようにゲート電極とシリコン基板の
両方に対して同一工程で不純物を導入することにより、
プロセス効率を上げることができる。
【００２７】つづいて第一の熱処理を行う。この熱処理
によりシリコン基板中の不純物が拡散してソース・ドレ
イン領域が形成されるのであるが、通常は、これと同時
にゲート電極中の不純物が活性化され、ゲート電極の導
電率の向上が図られる。第一の熱処理の条件について
は、不純物の導入条件等に応じて適宜設定される。たと
えば不純物導入をイオン注入法により行った場合、打ち
込みイオン種、加速電圧、ドーズ量等に応じて設定され
る。なお上記熱処理をＲＴＡにより行えば、短時間で不
純物の活性化を行うことができ、不純物拡散層の分布や
基板上の素子への悪影響を抑えることができる。特に、
浅い不純物拡散層を形成した場合、ＲＴＡによる処理が
有効である。ＲＴＡを用いる場合、処理温度は通常、９
００〜１１００℃とする。
【００２８】次に、所望によりシリコン窒化膜を形成し
た後、少なくともゲート電極にフッ素を導入し、次いで
第二の熱処理を行う。フッ素の導入は、イオン注入法や
熱拡散法等、種々の方法により行うことができ、プロセ
ス効率上、ゲート電極だけでなく基板全面に導入しても
よい。イオン注入法による場合はドーズ量を好ましくは
１×１０13ｃｍ-2〜１×１０16ｃｍ-2、さらに好ましく
は５×１０14ｃｍ-2〜３×１０15ｃｍ-2とする。加速電
圧は好ましくは５〜３０ｋｅＶ、さらに好ましくは５〜
２０ｋｅＶとする。このようなイオン注入条件とするこ
とにより、基板への損傷を与えることなくフッ素を充分
に導入することができる。
【００２９】熱拡散法による場合は、たとえばＮＦ3等
のフッ素含有ガス中で熱処理するという方法が用いられ
る。熱処理温度はたとえば７００〜９５０℃、好ましく
は７５０〜９００℃とする。熱処理温度が高すぎるとソ
ース・ドレイン領域の不純物分布に影響を及ぼす場合が
あり、ｐＭＯＳにおいてはボロン突き抜けが起こること
がある。一方、熱処理温度が低すぎるとフッ素が充分に
導入されない場合がある。
【００３０】フッ素導入後の第二の熱処理は、フッ素を
拡散させてゲート絶縁膜の領域に移動させ、この領域中
のシリコンの末端部を効率的にＳｉ−Ｆ結合に置換する
ために行われるものである。第二の熱処理の処理温度
は、好ましくは５００〜９００℃、さらに好ましくは６
００〜８００℃とする。熱処理温度が高すぎると、フッ
素の外方拡散が顕著となったり、Ｓｉ−Ｆ結合生成より
もフッ素の拡散が優先してＳｉ−Ｆ結合が充分に形成さ
れないことがある。また、ボロン突き抜けを引き起こす
ことがあり、さらに、ソース・ドレイン領域の不純物濃
度プロファイルが変動することもある。一方、熱処理温
度が低すぎるとフッ素が充分に導入されない場合があ
る。上記温度範囲で第二の熱処理を行えば、導入された
フッ素がチャネル領域等を構成するシリコンのＳｉ−Ｈ
結合やダングリングボンドを効率的に置換してＳｉ−Ｆ
結合を生成し、スロートラップやホットチャネル効果を
一層効果的に抑制できる。また結合に寄与しないフッ素
を少なくでき、このようなフッ素による素子特性の劣化
を防止することができる。
【００３１】本発明においてフッ素導入前に窒化シリコ
ン膜を形成する場合は、膜形成をＬＰ（Low Pressure）
ＣＶＤ法により行うことが好ましい。これにより膜の緻
密性が向上し、フッ素の外方拡散をより効果的に防止す
ることができる。成膜条件については、成膜温度を６０
０〜７５０℃とし、成膜時間は１〜７時間とすることが
好ましい。これにより膜の緻密性を一層向上させること
ができる。
【００３２】本発明は、ゲート電極の幅が０．２μｍ以
下のＭＯＳＦＥＴやゲート絶縁膜の厚みが４ｎｍ以下の
ＭＯＳＦＥＴに適用した場合に特に効果的である。この
ような微細化されたＦＥＴでは、スロートラップやホッ
トエレクトロン効果による閾値電圧変動等の影響が大き
くなるからである。
【００３３】本発明は、ｐＭＯＳ、特にｐ型電極を備え
た表面チャネル型のｐＭＯＳに適用した場合、一層効果
的にスロートラップの問題を解決できる。ｐＭＯＳの場
合、ｎＭＯＳに比較してドレイン飽和電流が小さく、ス
ロートラップの影響が大きくなりやすいからである。特
に表面チャネル型のｐＭＯＳでは、チャネル領域が狭い
ためにスロートラップの影響はさらに大きくなる。した
がって本発明は、不純物としてボロンを用いた場合、さ
らには加速電圧８ｋｅＶ以下のイオン注入法により浅い
接合のソース・ドレイン領域を形成するプロセスに適用
した場合、一層効果的にスロートラップの問題を解決で
きる。
【００３４】また本発明をｎＭＯＳに適用した場合に
は、スロートラップの抑制よりもむしろホットエレクト
ロン効果の問題が有効に解決される。ｎＭＯＳはｐＭＯ
Ｓに比較してドレイン飽和電流が大きく、ホットエレク
トロン効果が顕著となるからである。この場合、ソース
・ドレイン領域の不純物としては砒素、リン、アンチモ
ン等が用いられる。
【００３５】
【実施例】実施例１ 本実施例は、本発明をＣＭＯＳ製造プロセスに適用した
例を示すものである。以下、図１〜４を参照して説明す
る。
【００３６】まず図１（ａ）のように、シリコン基板１
上にＳＴＩ（Shallow Trench Isolation）による素子分
離膜２を形成した後、ｎＭＯＳ形成領域にレジストマス
ク３を設け、ｐＭＯＳ形成領域にリンをイオン注入し
た。これによりｎ型ウェル４を形成した。つづいてレジ
ストマスク３を残したまま、閾値電圧調整のためのチャ
ネル用不純物としてＡｓを注入した。イオン注入条件
は、加速電圧１００ｋｅＶ、ドーズ量７×１０12ｃｍ-2
とした。
【００３７】次いで図１（ｂ）のように、ｐＭＯＳ形成
領域にレジストマスク５を設け、ｎＭＯＳ形成領域にボ
ロンをイオン注入した。これによりｐ型ウェル６を形成
した。つづいてレジストマスク５を残したまま、閾値電
圧調整のためのチャネル用不純物としてボロンを注入し
た。イオン注入条件は、加速電圧３０ｋｅＶ、ドーズ量
８×１０12ｃｍ-2とした。
【００３８】つづいて８５０℃でパイロジェニック酸化
を行い、活性領域の表面に厚さ４ｎｍのゲート酸化膜７
を形成した後、その上に多結晶シリコン８を膜厚１５０
ｎｍとして堆積し、これらを選択エッチングによりパタ
ーニングした（図１（ｃ））。各ゲート電極のゲート長
は０．１８μｍとした。
【００３９】次に図２（ａ）に示すように、ｎＭＯＳ形
成領域にレジストマスク１２を設けてｐＭＯＳ形成領域
にイオン注入し、高濃度の不純物が注入されたソース・
ドレインエクステンション領域１３を形成した。イオン
種はＢＦ2とし、加速電圧５ｋｅＶ、ドーズ量１×１０
14ｃｍ-2とした。次いでレジストマスク１２を残したま
まポケット領域１４形成のためのイオン注入を行った。
このイオン注入は注入角度を２５度とする回転注入法に
より行った。イオン種としてＡｓを用い、加速電圧７０
ｋｅＶ、ドーズ量２×１０13ｃｍ-2とした。
【００４０】次に図２（ｂ）に示すように、ｐＭＯＳ形
成領域にレジストマスク１５を設けてｎＭＯＳ形成領域
にイオン注入し、高濃度の不純物が注入されたソース・
ドレインエクステンション領域１６を形成した。イオン
種はＡｓとし、加速電圧１０ｋｅＶ、ドーズ量４×１０
14ｃｍ-2とした。次いでレジストマスク１５を残したま
まポケット領域１７形成のためのイオン注入を行った。
このイオン注入は注入角度を２５度とする回転注入法に
より行った。イオン種としてＢＦ2を用い、加速電圧３
０ｋｅＶ、ドーズ量４×１０13ｃｍ-2とした。
【００４１】次いでサイドウォール１８およびサイドウ
ォール１９を公知の方法により形成し、ゲート電極２０
およびゲート電極２１を形成した（図２（ｃ））。つづ
いてｐＭＯＳ形成領域にボロンのイオン注入を行った。
これによりソース・ドレイン領域２２の形成とゲート電
極２０への不純物導入が同時に行われた（図２
（ｄ））。ボロン注入条件は、加速電圧５ｋｅＶ、ドー
ズ量４×１０15ｃｍ-2とした。
【００４２】つづいてｎＭＯＳ形成領域にヒ素のイオン
注入を行った。これによりソース・ドレイン領域２３の
形成とゲート電極２１への不純物導入が同時に行われた
（図２（ｄ））。ボロン注入条件は、加速電圧５０ｋｅ
Ｖ、ドーズ量６×１０15ｃｍ -2とした。この後、窒素雰
囲気下、１０５０℃１０秒間のＲＴＡ（Rapid Thermal
Annealing）処理を行い、ソース・ドレイン領域および
ゲート電極中の不純物を活性化した。図２（ｄ）はここ
までの工程を終了した状態を示す。
【００４３】次いで図３（ａ）に示すように全面にフッ
素２４のイオン注入を行った。注入条件は、加速電圧１
０ｋｅＶ、ドーズ量３×１０15ｃｍ-2とした。この条件
でイオン注入した場合、フッ素の飛程はゲート電極およ
びシリコン基板の表面近傍に存在することとなる。フッ
素注入後、図３（ｂ）に示すように窒素雰囲気下、７０
０℃で２０分間熱処理した。このときゲート電極中のフ
ッ素は熱拡散し、ゲート絶縁膜７直下のチャネル領域２
６に到達する。チャネル領域２６を構成するシリコン
は、図５（ａ）のように、末端部が水素で結合される
か、あるいは未結合のまま残存した形態となっている
が、これらはいずれもフッ素により容易に置換され、図
５（ｂ）のようになる。すなわちチャネル領域２６を構
成するシリコンのＳｉ−Ｈ結合やダングリングボンドが
効率的にフッ素で置換される。
【００４４】つづいてコバルト膜をスパッタリング法に
より形成した後、熱処理を施すことによりコバルトシリ
サイド２７を形成した（図４（ａ））。コバルトシリサ
イド２７は、図示したようにゲート電極およびソース・
ドレイン領域上に形成される。コバルトシリサイド２７
の膜厚は約３５ｎｍとなった。
【００４５】次に層間絶縁膜として全面にＢＰＳＧ（リ
ンボロンガラス）膜２８を堆積後、コンタクトホールを
設け、公知のＣＭＰ（Chemical Mechanical Polishing;
化学的機械的研磨）プロセスによりタングステンプラグ
２９を形成した（図４（ｂ））。その後、公知の方法に
より上層配線等を形成し、ＣＭＯＳを完成した。
【００４６】以上の方法により作製したＣＭＯＳに含ま
れるｐＭＯＳについて、耐スロートラップ特性を評価し
た。上記のもの以外にフッ素導入量を変更したものも同
時に評価した。表１に各サンプルのフッ素導入量を示
す。上記実施例で説明したｐＭＯＳはNO.２に対応す
る。NO.４はフッ素をイオン注入しない従来のｐＭＯＳ
である。
【００４７】
【表１】 評価は、２００℃雰囲気に放置した際の閾値電圧の変動
を測定することにより行った。このような高温下に放置
した場合、ゲート絶縁膜やチャネル領域中にダングリン
グボンドが発生しやすく、スロートラップの発生が促進
され、閾値電圧の変化が大きくなる。すなわち本実施例
の評価は耐スロートラップ特性の加速試験となる。評価
結果を図６に示す。本発明の方法を用いたNO.１〜３
は、従来法によるNO.４に比べ閾値電圧の変動（ΔＶt
h）が小さく、スロートラップが抑制されていることが
わかる。
【００４８】以上、ＣＭＯＳのｐＭＯＳについてスロー
トラップが改善されることを示したが、ｎＭＯＳに対し
ても、ホットエレクトロンによる閾値電圧の変動を抑制
できるという効果が得られる。
【００４９】実施例２ フッ素のイオン注入をシリコン窒化膜形成後に行い、フ
ッ素注入後の熱処理を行わなかったこと以外は実施例１
（NO.２）と同様にしてＣＭＯＳを作製した。以下、本
実施例のプロセスについて図面を参照して説明する。
【００５０】まず実施例１の図１〜２と同様の工程を行
った。
【００５１】次いでコバルト膜をスパッタリング法によ
り形成した後、熱処理を施すことによりコバルトシリサ
イド２７を形成した（図７（ａ））。コバルトシリサイ
ド２７の膜厚は約３５ｎｍとした。
【００５２】次にＬＰ−ＣＶＤ法により全面にシリコン
窒化膜（膜厚５０ｎｍ）を成膜した（図７（ｂ））。成
膜温度は６３０℃とした。
【００５３】次いで図７（ｃ）に示すように全面にフッ
素２４のイオン注入を行った。注入条件は、加速電圧１
０ｋｅＶ、ドーズ量５×１０14ｃｍ-2とした。フッ素注
入後の熱処理は行わなかった。
【００５４】次に層間絶縁膜として全面にＢＰＳＧ（リ
ンボロンガラス）２８を堆積後（図８（ａ））、その上
にレジストマスク３１を設け（図８（ｂ））、ドライエ
ッチングによりコンタクトホール３２を形成した（図８
（ｃ））。ドライエッチングは、Ｃ4Ｆ8にＣＯ、Ａｒ、
Ｏ2を添加したエッチングガスを用いて行った。このエ
ッチングガスはシリコン酸化膜膜とシリコン窒化膜のエ
ッチング選択比が高く、シリコン窒化膜を選択的にエッ
チングすることができる。このため図８（ｃ）における
ＢＰＳＧ膜２８のエッチングは、シリコン窒化膜３０上
で停止する。ＢＰＳＧ膜２８の膜厚は１００ｎｍ程度と
厚膜であるため、上記エッチングの際、一定程度のオー
バーエッチングが必要となる。このため従来ではエッチ
ング時に不純物拡散層がエッチングされてコンタクトプ
ラグの形成不良が生じることがあった。本実施例ではエ
ッチング阻止膜としてシリコン窒化膜を設けているた
め、このような問題を回避できる。
【００５５】ＢＰＳＧ膜２８をエッチングした後、今度
は、シリコン窒化膜３０をドライエッチングにより除去
した。このときエッチングガスとしてＣ4ＨＦ3Ｏ2およ
びＯ2を含むガスを使用した。このエッチングガスは、
コバルトシリサイド２７よりもシリコン窒化膜３０を選
択的にエッチングするため、上記ドライエッチングは、
コバルトシリサイド２７上で停止する（図９（ａ））。
このコバルトシリサイド２７が存在しないと、ソース・
ドレイン領域がエッチングされて電流リーク発生を引き
起こす場合がある。
【００５６】エッチング終了後、レジストマスク３１を
除去し、次いでスパッタリング法によりＴｉ膜３４（膜
厚１０ｎｍ）、ＴｉＮ膜３５（膜厚５０ｎｍ）をこの順
で堆積した。その後、窒素雰囲気下でＲＴＡ法により６
９０℃３０秒間のアニール処理を行った。このとき、イ
オン注入されたフッ素がゲート電極中を拡散し、ゲート
絶縁膜７直下のチャネル領域２６に到達する。これによ
りチャネル領域２６を構成するシリコンのＳｉ−Ｈ結合
やダングリングボンドが効率的にフッ素で置換される。
【００５７】つづいてスパッタリング法により全面にタ
ングステン３６を堆積した後、公知のＣＭＰプロセスに
よりタングステンプラグを形成した。その後、公知の方
法により上層配線等を形成し、ＣＭＯＳを完成した。
【００５８】以上の方法により作製したＣＭＯＳに含ま
れるｐＭＯＳについて、耐スロートラップ特性を評価し
た。評価したＦＥＴを表２に示す。上記のプロセスによ
り作製したものがNO.１である。上記のもの以外にフッ
素をイオン注入しないｐＭＯＳも併せて評価した（NO.
２、３）。NO.２はシリコン窒化膜を形成しないプロセ
スにより得られた従来のＣＭＯＳであり、表１のNO.４
と同様のものである。NO.３はシリコン窒化膜を形成す
るプロセスにより得られたＣＭＯＳであり、図７（ｃ）
のフッ素導入工程を行わなかったこと以外はNO.１と同
様にして作製されたものである。
【００５９】
【表２】 評価は、２００℃雰囲気に放置した際の閾値電圧の変動
を測定することにより行った。このような高温下に放置
した場合、ゲート絶縁膜やチャネル領域中にダングリン
グボンドが発生しやすく、スロートラップの発生が促進
され、閾値電圧の変化が大きくなる。すなわち上記評価
は耐スロートラップ特性の加速試験となる。評価結果を
図１０に示す。本発明の方法を用いたNO.１は、NO.２、
NO.３に比べ閾値電圧の変動が小さく、スロートラップ
が抑制されていることがわかる。また本実施例のプロセ
スは、実施例１と比較し、フッ素注入量を少なくするこ
とができ、さらにフッ素導入後の熱処理を他の工程（本
実施例ではＴｉ／ＴｉＮ膜形成後のアニール工程）の熱
処理と兼用できるというメリットがある。
【００６０】以上、ＣＭＯＳのｐＭＯＳについてスロー
トラップが改善されることを示したが、ｎＭＯＳに対し
ても、ホットエレクトロンによる閾値電圧の変動を抑制
できるという効果が得られる。
【００６１】尚、上記実施例ではＣＭＯＳ形成プロセス
を例にとって説明したが、ＤＲＡＭ等、他のデバイスの
トランジスタ形成にも適用できることはいうまでもな
い。
【００６２】
【発明の効果】以上のように本発明によれば、ソース・
ドレイン領域形成後にフッ素のイオン注入を行い、その
後熱処理を行うため、チャネル領域のシリコン末端部が
フッ素により効率的に置換される。このためスロートラ
ップを抑制し、トランジスタの長期信頼性を改善でき
る。また、ホットエレクトロン効果による閾値電圧変動
や相互コンダクタンスｇmの劣化を有効に防止すること
ができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す工程断面
図である。
【図２】本発明の半導体装置の製造方法を示す工程断面
図である。
【図３】本発明の半導体装置の製造方法を示す工程断面
図である。
【図４】本発明の半導体装置の製造方法を示す工程断面
図である。
【図５】シリコン末端部の構造を説明するための図であ
る。
【図６】本発明の適用によるスロートラップ改善効果を
説明するための図である。
【図７】本発明の半導体装置の製造方法を示す工程断面
図である。
【図８】本発明の半導体装置の製造方法を示す工程断面
図である。
【図９】本発明の半導体装置の製造方法を示す工程断面
図である。
【図１０】本発明の適用によるスロートラップ改善効果
を説明するための図である。
【符号の説明】
１ シリコン基板 ２ 素子分離膜 ３ レジストマスク ４ ｎ型ウェル ５ レジストマスク ６ ｐ型ウェル ７ ゲート酸化膜 ８ 多結晶シリコン ９ ドレイン領域 １２ レジストマスク １３ ソース・ドレインエクステンション領域 １４ ポケット領域 １５ レジストマスク １６ ソース・ドレインエクステンション領域 １７ ポケット領域 １８ サイドウォール １９ サイドウォール ２０ ゲート電極 ２１ ゲート電極 ２２ ソース・ドレイン領域 ２３ ソース・ドレイン領域 ２４ フッ素 ２６ チャネル領域 ２７ コバルトシリサイド ２８ ＢＰＳＧ（リンボロンガラス）膜 ２９ タングステンプラグ ３０ シリコン窒化膜 ３１ レジストマスク ３２ コンタクトホール ３４ Ｔｉ膜 ３５ ＴｉＮ膜 ３６ タングステン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｆ Ｆターム(参考） 4M104 AA01 BB00 BB20 BB25 BB40 CC01 CC05 DD04 DD37 DD55 DD80 DD84 DD88 DD89 EE06 EE17 FF14 GG10 HH18 5F040 DA05 DA06 DB03 DC01 EC01 EC04 EC07 EC08 EC13 EF02 EF11 EH02 EJ03 EK05 EL06 EM01 EM02 EM03 FA03 FB02 FC00 FC13 FC15 FC19 5F048 AA07 AA09 AC03 BA01 BB06 BB07 BB08 BB12 BC06 BC07 BD04 BE03 BF06 BF07 BF16 BG14

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上にゲート絶縁膜を介して
    ゲート電極を形成する工程と、前記ゲート電極および前
    記シリコン基板表面に一導電型の不純物を導入する工程
    と、第一の熱処理を行い、前記シリコン基板中の前記不
    純物を拡散させてソース・ドレイン領域を形成する工程
    と、少なくとも前記ゲート電極にフッ素を導入した後、
    第二の熱処理を行う工程とを有することを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 シリコン基板上にゲート絶縁膜を介して
    ゲート電極を形成する工程と、前記ゲート電極および前
    記シリコン基板表面に一導電型の不純物を導入する工程
    と、第一の熱処理を行い、前記シリコン基板中の前記不
    純物を拡散させてソース・ドレイン領域を形成する工程
    と、全面にシリコン窒化膜を形成する工程と、少なくと
    も前記ゲート電極にフッ素を導入した後、第二の熱処理
    を行う工程とを有することを特徴とする半導体装置の製
    造方法。
  3. 【請求項３】 前記不純物がボロンであることを特徴と
    する請求項１または２に記載の半導体装置の製造方法。
  4. 【請求項４】 前記不純物が砒素、リン、またはアンチ
    モンであることを特徴とする請求項１または２に記載の
    半導体装置の製造方法。
  5. 【請求項５】 前記ゲート電極へのフッ素の導入を、ド
    ーズ量を１×１０13ｃｍ-2〜１×１０16ｃｍ-2とするイ
    オン注入法により行うことを特徴とする請求項１乃至４
    いずれかに記載の半導体装置の製造方法。
  6. 【請求項６】 前記第二の熱処理の処理温度を５００〜
    ９００℃とすることを特徴とする請求項１乃至５いずれ
    かに記載の半導体装置の製造方法。
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