JPH11135773A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース／ドレイン拡散層中の不純物が側壁絶
縁膜中に拡散することを防止し、微細化及び高速動作が
可能な半導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１０と、半導体基板１０上に
ゲート絶縁膜１８を介して形成されたゲート電極２２
と、ゲート電極２２の両側の半導体基板１０中に形成さ
れた不純物拡散層３８と、ゲート電極２２の側壁に形成
された側壁絶縁膜３２とを有し、側壁絶縁膜３２が、ゲ
ート電極２２の側壁から不純物拡散層３８上に延在して
形成された窒化酸化シリコン膜２８と、窒化酸化シリコ
ン膜２８上に形成された酸化シリコン膜３０とからなる
半導体装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ゲート電極の側壁
に形成する側壁絶縁膜を利用してソース／ドレイン拡散
層を形成する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】半導体集積回路装置は、その性能向上の
ため更なる高集積化・高速化が要求されている。かかる
目的達成のため各構成素子の微細化が必要不可欠となっ
ており、微細加工技術のみならず、素子の高速動作を達
成するための種々の構造が検討されている。

【０００３】ＭＯＳＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor）においては、主としてゲ
ート長を短くすることにより素子の微細化が図られてい
るが、内部電界を緩和して短チャネル効果などの影響を
防止するためソース／ドレイン拡散層の拡散層構造をも
工夫する必要がある。このため、ソース／ドレイン拡散
層の構造としては、ゲート電極の側壁に側壁絶縁膜を形
成した後にソース／ドレイン拡散層を形成するためのイ
オン注入を行い、その後の熱拡散によって側壁絶縁膜下
まで注入不純物を拡散してソース／ドレイン拡散層を形
成するＭＯＤ（Moderated Overlap Drain）構造、ゲー
ト電極をマスクとして低濃度のイオン注入を行った後、
側壁絶縁膜をマスクとして高濃度のイオン注入を行い、
側壁絶縁膜下に低濃度領域を有するソース／ドレイン拡
散層を形成するＬＤＤ（Lightly Doped Drain）構造、
トランジスタの飽和電流値を高めるべくＬＤＤ構造にお
ける低濃度領域の濃度を高めたエクステンションＳ／Ｄ
構造などが提案されている。

【０００４】近年、ＰＭＯＳＦＥＴにおいては、従来の
ＭＯＤ構造を用いたものからＬＤＤ構造やエクステンシ
ョンＳ／Ｄ構造を用いたものへと移行されつつある。ま
た、ＮＭＯＳＦＥＴにおいては、従来のＬＤＤ構造を用
いたものからエクステンションＳ／Ｄ構造を用いたもの
へと移行されつつある。従来の代表的なＮＭＯＳＦＥＴ
の構造について、図１３を用いて説明する。

【０００５】シリコン基板１００上には、素子間を分離
するための素子分離膜１０４が形成されている。シリコ
ン基板１００内には、ｐ形ウェル１０２が形成されてい
る。素子分離膜１０４により画定された素子領域上に
は、ゲート絶縁膜１０６を介してゲート電極１０８が形
成されている。ゲート電極１０８の両側のシリコン基板
１００には、ソース／ドレイン拡散層１１４がそれぞれ
形成されている。ゲート電極１０８の側壁には、側壁絶
縁膜１１６が形成されている。ソース／ドレイン拡散層
１１４上、ゲート電極１０８上にはシリサイド電極１１
８が形成されている。このように形成されたＮＭＯＳＦ
ＥＴ上には、酸化シリコン膜１２０及びＳＯＧ膜１２２
よりなる層間絶縁膜１２４が形成されている。層間絶縁
膜１２４上には、ソース／ドレイン拡散層１１４に接続
された金属配線層１２６が形成されている。

【０００６】ここで、ソース／ドレイン拡散層１１４
は、ゲート電極１０８をマスクとしてイオン注入を行う
ことにより形成した低濃度拡散層領域１１０と、ゲート
電極１０８及び側壁絶縁膜１１６をマスクとしてイオン
注入を行うことにより形成した高濃度拡散層領域１１２
とにより構成されている。このようにソース／ドレイン
拡散層１１４を構成することによりチャネル方向の電界
強度を低減し、短チャネル効果を防止している。

【０００７】このようなＬＤＤ構造やエクステンション
Ｓ／Ｄ構造を有する従来の半導体装置において、側壁絶
縁膜１１６としては、減圧ＣＶＤ法により堆積したＨＴ
Ｏ膜（高温酸化膜：High Temperature Oxide film）や
窒化シリコン膜、プラズマＣＶＤ法により堆積したＮＳ
Ｇ（Non Doped Silicate Glass）膜、Ｏ₃−ＴＥＯＳ（T
etraethoxysilane）ガスを用いた常圧又は準常圧のＣＶ
Ｄ法により堆積したＮＳＧ膜などが用いられていた。

【０００８】

【発明が解決しようとする課題】このように、近年のＭ
ＯＳＦＥＴにおいては、ゲート電極１０８の側壁に形成
した側壁絶縁膜１１６を利用してソース／ドレイン拡散
層１１４を形成することが行われているが、側壁絶縁膜
１１６の存在によりＭＯＳＦＥＴの特性を劣化すること
があった。

【０００９】例えば、減圧ＣＶＤ法により堆積したＨＴ
Ｏ膜や窒化シリコン膜により側壁絶縁膜１１６を形成す
る従来の半導体装置においては、その成膜温度が高いた
め側壁絶縁膜１１６の形成過程や不純物活性化のための
熱処理工程において、ソース／ドレイン拡散層１１４中
の不純物が側壁絶縁膜１１６中に吸い上げられ、これに
よりソース／ドレイン拡散層１１４中の不純物濃度が低
下し、ひいてはＭＯＳＦＥＴの飽和電流が低下すること
があった。特に、ｐ形不純物であるボロンは酸化シリコ
ン膜中への偏析が顕著であることから、ＰＭＯＳＦＥＴ
における不純物拡散の影響は大きかった。また、減圧Ｃ
ＶＤ法により堆積した窒化シリコン膜を適用した場合に
は、成膜ガス中のアンモニアの水素成分により、ホット
キャリア耐性が劣化することがあった。

【００１０】また、ＳｉＨ₄−Ｏ₂及びＮ₂Ｏガスを用い
たプラズマＣＶＤ法により堆積したＮＳＧ膜により側壁
絶縁膜１１６を形成する従来の半導体装置においては、
約４５０℃以下という低温で処理が可能であるものの、
プラズマ反応特有の粗密依存性により側壁絶縁膜１１６
の幅が異なることがあり、微細加工には向いていなかっ
た。

【００１１】また、Ｏ₃−ＴＥＯＳガスを用いた常圧又
は準常圧のＣＶＤ法により堆積したＮＳＧ膜により側壁
絶縁膜１１６を形成する従来の半導体装置においては、
低温で、且つ、ほぼ等方的に成膜することができるもの
の、後工程の熱処理により側壁絶縁膜１１６下の不純物
が側壁絶縁膜１１６中へ吸い上げられ、上述したような
飽和電流が低下する問題が生じることがあった。

【００１２】また、ソース／ドレイン拡散層１１４中の
不純物が側壁絶縁膜１１６中に拡散することを防止する
ために、不純物の拡散を抑制しうる窒化シリコン膜を形
成すべく、側壁絶縁膜１１６の形成前にシリコン基板１
００表面を熱窒化することも考えられる。しかし、シリ
コン基板１００を熱窒化するためには８００℃以上の温
度が必要であり、ソース／ドレイン拡散層１１４中の不
純物の横方向拡散を増長することとなる。これにより、
短チャネル効果に対する耐性が劣化することがあった。

【００１３】本発明の目的は、ソース／ドレイン拡散層
中の不純物が側壁絶縁膜中に拡散することを防止し、微
細化及び高速動作が可能な半導体装置及びその製造方法
を提供することにある。

【００１４】

【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に、ゲート絶縁膜を介して形成さ
れたゲート電極と、前記ゲート電極の両側の前記半導体
基板中に形成された不純物拡散層と、前記ゲート電極の
側壁に形成された側壁絶縁膜とを有し、前記側壁絶縁膜
は、前記ゲート電極の側壁から前記不純物拡散層上に延
在して形成された窒化酸化シリコン膜と、前記窒化酸化
シリコン膜上に形成された酸化シリコン膜とからなるこ
とを特徴とする半導体装置によって達成される。窒化酸
化シリコン膜は不純物の拡散を防止する効果を有するの
で、このように半導体装置を構成することにより不純物
拡散層中の不純物が側壁絶縁膜に吸い上げられることを
防止することができる。

【００１５】また、上記の半導体装置において、前記窒
化酸化シリコン膜は、プラズマＣＶＤ法により堆積され
た膜であることが望ましい。プラズマＣＶＤ法により窒
化酸化シリコン膜を堆積すれば、窒化酸化シリコン膜を
低温で成膜することができるので、成膜過程における不
純物の熱拡散を防止することができる。これにより、Ｍ
ＯＳＦＥＴの耐短チャネル性を劣化することなく半導体
装置を製造することが可能となる。

【００１６】また、上記の半導体装置において、前記窒
化酸化シリコン膜は、膜厚が３０ｎｍ以下であることが
望ましい。窒化酸化シリコン膜の膜厚を３０ｎｍ以下と
すれば、プラズマのパターン粗密依存性が側壁絶縁膜の
幅に与える影響を低減できるので、ＭＯＳＦＥＴの微細
化を図るうえで有効である。また、上記の半導体装置に
おいて、前記酸化シリコン膜は、Ｏ₃−ＴＥＯＳガスを
用いた常圧又は準常圧のＣＶＤ法により堆積されたＮＳ
Ｇ膜であることが望ましい。Ｏ₃−ＴＥＯＳガスを用い
た常圧又は準常圧のＣＶＤ法によりＮＳＧ膜を堆積すれ
ば、ＮＳＧ膜を低温で成膜できるので、成膜過程におけ
る不純物の熱拡散を防止することができる。これによ
り、ＭＯＳＦＥＴの耐短チャネル性を劣化することなく
半導体装置を製造することが可能となる。

【００１７】また、上記目的は、半導体基板上に、ゲー
ト絶縁膜を介してゲート電極を形成するゲート電極形成
工程と、前記ゲート電極をマスクとしてイオン注入を行
い、前記ゲート電極の両側の前記半導体基板中に第１の
不純物拡散層を形成する第１の不純物拡散層形成工程
と、前記ゲート電極が形成された前記半導体基板上に、
窒化酸化シリコン膜を形成する窒化酸化シリコン膜形成
工程と、前記窒化酸化シリコン膜上に、酸化シリコン膜
を形成する酸化シリコン膜形成工程と、前記酸化シリコ
ン膜と前記窒化酸化シリコン膜とを異方性エッチング
し、前記ゲート電極の側壁に、前記酸化シリコン膜と前
記窒化酸化シリコン膜とを有する側壁絶縁膜を形成する
側壁絶縁膜形成工程とを有することを特徴とする半導体
装置の製造方法によっても達成される。このようにして
半導体装置を製造することにより、側壁絶縁膜の成膜過
程、及びその後の熱処理工程において、第１の不純物拡
散層中の不純物が側壁絶縁膜中に吸い上げられることを
防止できるので、不純物拡散層の実濃度を低下すること
なく半導体装置を製造することができる。これにより、
ＭＯＳＦＥＴの飽和電流値を高めることができる。

【００１８】また、上記の半導体装置の製造方法におい
て、前記窒化酸化シリコン膜形成工程では、プラズマＣ
ＶＤ法により前記窒化酸化シリコン膜を堆積することが
望ましい。プラズマＣＶＤ法により窒化酸化シリコン膜
を堆積すれば、窒化酸化シリコン膜を低温で成膜するこ
とができるので、成膜過程における不純物の熱拡散を防
止することができる。これにより、ＭＯＳＦＥＴの耐短
チャネル性を劣化することなく半導体装置を製造するこ
とが可能となる。

【００１９】また、上記の半導体装置の製造方法におい
て、前記側壁絶縁膜形成工程の後に、前記ゲート電極及
び前記側壁絶縁膜をマスクとしてイオン注入を行い、前
記ゲート電極の両側前記半導体基板中に第２の不純物拡
散層を形成する第２の不純物拡散層形成工程を更に有す
ることが望ましい。また、上記の半導体装置の製造方法
において、前記酸化シリコン膜堆積工程では、Ｏ₃−Ｔ
ＥＯＳガスを用いた常圧又は準常圧のＣＶＤ法により不
純物が添加されていない前記酸化シリコン膜を堆積する
ことが望ましい。Ｏ₃−ＴＥＯＳガスを用いた常圧又は
準常圧のＣＶＤ法により酸化シリコン膜を堆積すれば、
酸化シリコン膜を低温で成膜できるので、成膜過程にお
ける不純物の熱拡散を防止することができる。これによ
り、ＭＯＳＦＥＴの耐短チャネル性を劣化することなく
半導体装置を製造することが可能となる。

【００２０】

【発明の実施の形態】本発明の一実施形態による半導体
装置及びその製造方法を図１乃至図１２を用いて説明す
る。図１は窒化酸化シリコン膜の拡散防止効果を測定す
る際に用いた試料の作成方法及び構造を示す概略断面
図、図２は窒化酸化シリコン膜を堆積した試料における
Ｂの再分布の様子を示す不純物分布、図３はプラズマＣ
ＶＤ法により窒化シリコン膜を堆積した試料におけるＢ
の再分布の様子を示す不純物分布、図４は熱ＣＶＤ法に
より窒化シリコン膜を堆積した試料におけるＢの再分布
の様子を示す不純物分布、図５は窒化酸化シリコン膜の
拡散防止効果のメカニズムを説明する図、図６は本実施
形態による半導体装置の構造を示す概略断面図、図７乃
至図１２は本実施形態による半導体装置の製造方法を示
す工程断面図である。

【００２１】本発明は、本願発明者等が初めて見出した
窒化酸化シリコン膜の不純物拡散防止効果に基づくもの
である。始めに、本願発明者等が見出した窒化酸化シリ
コン膜の不純物拡散防止効果について、具体的な測定例
を示しつつ説明する。窒化酸化シリコン膜の効果を測定
するにあたり、以下の手順により測定試料を作成した。

【００２２】まず、ＣＺ製（１００）シリコン基板６０
上に、熱酸化法により、膜厚約４ｎｍの酸化シリコン膜
６２を形成した。この酸化シリコン膜６２は、実デバイ
スのゲート絶縁膜に見立てたものである。次いで、酸化
シリコン膜６２上に、ＬＰＣＶＤ法により、膜厚約１８
０ｎｍの多結晶シリコン膜６４を堆積した（図１
（ａ））。この多結晶シリコン膜は、実デバイスのゲー
ト電極に見立てたものである。

【００２３】続いて、イオン注入法により、多結晶シリ
コン膜６４の全面にボロン（Ｂ）イオンを注入した（図
１（ｂ））。この後、多結晶シリコン膜６４上に、プラ
ズマＣＶＤ法により、膜厚約７０ｎｍの窒化酸化シリコ
ン（ＳｉＯＮ）膜６６を堆積した。次いで、窒化酸化シ
リコン膜６６上に、プラズマＣＶＤ法により、膜厚約１
５０ｎｍの酸化シリコン膜６８を堆積した。

【００２４】続いて、このように作成した試料を、窒素
雰囲気中、５５０℃、７００℃３０秒、或いは、８５０
℃３０秒の条件で短時間熱処理した（図１（ｃ））。こ
の熱処理は、実デバイスの製造方法におけるソース／ド
レイン拡散層の活性化熱処理、その他の熱処理を想定し
たものである。このようにして、窒化酸化シリコン膜６
６の効果を測定するための試料を作成した。なお、比較
のため、窒化酸化シリコン膜６６の代わりに、プラズマ
ＣＶＤ法により窒化シリコン膜を堆積した試料と、熱Ｃ
ＶＤ法により窒化シリコン（ＳｉＮ）膜を堆積した試料
とを作成した。

【００２５】この後、このように作成した各試料につい
て、熱処理前後におけるボロンの再分布をＳＩＭＳ（Se
condary Ion Mass Spectroscopy）法により測定した。
図２は窒化酸化シリコン膜を堆積した試料におけるＢの
再分布の様子を示す不純物分布、図３はプラズマＣＶＤ
法により窒化シリコン膜を堆積した試料におけるＢの再
分布の様子を示す不純物分布、図４は熱ＣＶＤ法により
窒化シリコン膜を堆積した試料におけるＢの再分布の様
子を示す不純物分布である。

【００２６】図２に示すように、多結晶シリコン膜６４
上に窒化酸化シリコン膜６６を堆積した試料では、熱処
理を行っていない試料（図中、未処理）においてもボロ
ンがほとんど酸化シリコン膜６８中に拡散しておらず、
成膜段階におけるボロンの再分布が抑えられていること
が判る。また、熱処理後においても酸化シリコン膜６８
中のボロン濃度はほとんど変化しておらず、窒化酸化シ
リコン膜６６が、ボロンの熱拡散を抑制する働きを有し
ていることが判る。

【００２７】一方、図３及び図４に示すように、多結晶
シリコン膜６４上に窒化シリコン膜を堆積した試料で
は、熱処理を行っていない試料で既にボロンの酸化シリ
コン膜６８中への拡散がみられ、また、熱処理温度の増
加とともに酸化シリコン膜６８中のボロン濃度が増加し
ており、多結晶シリコン膜６４中のボロンが酸化シリコ
ン膜６８中へ拡散していることが判る。このように、窒
化シリコン膜は、窒化酸化シリコン膜と比較して、多結
晶シリコン膜６４中のボロンが酸化シリコン膜６８へ拡
散することを抑制する効果は少ない。

【００２８】したがって、不純物の拡散を抑制するため
には、窒化酸化シリコン膜６６を設けることが有効であ
ることが判る。窒化酸化シリコン膜６６が窒化シリコン
膜よりもボロンの拡散を防止するのに優れているのは、
次のような理由であると考えられる。ボロンの拡散を防
止するためには、膜を構成する原子の格子間距離が重要
であると考えられる。また、膜が緻密なほど拡散防止の
効果が大きく、同じ組成をもつ場合には、例えば、Ｓｉ
−Ｏ−ＳｉＯ結合量の多いＨＴＯ膜の方がプラズマＣＶ
Ｄ法などの低温度で堆積した膜よりもボロンの拡散を防
止する面で優れていると考えられる。

【００２９】ここで、窒化シリコン膜と窒化酸化シリコ
ン膜について考慮すると、これら膜は組成が異なるので
結合量の多い少ないに対しては対応がとれないが、格子
間距離の関係から以下のように推測される。すなわち、
プラズマＣＶＤ法により堆積した窒化シリコン膜では、
成膜段階で膜中に水素が取り込まれるが、Ｓｉ−Ｈ結合
やＮ−Ｈ結合部が互いに距離を取り合うことにより、ボ
ロンの通り抜けるパスが形成されていると考えられる
（図５（ａ））。一方、プラズマＣＶＤ法により堆積し
た窒化酸化シリコン膜では、電気陰性度が高い酸素が含
まれるため、水素が水分となって脱ガスしやすく、膜中
の水素濃度が低くなる。このため、膜中の水素が少ない
窒化酸化シリコン膜では、ボロンの通り抜けるパスがふ
さがれ拡散が抑制されるものと考えられる（図５
（ｂ））。

【００３０】上記の例においては、ゲート電極と見立て
た多結晶シリコン膜６４から酸化シリコン膜６８への不
純物の拡散について示したが、かかる効果はソース／ド
レイン拡散層から側壁絶縁膜への不純物拡散の場合にも
同様であると考えられる。したがって、窒化酸化シリコ
ン膜６６をＭＯＳＦＥＴの側壁絶縁膜に適用すれば、ソ
ース／ドレイン拡散層から側壁絶縁膜に不純物が吸い上
げられることを防止できると考えられる。また。プラズ
マＣＶＤ法により堆積する窒化酸化シリコン膜は、３５
０℃程度の低温で成膜できるので、基板中の不純物の再
分布を抑えつつ成膜することができる。

【００３１】次に、本実施形態による半導体装置の構造
について図６を用いて説明する。図６（ａ）はＮＭＯＳ
ＦＥＴの断面を示し、図（ｂ）はＰＭＯＳＦＥＴの断面
を示している。シリコン基板１０上には、素子間を分離
するための素子分離膜１６が形成されている。シリコン
基板１０内には、ｐ形ウェル１２又はｎ形ウェル１４が
形成されている。素子分離膜１６により画定された素子
領域上には、ゲート絶縁膜１８を介してゲート電極２２
が形成されている。ゲート電極２２の両側のシリコン基
板１０には、ソース／ドレイン拡散層３８、４０がそれ
ぞれ形成されている。ゲート電極２２の側壁には、プラ
ズマＣＶＤ法により堆積した窒化酸化シリコン膜２８
と、常圧又は準常圧のＣＶＤ法によりＯ₃−ＴＥＯＳガ
スを用いて堆積したＮＳＧ膜３０とからなる側壁絶縁膜
３２が形成されている。ソース／ドレイン拡散層３８、
４０上、ゲート電極２２上にはシリサイド電極４２が形
成されている。このように形成されたＭＯＳＦＥＴ上に
は、酸化シリコン膜４４及びＳＯＧ膜４６よりなる層間
絶縁膜４８が形成されている。層間絶縁膜４８上には、
層間絶縁膜４８を介してソース／ドレイン拡散層３８、
４０に接続された金属配線層５２が形成されている。

【００３２】このように、本実施形態による半導体装置
は、ゲート電極２２の側壁に、プラズマＣＶＤ法により
堆積した窒化酸化シリコン膜２８と、常圧又は準常圧の
ＣＶＤ法によりＯ₃−ＴＥＯＳガスを用いて堆積したＮ
ＳＧ膜３０とからなる側壁絶縁膜３２が形成されている
ことに特徴がある。以下、本実施形態による半導体装置
の製造方法に沿って、本発明を詳細に説明する。なお、
図７乃至図９はＮＭＯＳＦＥＴの製造方法を示す工程断
面図であり、図１１乃至図１２はＰＭＯＳＦＥＴの製造
方法を示す工程断面図である。

【００３３】まず、ＣＺ製（１００）シリコン基板１０
のＮＭＯＳＦＥＴ形成領域にｐ形ウェル１２を、ＰＭＯ
ＳＦＥＴ形成領域にｎ形ウェル１４を形成する。次い
で、例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）
法によりシリコン基板１０を局所的に熱酸化し、素子間
を分離するための素子分離膜１６を形成する。

【００３４】続いて、ＭＯＳＦＥＴの閾値電圧を制御す
るためのボロン（Ｂ）を、ＮＭＯＳＦＥＴ形成領域及び
ＰＭＯＳＦＥＴ形成領域にイオン注入する。各領域に注
入するドーズ量は、それぞれのＭＯＳＦＥＴに応じて適
宜調整される。この後、素子分離膜１６が形成されたシ
リコン基板１０を熱酸化し、膜厚約４ｎｍのゲート絶縁
膜１８を形成する。

【００３５】次いで、例えば減圧ＣＶＤ（ＬＰＣＶＤ：
Low-Pressure CVD）法により、膜厚約１８０ｎｍの多結
晶シリコン膜を堆積する。この多結晶シリコン膜は、ゲ
ート電極となる膜である。続いて、ＮＭＯＳＦＥＴ形成
領域の多結晶シリコン膜に燐（Ｐ）イオンをイオン注入
し、また、ＰＭＯＳＦＥＴ形成領域の多結晶シリコン膜
にはボロンイオンをイオン注入し、多結晶シリコン膜を
低抵抗化する。

【００３６】この後、燐又はボロンをドープした多結晶
シリコン膜上に、例えばプラズマＣＶＤ法により、膜厚
約３０ｎｍの窒化シリコン膜を堆積する。この窒化シリ
コン膜は、多結晶シリコン膜をパターニングする際の反
射防止膜として用いる膜である。次いで、通常のリソグ
ラフィー技術及びエッチング技術を用い、窒化シリコン
膜と多結晶シリコン膜とをパターニングし、上面が窒化
シリコン膜２０で覆われたゲート電極２２を形成する
（図７（ａ）、図１０（ａ））。このエッチングには、
例えばＨＢｒとＯ₂ガスとを用いたＲＩＥ（Reactive Io
n Etching：反応性イオンエッチング）を適用すること
ができる。

【００３７】続いて、ＮＭＯＳＦＥＴ形成領域に、ゲー
ト電極２２をマスクとして例えば砒素（Ａｓ）イオンを
イオン注入し、ＬＤＤ又はエクステンションＳ／Ｄ用の
浅いｎ形拡散層２４を形成する（図７（ｂ））。また、
ＰＭＯＳＦＥＴ形成領域には、ゲート電極２４をマスク
として例えばＢＦ₂イオンをイオン注入し、ＬＤＤ又は
エクステンションＳ／Ｄ用の浅いｐ形拡散層２６を形成
する（図１０（ｂ））。

【００３８】この後、プラズマＣＶＤ法により、例えば
膜厚約２０ｎｍの窒化酸化シリコン膜２８を堆積する。
例えば、圧力を３Ｔｏｒｒ、成膜温度を３５０℃、ＲＦ
パワー２８０Ｗ、ギャップを４００ｍｉｌｓ、成膜ガス
としてＳｉＨ₄／Ｎ₂Ｏ／Ｎ₂を１８ｓｃｃｍ／６０ｓｃ
ｃｍ／９００ｓｃｃｍとすることにより、窒化酸化シリ
コン膜２８を成膜することができる。

【００３９】次いで、窒化酸化シリコン膜２８上に、Ｏ
₃−ＴＥＯＳガスを用いた低温の常圧又は準常圧ＣＶＤ
法により、例えば膜厚約８０ｎｍの酸化シリコン膜３０
を堆積する（図７（ｃ）、図１０（ｃ））。例えば、圧
力を４５０Ｔｏｒｒ、成膜温度を４００℃、ギャップを
２３０ｍｉｌｓ、成膜ガスとしてＴＥＯＳ／Ｏ₃／Ｈｅ
を５２０ｍｇｍ／５０００ｓｃｃｍ／４０００ｓｃｃ
ｍ、Ｏ₃濃度を１２．５ｗｔ％とすることにより、酸化
シリコン膜３０を成膜することができる。

【００４０】続いて、例えばＣＨＦ₃、ＣＦ₄、Ａｒの混
合ガスを用いて窒化酸化シリコン膜２８及び酸化シリコ
ン膜３０を異方性エッチングし、ゲート電極２２の側壁
に、窒化酸化シリコン膜２８と酸化シリコン膜３０とか
らなる側壁絶縁膜３２を形成する（図８（ａ）、図１１
（ａ））。このように本実施形態による半導体装置で
は、プラズマＣＶＤ法により堆積した窒化酸化シリコン
膜２８と、Ｏ₃−ＴＥＯＳガスを用いた常圧又は準常圧
のＣＶＤ法により堆積した酸化シリコン膜３０とにより
側壁絶縁膜３２を形成するが、窒化酸化シリコン膜２８
及び酸化シリコン膜３０は、何れも４００℃以下の低温
で成膜することができるので、成膜過程においてｎ形拡
散層２４中の不純物、ｐ形拡散層２６中の不純物、閾値
電圧制御用の不純物が熱拡散することはない。

【００４１】また、プラズマＣＶＤ法により堆積した窒
化酸化シリコン膜２８と、Ｏ₃−ＴＥＯＳガスを用いた
常圧又は準常圧のＣＶＤ法により堆積した酸化シリコン
膜３０との積層膜により側壁絶縁膜３２を構成するの
で、プラズマＣＶＤ法のみによって側壁絶縁膜３２を形
成する場合と比較して粗密依存性による側壁絶縁膜３２
の幅のばらつきを小さく抑えることができる。なお、か
かる観点から、窒化酸化シリコン膜２８は、その膜厚が
約３０ｎｍよりも薄いことが望ましい。

【００４２】この後、基板を燐酸処理し、反射防止膜と
して用いた窒化シリコン膜２０をエッチング除去する。
次いで、ＮＭＯＳＦＥＴ形成領域に、ゲート電極２２及
び側壁絶縁膜３２をマスクとして例えばＡｓイオンをイ
オン注入し、ｎ⁺形の高濃度拡散層３４を形成するとと
もに、ゲート電極２２を更に低抵抗化する。このイオン
注入により、ゲート電極２２の両側のシリコン基板１０
内には、ｎ形拡散層２４と、高濃度拡散層３４とからな
るソース／ドレイン拡散層３８が形成されることになる
（図８（ｂ））。

【００４３】また、ＰＭＯＳＦＥＴ形成領域には、ゲー
ト電極２２及び側壁絶縁膜３２をマスクとしてＢＦ₂イ
オンをイオン注入し、ｐ⁺形の高濃度拡散層３６を形成
するとともに、ゲート電極２２を更に低抵抗化する。こ
のイオン注入により、ゲート電極２２の両側のシリコン
基板１０内には、ｐ形拡散層２６と、高濃度拡散層３６
とからなるソース／ドレイン拡散層４０が形成されるこ
とになる（図１１（ｂ））。

【００４４】続いて、通常のサリサイドプロセスによ
り、ゲート電極２２上及びソース／ドレイン拡散層３
８、４０上に、シリサイド電極４２を形成する（図８
（ｃ）、図１１（ｃ））。まず、活性層上に形成された
薄い酸化シリコン膜（図示せず）を、例えば弗酸水溶液
によりエッチング除去する。次いで、スパッタ法によ
り、例えばＣｏ（コバルト）膜などの高融点金属膜を形
成する。続いて、例えば二段階短時間熱処理法を用い、
ソース／ドレイン拡散層３８、４０上及びゲート電極２
２上に、自己整合的にシリサイド電極４２を形成する。

【００４５】二段階短時間熱処理法とは、低温における
一次シリサイド化反応を行い高濃度拡散層３４、３６上
及びゲート電極２２上に自己整合的にシリサイドを形成
し、次いで、未反応の高融点金属膜を例えば過酸化アン
モニアと過硫酸との混合液により除去し、続いて、高温
における二次シリサイド化反応を行い、一次シリサイド
化反応により形成したシリサイドをより低抵抗の相のシ
リサイドに遷移させる方法である。

【００４６】なお、シリサイド電極４２を形成する過程
の熱処理においてソース／ドレイン拡散層３８、４０を
構成する不純物、閾値電圧制御用の不純物が活性化し、
また、再分布するが、側壁絶縁膜３２の下部には窒化酸
化シリコン膜２８が形成されているため、これら不純物
が側壁絶縁膜３２に吸い上げられることはない。また、
ゲート電極２２の側壁にも窒化酸化シリコン膜２８が形
成されているので、ゲート電極２２から酸化シリコン膜
３０への不純物拡散についても低減することができる。

【００４７】この後、例えばプラズマＣＶＤ法により、
層間絶縁膜となる酸化シリコン膜４４を堆積する。次い
で、例えばスピンコート法によりＳＯＧ（Spin On Glas
s）膜４６を堆積し、熱処理によりガラス化し、酸化シ
リコン膜の表面を平坦化する。なお、酸化シリコン膜４
４の表面は、ＣＭＰ（化学的機械的研磨：Chemical Mec
hanical Polishing）法、その他の平坦化技術により平
坦化してもよい。

【００４８】続いて、ＳＯＧ膜４６及び酸化シリコン膜
４４よりなる層間絶縁膜４８に、ソース／ドレイン拡散
層３８、４０及びゲート電極２２に達するコンタクトホ
ール５０を開口する。この後、コンタクトホール５０を
介してソース／ドレイン拡散層３８、４０、ゲート電極
２２に接続された金属配線層５２を形成し、ＭＯＳＦＥ
Ｔの各電極を上部に引き出す。

【００４９】こうして、シリコン基板１０上に、ＮＭＯ
ＳＦＥＴ及びＰＭＯＳＦＥＴを形成する。このようにし
てＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴを形成することに
より、従来の半導体装置よりも飽和電流値が大きく、ま
た、耐短チャネル効果に優れたＭＯＳＦＥＴを形成する
ことができた。

【００５０】このように、本実施形態によれば、ゲート
電極の側壁に側壁絶縁膜を有する半導体装置において、
側壁絶縁膜を、プラズマＣＶＤ法により堆積した窒化酸
化シリコン膜と、常圧又は準常圧のＣＶＤ法によりＯ₃
−ＴＥＯＳガスを用いて堆積したＮＳＧ膜とにより構成
するので、側壁絶縁膜の成膜段階及び後工程の熱処理に
おいてソース／ドレイン拡散層中の不純物や閾値電圧制
御用の不純物が側壁絶縁膜に吸い上げられることを防止
することができる。これにより、ソース／ドレイン領域
の実不純物濃度を低下することなく半導体装置を構成す
ることができるので、飽和電流の大きい半導体装置を製
造することができる。

【００５１】また、側壁絶縁膜を約４００℃以下の低温
で形成することができるので、成膜過程における不純物
の再分布により耐短チャネル効果特性を劣化することは
ない。なお、上記実施形態では、側壁絶縁膜３２とし
て、プラズマＣＶＤ法により堆積した窒化酸化シリコン
膜２８と、Ｏ₃−ＴＥＯＳガスを用いた常圧又は準常圧
のＣＶＤ法により堆積したＮＳＧ膜３０との積層膜を用
いた場合について説明したが、少なくとも、下層側にプ
ラズマＣＶＤ法により堆積した窒化酸化シリコン膜を設
ければ本発明の効果を得ることができる。したがって、
上層の膜は、必ずしもＯ₃−ＴＥＯＳガスを用いた常圧
又は準常圧のＣＶＤ法により堆積したＮＳＧ膜である必
要はない。

【００５２】本実施形態においてＯ₃−ＴＥＯＳガスを
用いた常圧又は準常圧のＣＶＤ法により堆積したＮＳＧ
膜を用いているのは、プロセス温度が低く、且つ、パタ
ーンの粗密依存性なく成膜ができるからである。したが
って、このような効果を得ることができる膜を適用すれ
ば、上記実施形態と同等の効果を得ることができる。

【００５３】

【発明の効果】以上の通り、本発明によれば、半導体基
板と、半導体基板上に、ゲート絶縁膜を介して形成され
たゲート電極と、ゲート電極の両側の半導体基板中に形
成された不純物拡散層と、ゲート電極の側壁に形成され
た側壁絶縁膜とを有し、側壁絶縁膜が、ゲート電極の側
壁から不純物拡散層上に延在して形成された窒化酸化シ
リコン膜と、窒化酸化シリコン膜上に形成された酸化シ
リコン膜とからなる半導体装置を構成するので、不純物
拡散層中の不純物が側壁絶縁膜に吸い上げられることを
防止することができる。これにより、不純物拡散層中の
実濃度の低減を防ぐことができるので、ＭＯＳＦＥＴの
飽和電流値を高めることができる。

【００５４】また、窒化酸化シリコン膜をプラズマＣＶ
Ｄ法により堆積すれば、窒化酸化シリコン膜を低温で成
膜することができるので、成膜過程における不純物の熱
拡散を防止することができる。これにより、ＭＯＳＦＥ
Ｔの耐短チャネル性を劣化することなく半導体装置を製
造することが可能となる。また、酸化シリコン膜をＯ₃
−ＴＥＯＳガスを用いた常圧又は準常圧のＣＶＤ法によ
り堆積すれば、酸化シリコン膜を低温で成膜できるの
で、成膜過程における不純物の熱拡散を防止することが
できる。これにより、ＭＯＳＦＥＴの耐短チャネル性を
劣化することなく半導体装置を製造することが可能とな
る。

【図面の簡単な説明】

【図１】窒化酸化シリコン膜の拡散防止効果を測定する
際に用いた試料の作成方法及び構造を示す概略断面図で
ある。

【図２】窒化酸化シリコン膜を堆積した試料におけるＢ
の再分布の様子を示す不純物分布である。

【図３】プラズマＣＶＤ法により窒化シリコン膜を堆積
した試料におけるＢの再分布の様子を示す不純物分布で
ある。

【図４】熱ＣＶＤ法により窒化シリコン膜を堆積した試
料におけるＢの再分布の様子を示す不純物分布である。

【図５】窒化酸化シリコン膜の拡散防止効果のメカニズ
ムを説明する図である。

【図６】本発明の一実施形態による半導体装置の構造を
示す概略断面図である。

【図７】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その１）である。

【図８】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その２）である。

【図９】本発明の一実施形態による半導体装置の製造方
法を示す工程断面図（その３）である。

【図１０】本発明の一実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。

【図１１】本発明の一実施形態による半導体装置の製造
方法を示す工程断面図（その５）である。

【図１２】本発明の一実施形態による半導体装置の製造
方法を示す工程断面図（その６）である。

【図１３】従来の半導体装置の構造を示す概略断面図で
ある。

【符号の説明】

１０…シリコン基板 １２…ｐ形ウェル １４…ｎ形ウェル １６…素子分離膜 １８…ゲート絶縁膜 ２０…窒化シリコン膜 ２２…ゲート電極 ２４…ｎ形拡散層 ２６…ｐ形拡散層 ２８…窒化酸化シリコン膜 ３０…酸化シリコン膜 ３２…側壁絶縁膜 ３４…ｎ形高濃度拡散層 ３６…ｐ形高濃度拡散層 ３８…ソース／ドレイン拡散層 ４０…ソース／ドレイン拡散層 ４２…シリサイド電極 ４４…酸化シリコン膜 ４６…ＳＯＧ膜 ４８…層間絶縁膜 ５０…コンタクトホール ５２…金属配線層 ６０…シリコン基板 ６２…酸化シリコン膜 ６４…多結晶シリコン膜 ６６…窒化酸化シリコン膜 ６８…酸化シリコン膜 １００…シリコン基板 １０２…ｐウェル １０４…素子分離膜 １０６…ゲート絶縁膜 １０８…ゲート電極 １１０…低濃度拡散層領域 １１２…高濃度拡散層領域 １１４…ソース／ドレイン拡散層 １１６…側壁絶縁膜 １１８…シリサイド電極 １２０…酸化シリコン膜 １２２…ＳＯＧ膜 １２４…層間絶縁膜 １２６…金属配線層

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に、ゲート絶縁膜を介して形成された
   ゲート電極と、 前記ゲート電極の両側の前記半導体基板中に形成された
   不純物拡散層と、 前記ゲート電極の側壁に形成された側壁絶縁膜とを有
   し、 前記側壁絶縁膜は、前記ゲート電極の側壁から前記不純
   物拡散層上に延在して形成された窒化酸化シリコン膜
   と、前記窒化酸化シリコン膜上に形成された酸化シリコ
   ン膜とからなることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 前記窒化酸化シリコン膜は、プラズマＣＶＤ法により堆
   積された膜であることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２記載の半導体装置におい
   て、 前記窒化酸化シリコン膜は、膜厚が３０ｎｍ以下である
   ことを特徴とする半導体装置。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体装置において、 前記酸化シリコン膜は、Ｏ₃−ＴＥＯＳガスを用いた常
   圧又は準常圧のＣＶＤ法により堆積されたＮＳＧ膜であ
   ることを特徴とする半導体装置。
5. 【請求項５】 半導体基板上に、ゲート絶縁膜を介して
   ゲート電極を形成するゲート電極形成工程と、 前記ゲート電極をマスクとしてイオン注入を行い、前記
   ゲート電極の両側の前記半導体基板中に第１の不純物拡
   散層を形成する第１の不純物拡散層形成工程と、 前記ゲート電極が形成された前記半導体基板上に、窒化
   酸化シリコン膜を形成する窒化酸化シリコン膜形成工程
   と、 前記窒化酸化シリコン膜上に、酸化シリコン膜を形成す
   る酸化シリコン膜形成工程と、 前記酸化シリコン膜と前記窒化酸化シリコン膜とを異方
   性エッチングし、前記ゲート電極の側壁に、前記酸化シ
   リコン膜と前記窒化酸化シリコン膜とを有する側壁絶縁
   膜を形成する側壁絶縁膜形成工程とを有することを特徴
   とする半導体装置の製造方法。
6. 【請求項６】 請求項５記載の半導体装置において、 前記側壁絶縁膜形成工程の後に、前記ゲート電極及び前
   記側壁絶縁膜をマスクとしてイオン注入を行い、前記ゲ
   ート電極の両側の前記半導体基板中に第２の不純物拡散
   層を形成する第２の不純物拡散層形成工程を更に有する
   ことを特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項５又は６記載の半導体装置の製造
   方法において、 前記窒化酸化シリコン膜形成工程では、プラズマＣＶＤ
   法により前記窒化酸化シリコン膜を堆積することを特徴
   とする半導体装置の製造方法。
8. 【請求項８】 請求項５乃至７のいずれか１項に記載の
   半導体装置の製造方法において、 前記酸化シリコン膜堆積工程では、Ｏ₃−ＴＥＯＳガス
   を用いた常圧又は準常圧のＣＶＤ法により不純物が添加
   されていない前記酸化シリコン膜を堆積することを特徴
   とする半導体装置の製造方法。