JP2000021996A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000021996A JP2000021996A JP10182426A JP18242698A JP2000021996A JP 2000021996 A JP2000021996 A JP 2000021996A JP 10182426 A JP10182426 A JP 10182426A JP 18242698 A JP18242698 A JP 18242698A JP 2000021996 A JP2000021996 A JP 2000021996A
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Abstract
(57)【要約】
【課題】本発明は、拡散層の深さの低減が図られるＭＯ
ＳＦＥＴにおいて、接合リーク電流を改善できるように
することを最も主要な特徴とする。 【解決手段】たとえば、ＰチャネルＭＯＳＦＥＴ１２の
Ｐ型ソース／ドレイン拡散層１２ｇ上に設けられる、Ｃ
ｏシリサイド膜からなる積み上げ構造のシリコン化合物
層１２ｉを、Ｐ型ソース／ドレイン拡散層１２ｇとの界
面が、略平坦で、かつ、Ｎ型ウェル領域１２ｂとゲート
絶縁膜１２ｃとの界面と略同じ高さとなるようにする。
こうして、シリコン化合物層１２ｉの、Ｐ型ソース／ド
レイン拡散層１２ｇとの界面の平坦性を向上すること
で、拡散層の深さの低減が図られるＭＯＳＦＥＴでの、
Ｃｏ原子の拡散にともなう、接合リーク電流の増大を制
御する構成となっている。
ＳＦＥＴにおいて、接合リーク電流を改善できるように
することを最も主要な特徴とする。 【解決手段】たとえば、ＰチャネルＭＯＳＦＥＴ１２の
Ｐ型ソース／ドレイン拡散層１２ｇ上に設けられる、Ｃ
ｏシリサイド膜からなる積み上げ構造のシリコン化合物
層１２ｉを、Ｐ型ソース／ドレイン拡散層１２ｇとの界
面が、略平坦で、かつ、Ｎ型ウェル領域１２ｂとゲート
絶縁膜１２ｃとの界面と略同じ高さとなるようにする。
こうして、シリコン化合物層１２ｉの、Ｐ型ソース／ド
レイン拡散層１２ｇとの界面の平坦性を向上すること
で、拡散層の深さの低減が図られるＭＯＳＦＥＴでの、
Ｃｏ原子の拡散にともなう、接合リーク電流の増大を制
御する構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、ＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor ）回路などで用
いられるサリサイド技術に関するものである。
びその製造方法に関するもので、特に、ＣＭＯＳ（Comp
lementary Metal Oxide Semiconductor ）回路などで用
いられるサリサイド技術に関するものである。
【０００２】
【従来の技術】周知のように、ＰチャネルＭＯＳおよび
ＮチャネルＭＯＳで構成されるＣＭＯＳ回路において
は、ＭＯＳＦＥＴ（ＭＯＳ−Field Effect Transistor
）の微細化とともに、寄生抵抗の低減が不可欠であ
る。
ＮチャネルＭＯＳで構成されるＣＭＯＳ回路において
は、ＭＯＳＦＥＴ（ＭＯＳ−Field Effect Transistor
）の微細化とともに、寄生抵抗の低減が不可欠であ
る。
【０００３】特に、ソース／ドレイン拡散層間に寄生的
に存在する抵抗は、ＭＯＳＦＥＴの電流駆動力を低下さ
せるため、できるだけ低抵抗化することが望ましい。そ
の低抵抗化には、ソース／ドレイン拡散層上に自己整合
的にシリサイド層を形成するサリサイド技術が有効であ
り、現在では、ゲート長が１μｍ未満のＭＯＳＦＥＴへ
の適用が既に始っている。
に存在する抵抗は、ＭＯＳＦＥＴの電流駆動力を低下さ
せるため、できるだけ低抵抗化することが望ましい。そ
の低抵抗化には、ソース／ドレイン拡散層上に自己整合
的にシリサイド層を形成するサリサイド技術が有効であ
り、現在では、ゲート長が１μｍ未満のＭＯＳＦＥＴへ
の適用が既に始っている。
【０００４】図２０は、ＭＯＳＦＥＴのソース／ドレイ
ン拡散層間に寄生する抵抗を低抵抗化するための、サリ
サイド技術について概略的に示すものである。このサリ
サイド技術とは、ＭＯＳＦＥＴのゲート電極の表面およ
びソース／ドレイン拡散層の表面に、それぞれ、シリサ
イド層を自己整合的に形成するものである（たとえば、
R.W.Mann et al IBM Journ al of research and develo
pmentvol.39 JULY.1995）。
ン拡散層間に寄生する抵抗を低抵抗化するための、サリ
サイド技術について概略的に示すものである。このサリ
サイド技術とは、ＭＯＳＦＥＴのゲート電極の表面およ
びソース／ドレイン拡散層の表面に、それぞれ、シリサ
イド層を自己整合的に形成するものである（たとえば、
R.W.Mann et al IBM Journ al of research and develo
pmentvol.39 JULY.1995）。
【０００５】すなわち、シリコン基板１０１に対して、
たとえば、ゲート酸化膜１０２上のゲート電極１０３、
ソース／ドレイン拡散層１０４、サイドウォール１０５
をそれぞれ形成して、ＭＯＳＦＥＴを形成した後、全面
に、シリコンと反応するメタル１０６をスパッタ法など
により成膜する（図２０（ａ）参照）。
たとえば、ゲート酸化膜１０２上のゲート電極１０３、
ソース／ドレイン拡散層１０４、サイドウォール１０５
をそれぞれ形成して、ＭＯＳＦＥＴを形成した後、全面
に、シリコンと反応するメタル１０６をスパッタ法など
により成膜する（図２０（ａ）参照）。
【０００６】この後、熱処理を行って、シリコン層と上
記メタル１０６とを反応させることにより、上記ゲート
電極１０３の表面、および、上記サイドウォール１０５
の形成位置を除く、上記ソース／ドレイン拡散層１０４
の表面に、それぞれ、シリサイド層１０７を自己整合的
に形成する（図２０（ｂ）参照）。
記メタル１０６とを反応させることにより、上記ゲート
電極１０３の表面、および、上記サイドウォール１０５
の形成位置を除く、上記ソース／ドレイン拡散層１０４
の表面に、それぞれ、シリサイド層１０７を自己整合的
に形成する（図２０（ｂ）参照）。
【０００７】また、シリサイド層１０７を形成した後
に、未反応のメタル１０６を薬液処理によって除去す
る。そして、熱処理により、シリサイド層１０７の相を
低抵抗化させる（図２０（ｃ）参照）。
に、未反応のメタル１０６を薬液処理によって除去す
る。そして、熱処理により、シリサイド層１０７の相を
低抵抗化させる（図２０（ｃ）参照）。
【０００８】しかしながら、上記のようなシリサイデー
ションプロセスにおいては、シリサイド層１０７を形成
させる際に、シリサイド層１０７が不均一（シリサイド
層１０７とシリコン層との界面がラフ）になったり、メ
タル１０６がシリコン基板１０１中に拡散するという問
題点があった。
ションプロセスにおいては、シリサイド層１０７を形成
させる際に、シリサイド層１０７が不均一（シリサイド
層１０７とシリコン層との界面がラフ）になったり、メ
タル１０６がシリコン基板１０１中に拡散するという問
題点があった。
【０００９】このような問題点は、接合リーク電流の悪
化を引き起こすことが知られており、特に、ゲート長の
微細化にともなって、ソース／ドレイン拡散層１０４の
深さが低減されるＭＯＳＦＥＴにおいては、より深刻な
ものとなる。
化を引き起こすことが知られており、特に、ゲート長の
微細化にともなって、ソース／ドレイン拡散層１０４の
深さが低減されるＭＯＳＦＥＴにおいては、より深刻な
ものとなる。
【００１０】たとえば、ゲート長が０．２μｍ未満のＭ
ＯＳＦＥＴでの適用が検討されているコバルトシリサイ
ド（Ｃｏサリサイド）の場合、Ｃｏは拡散種であるた
め、シリサイド層１０７を形成させる際の熱処理、また
は、シリサイド層１０７の相を低抵抗化させるための熱
処理でＣｏ原子の拡散が顕著となり、不均一なシリサイ
ド層１０７が形成されることによる、接合リーク電流の
増大が懸念されていた（たとえば、IEDM95 pp.449 Goto
et al）。
ＯＳＦＥＴでの適用が検討されているコバルトシリサイ
ド（Ｃｏサリサイド）の場合、Ｃｏは拡散種であるた
め、シリサイド層１０７を形成させる際の熱処理、また
は、シリサイド層１０７の相を低抵抗化させるための熱
処理でＣｏ原子の拡散が顕著となり、不均一なシリサイ
ド層１０７が形成されることによる、接合リーク電流の
増大が懸念されていた（たとえば、IEDM95 pp.449 Goto
et al）。
【００１１】これに対し、接合リーク電流の増大を解決
する方法として、たとえば図２１に示すように、ゲート
電極１０３上およびソース／ドレイン拡散層１０４上に
選択エピタキシャル成長法によりシリコン層を形成し、
このシリコン層とメタルとを反応させて、拡散層部分を
持ち上げてなる積み上げ構造のシリサイド層２０１を形
成することで、実効的なシリサイド／シリコン界面とソ
ース／ドレイン拡散層１０４の深さとの関係を改善する
方法が提案されている（たとえば、IEDM94 pp.687 Moga
mi et alまたは1995VLSI Technology pp.23 Abiko et a
l ）。
する方法として、たとえば図２１に示すように、ゲート
電極１０３上およびソース／ドレイン拡散層１０４上に
選択エピタキシャル成長法によりシリコン層を形成し、
このシリコン層とメタルとを反応させて、拡散層部分を
持ち上げてなる積み上げ構造のシリサイド層２０１を形
成することで、実効的なシリサイド／シリコン界面とソ
ース／ドレイン拡散層１０４の深さとの関係を改善する
方法が提案されている（たとえば、IEDM94 pp.687 Moga
mi et alまたは1995VLSI Technology pp.23 Abiko et a
l ）。
【００１２】しかしながら、この積み上げ構造の場合に
おいても、ゲート長の微細化とともに、ソース／ドレイ
ン拡散層１０４の深さが浅くなると、メタルの拡散にと
もなう、接合リーク電流の増大を制御することが困難に
なる。
おいても、ゲート長の微細化とともに、ソース／ドレイ
ン拡散層１０４の深さが浅くなると、メタルの拡散にと
もなう、接合リーク電流の増大を制御することが困難に
なる。
【００１３】すなわち、選択エピタキシャル成長法の場
合、たとえば図２２に示すように、ある成長条件下にお
いては、ソース／ドレイン拡散層１０４とサイドウォー
ル１０５との界面における、（３，１，１）面に対する
シリコンの成長速度が極めて高い。
合、たとえば図２２に示すように、ある成長条件下にお
いては、ソース／ドレイン拡散層１０４とサイドウォー
ル１０５との界面における、（３，１，１）面に対する
シリコンの成長速度が極めて高い。
【００１４】その結果、サイドウォール１０５との間
に、シリコン層３０１のファセット面３０２が形成され
ることにより（同図（ａ）参照）、積み上げ構造のシリ
サイド層２０１の一部が、ソース／ドレイン拡散層１０
４内に食い込むようにして形成されることになる（同図
（ｂ）参照）。
に、シリコン層３０１のファセット面３０２が形成され
ることにより（同図（ａ）参照）、積み上げ構造のシリ
サイド層２０１の一部が、ソース／ドレイン拡散層１０
４内に食い込むようにして形成されることになる（同図
（ｂ）参照）。
【００１５】したがって、たとえ、積み上げ構造のシリ
サイド層２０１を形成するようにした場合においても、
シリサイド層２０１が食い込んだ部分では、ソース／ド
レイン拡散層１０４の深さを稼ぐことができなくなるた
め、メタルの拡散にともなう、接合リーク電流の増大を
制御することが困難になる。
サイド層２０１を形成するようにした場合においても、
シリサイド層２０１が食い込んだ部分では、ソース／ド
レイン拡散層１０４の深さを稼ぐことができなくなるた
め、メタルの拡散にともなう、接合リーク電流の増大を
制御することが困難になる。
【００１６】
【発明が解決しようとする課題】上記したように、従来
においては、ゲート長の微細化にともなって、拡散層の
深さが低減されるＭＯＳＦＥＴでの、不均一なシリサイ
ド層が形成されることによる、接合リーク電流の増大を
解決することが可能な構造として、拡散層上にあらかじ
め積み上げたシリコン層をシリサイド化するようにして
なる積み上げ構造が提案されてはいるものの、この積み
上げ構造によっても、メタルの拡散にともなう、接合リ
ーク電流の増大を制御することは困難であるという問題
があった。
においては、ゲート長の微細化にともなって、拡散層の
深さが低減されるＭＯＳＦＥＴでの、不均一なシリサイ
ド層が形成されることによる、接合リーク電流の増大を
解決することが可能な構造として、拡散層上にあらかじ
め積み上げたシリコン層をシリサイド化するようにして
なる積み上げ構造が提案されてはいるものの、この積み
上げ構造によっても、メタルの拡散にともなう、接合リ
ーク電流の増大を制御することは困難であるという問題
があった。
【００１７】そこで、この発明は、拡散層とこの拡散層
上の良導体層との界面の平坦性を向上でき、良導体層か
らの金属拡散にともなう、接合リーク電流の増大を制御
することが可能な半導体装置およびその製造方法を提供
することを目的としている。
上の良導体層との界面の平坦性を向上でき、良導体層か
らの金属拡散にともなう、接合リーク電流の増大を制御
することが可能な半導体装置およびその製造方法を提供
することを目的としている。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第一導電型の
半導体層と、この半導体層の表面上にゲート絶縁膜を介
して設けられたゲート電極と、このゲート電極の形成位
置を除く、前記半導体層の表面領域に設けられた第二導
電型の拡散層と、この拡散層上に自己整合的に形成さ
れ、その拡散層との界面が、前記半導体層および前記ゲ
ート絶縁膜の界面と略同一の高さを有する良導体層とか
ら構成されている。
めに、この発明の半導体装置にあっては、第一導電型の
半導体層と、この半導体層の表面上にゲート絶縁膜を介
して設けられたゲート電極と、このゲート電極の形成位
置を除く、前記半導体層の表面領域に設けられた第二導
電型の拡散層と、この拡散層上に自己整合的に形成さ
れ、その拡散層との界面が、前記半導体層および前記ゲ
ート絶縁膜の界面と略同一の高さを有する良導体層とか
ら構成されている。
【００１９】また、この発明の半導体装置の製造方法に
あっては、第一導電型の半導体層の表面上にゲート絶縁
膜を介してゲート電極を形成する工程と、前記ゲート電
極の形成位置を除く、前記半導体層の表面領域に第二導
電型の拡散層を形成する工程と、前記ゲート電極の側壁
部分に側壁絶縁膜を形成する工程と、前記側壁絶縁膜の
形成位置を除く、前記拡散層の表面上に、その拡散層と
の界面における酸素濃度もしくは窒素濃度が制御された
シリコン系積み上げ層を形成する工程と、少なくとも、
前記シリコン系積み上げ層上に金属膜を形成する工程
と、前記シリコン系積み上げ層および前記金属膜を反応
させて、前記拡散層上に、その拡散層との界面が、前記
半導体層および前記ゲート絶縁膜の界面と略同一の高さ
を有してなる良導体層を形成する工程とを備えている。
あっては、第一導電型の半導体層の表面上にゲート絶縁
膜を介してゲート電極を形成する工程と、前記ゲート電
極の形成位置を除く、前記半導体層の表面領域に第二導
電型の拡散層を形成する工程と、前記ゲート電極の側壁
部分に側壁絶縁膜を形成する工程と、前記側壁絶縁膜の
形成位置を除く、前記拡散層の表面上に、その拡散層と
の界面における酸素濃度もしくは窒素濃度が制御された
シリコン系積み上げ層を形成する工程と、少なくとも、
前記シリコン系積み上げ層上に金属膜を形成する工程
と、前記シリコン系積み上げ層および前記金属膜を反応
させて、前記拡散層上に、その拡散層との界面が、前記
半導体層および前記ゲート絶縁膜の界面と略同一の高さ
を有してなる良導体層を形成する工程とを備えている。
【００２０】この発明の半導体装置およびその製造方法
によれば、積み上げ構造の良導体層の一部が拡散層内に
食い込むのを抑制できるようになる。これにより、拡散
層間の寄生抵抗を低減する目的で設けられる良導体層
を、より浅い拡散層上へ形成することが可能となるもの
である。
によれば、積み上げ構造の良導体層の一部が拡散層内に
食い込むのを抑制できるようになる。これにより、拡散
層間の寄生抵抗を低減する目的で設けられる良導体層
を、より浅い拡散層上へ形成することが可能となるもの
である。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかるＣＭＯＳ回路の概略構成を示すもの
である。
いて図面を参照して説明する。図１は、本発明の実施の
第一の形態にかかるＣＭＯＳ回路の概略構成を示すもの
である。
【００２２】このＣＭＯＳ回路は、たとえば、ＣＺ（Cz
ochralski ）法により形成された、抵抗率が１〜５Ω・
ｃｍのＰ型シリコン基板１１上に、ＰチャネルＭＯＳＦ
ＥＴ１２およびＮチャネルＭＯＳＦＥＴ１３がそれぞれ
設けられてなる構成とされている。
ochralski ）法により形成された、抵抗率が１〜５Ω・
ｃｍのＰ型シリコン基板１１上に、ＰチャネルＭＯＳＦ
ＥＴ１２およびＮチャネルＭＯＳＦＥＴ１３がそれぞれ
設けられてなる構成とされている。
【００２３】上記ＰチャネルＭＯＳＦＥＴ１２および上
記ＮチャネルＭＯＳＦＥＴ１３の形成位置を除く、上記
Ｐ型シリコン基板１１の表面部には、それぞれ、ＳＴＩ
（Shallow Trench Isolation）構造の素子分離領域１４
が形成されている。この素子分離領域１４は、各トレン
チ溝１４ａ内に、ラウンド酸化膜１４ｂをそれぞれに介
して、埋め込み酸化膜１４ｃが埋め込まれてなる構成と
されている。
記ＮチャネルＭＯＳＦＥＴ１３の形成位置を除く、上記
Ｐ型シリコン基板１１の表面部には、それぞれ、ＳＴＩ
（Shallow Trench Isolation）構造の素子分離領域１４
が形成されている。この素子分離領域１４は、各トレン
チ溝１４ａ内に、ラウンド酸化膜１４ｂをそれぞれに介
して、埋め込み酸化膜１４ｃが埋め込まれてなる構成と
されている。
【００２４】この素子分離領域１４によって囲まれた、
上記ＰチャネルＭＯＳＦＥＴ１２に対応する素子領域
（ＰチャネルＭＯＳ領域）１２ａ内には、第一導電型の
半導体層としての、Ｎ型ウェル領域１２ｂが形成されて
いる。
上記ＰチャネルＭＯＳＦＥＴ１２に対応する素子領域
（ＰチャネルＭＯＳ領域）１２ａ内には、第一導電型の
半導体層としての、Ｎ型ウェル領域１２ｂが形成されて
いる。
【００２５】このＮ型ウェル領域１２ｂの表面上には、
ゲート絶縁膜１２ｃを介して、０．０２〜０．２５μｍ
のゲート長を有する、ポリシリコンまたはアモルファス
シリコンからなるゲート電極１２ｄが設けられている。
また、上記ゲート電極１２ｄの側壁部分には、上記ゲー
ト絶縁膜１２ｃ上を含んで、サイドウォールとなる側壁
絶縁膜１２ｅが設けられている。
ゲート絶縁膜１２ｃを介して、０．０２〜０．２５μｍ
のゲート長を有する、ポリシリコンまたはアモルファス
シリコンからなるゲート電極１２ｄが設けられている。
また、上記ゲート電極１２ｄの側壁部分には、上記ゲー
ト絶縁膜１２ｃ上を含んで、サイドウォールとなる側壁
絶縁膜１２ｅが設けられている。
【００２６】そして、上記ゲート電極１２ｄの形成位置
を除く、上記Ｎ型ウェル領域１２ｂの表面部には、Ｐ-
型のソース／ドレイン拡散層１２ｆが設けられている。
さらに、上記側壁絶縁膜１２ｅの形成位置を除く、上記
Ｎ型ウェル領域１２ｂの表面部には、Ｐ型のソース／ド
レイン拡散層（第二導電型の拡散層）１２ｇが設けられ
ている。
を除く、上記Ｎ型ウェル領域１２ｂの表面部には、Ｐ-
型のソース／ドレイン拡散層１２ｆが設けられている。
さらに、上記側壁絶縁膜１２ｅの形成位置を除く、上記
Ｎ型ウェル領域１２ｂの表面部には、Ｐ型のソース／ド
レイン拡散層（第二導電型の拡散層）１２ｇが設けられ
ている。
【００２７】また、上記ゲート電極１２ｄ上には、たと
えば、選択シリコン成長層（シリコン系積み上げ層）と
コバルト膜（金属膜）との合金をシリサイド化してなる
シリコン化合物層（Ｃｏシリサイド膜）１２ｈが、自己
整合的に設けられている。
えば、選択シリコン成長層（シリコン系積み上げ層）と
コバルト膜（金属膜）との合金をシリサイド化してなる
シリコン化合物層（Ｃｏシリサイド膜）１２ｈが、自己
整合的に設けられている。
【００２８】さらに、上記ソース／ドレイン拡散層１２
ｇ上には、たとえば、選択シリコン成長層とコバルト膜
との合金をシリサイド化してなる、積み上げ構造のシリ
コン化合物層（良導体層）１２ｉが、自己整合的に設け
られている。このシリコン化合物層１２ｉは、上記ソー
ス／ドレイン拡散層１２ｇとの界面が、略平坦に、か
つ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜
１２ｃの界面と略同一の高さとなるようにして設けられ
ている。
ｇ上には、たとえば、選択シリコン成長層とコバルト膜
との合金をシリサイド化してなる、積み上げ構造のシリ
コン化合物層（良導体層）１２ｉが、自己整合的に設け
られている。このシリコン化合物層１２ｉは、上記ソー
ス／ドレイン拡散層１２ｇとの界面が、略平坦に、か
つ、上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜
１２ｃの界面と略同一の高さとなるようにして設けられ
ている。
【００２９】そして、全面を覆うようにして層間絶縁膜
１５が設けられ、この層間絶縁膜１５上に、ゲート電極
コンタクト１２ｊを介して上記シリコン化合物層１２ｈ
につながる配線１２ｋが、また、拡散層コンタクト１２
ｍを介して上記シリコン化合物層１２ｉにつながる配線
１２ｎが、それぞれ形成されて、上記ＰチャネルＭＯＳ
ＦＥＴ１２が構成されている。
１５が設けられ、この層間絶縁膜１５上に、ゲート電極
コンタクト１２ｊを介して上記シリコン化合物層１２ｈ
につながる配線１２ｋが、また、拡散層コンタクト１２
ｍを介して上記シリコン化合物層１２ｉにつながる配線
１２ｎが、それぞれ形成されて、上記ＰチャネルＭＯＳ
ＦＥＴ１２が構成されている。
【００３０】一方、上記素子分離領域１４によって囲ま
れた、上記ＮチャネルＭＯＳＦＥＴ１３に対応する素子
領域（ＮチャネルＭＯＳ領域）１３ａ内には、第一導電
型の半導体層としての、Ｐ型ウェル領域１３ｂが形成さ
れている。
れた、上記ＮチャネルＭＯＳＦＥＴ１３に対応する素子
領域（ＮチャネルＭＯＳ領域）１３ａ内には、第一導電
型の半導体層としての、Ｐ型ウェル領域１３ｂが形成さ
れている。
【００３１】このＰ型ウェル領域１３ｂの表面上には、
ゲート絶縁膜１３ｃを介して、０．０２〜０．２５μｍ
のゲート長を有する、ポリシリコンまたはアモルファス
シリコンからなるゲート電極１３ｄが設けられている。
また、上記ゲート電極１３ｄの側壁部分には、上記ゲー
ト絶縁膜１３ｃ上を含んで、サイドウォールとなる側壁
絶縁膜１３ｅが設けられている。
ゲート絶縁膜１３ｃを介して、０．０２〜０．２５μｍ
のゲート長を有する、ポリシリコンまたはアモルファス
シリコンからなるゲート電極１３ｄが設けられている。
また、上記ゲート電極１３ｄの側壁部分には、上記ゲー
ト絶縁膜１３ｃ上を含んで、サイドウォールとなる側壁
絶縁膜１３ｅが設けられている。
【００３２】そして、上記ゲート電極１３ｄの形成位置
を除く、上記Ｐ型ウェル領域１３ｂの表面部には、Ｎ-
型のソース／ドレイン拡散層１３ｆが設けられている。
さらに、上記側壁絶縁膜１３ｅの形成位置を除く、上記
Ｐ型ウェル領域１３ｂの表面部には、Ｎ型のソース／ド
レイン拡散層（第二導電型の拡散層）１３ｇが設けられ
ている。
を除く、上記Ｐ型ウェル領域１３ｂの表面部には、Ｎ-
型のソース／ドレイン拡散層１３ｆが設けられている。
さらに、上記側壁絶縁膜１３ｅの形成位置を除く、上記
Ｐ型ウェル領域１３ｂの表面部には、Ｎ型のソース／ド
レイン拡散層（第二導電型の拡散層）１３ｇが設けられ
ている。
【００３３】また、上記ゲート電極１３ｄ上には、たと
えば、選択シリコン成長層（シリコン系積み上げ層）と
コバルト膜（金属膜）との合金をシリサイド化してなる
シリコン化合物層１３ｈが、自己整合的に設けられてい
る。
えば、選択シリコン成長層（シリコン系積み上げ層）と
コバルト膜（金属膜）との合金をシリサイド化してなる
シリコン化合物層１３ｈが、自己整合的に設けられてい
る。
【００３４】さらに、上記ソース／ドレイン拡散層１３
ｇ上には、たとえば、選択シリコン成長層とコバルト膜
との合金をシリサイド化してなる、積み上げ構造のシリ
コン化合物層（良導体層）１３ｉが、自己整合的に設け
られている。このシリコン化合物層１３ｉは、上記ソー
ス／ドレイン拡散層１３ｇとの界面が、略平坦に、か
つ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜
１３ｃの界面と略同一の高さとなるようにして設けられ
ている。
ｇ上には、たとえば、選択シリコン成長層とコバルト膜
との合金をシリサイド化してなる、積み上げ構造のシリ
コン化合物層（良導体層）１３ｉが、自己整合的に設け
られている。このシリコン化合物層１３ｉは、上記ソー
ス／ドレイン拡散層１３ｇとの界面が、略平坦に、か
つ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜
１３ｃの界面と略同一の高さとなるようにして設けられ
ている。
【００３５】そして、上記層間絶縁膜１５上に、ゲート
電極コンタクト１３ｊを介して上記シリコン化合物層１
３ｈにつながる配線１３ｋが、また、拡散層コンタクト
１３ｍを介して上記シリコン化合物層１３ｉにつながる
配線１３ｎが、それぞれ形成されて、上記ＮチャネルＭ
ＯＳＦＥＴ１３が構成されている。
電極コンタクト１３ｊを介して上記シリコン化合物層１
３ｈにつながる配線１３ｋが、また、拡散層コンタクト
１３ｍを介して上記シリコン化合物層１３ｉにつながる
配線１３ｎが、それぞれ形成されて、上記ＮチャネルＭ
ＯＳＦＥＴ１３が構成されている。
【００３６】このような構成によれば、シリコン化合物
層１２ｉ，１３ｉを形成するための、選択シリコン成長
層を形成する際に、たとえ、側壁絶縁膜１２ｅ，１３ｅ
との間に、選択シリコン成長層のファセット面が形成さ
れたとしても、上記シリコン化合物層１２ｉ，１３ｉの
一部が、ソース／ドレイン拡散層１２ｇ，１３ｇ内に食
い込むのを抑制できるようになる。
層１２ｉ，１３ｉを形成するための、選択シリコン成長
層を形成する際に、たとえ、側壁絶縁膜１２ｅ，１３ｅ
との間に、選択シリコン成長層のファセット面が形成さ
れたとしても、上記シリコン化合物層１２ｉ，１３ｉの
一部が、ソース／ドレイン拡散層１２ｇ，１３ｇ内に食
い込むのを抑制できるようになる。
【００３７】この結果、上記シリコン化合物層１２ｉ，
１３ｉの直下における、上記ソース／ドレイン拡散層１
２ｇ，１３ｇの深さを十分に稼ぐことが可能となるた
め、ゲート長の微細化にともなって、上記ソース／ドレ
イン拡散層１２ｇ，１３ｇの深さを浅くするように構成
してなるＭＯＳＦＥＴ１２，１３であっても、拡散種で
あるコバルト原子の拡散にともなう、接合リーク電流の
増大を容易に制御できるようになるものである。
１３ｉの直下における、上記ソース／ドレイン拡散層１
２ｇ，１３ｇの深さを十分に稼ぐことが可能となるた
め、ゲート長の微細化にともなって、上記ソース／ドレ
イン拡散層１２ｇ，１３ｇの深さを浅くするように構成
してなるＭＯＳＦＥＴ１２，１３であっても、拡散種で
あるコバルト原子の拡散にともなう、接合リーク電流の
増大を容易に制御できるようになるものである。
【００３８】次に、図２ないし図１４を参照して、上記
した構成のＣＭＯＳ回路の製造方法について説明する。
たとえば、ＣＺ法により形成された、抵抗率が１〜５Ω
・ｃｍのＰ型シリコン基板１１上に、熱酸化法により、
２０〜２００オングストローム程度の厚さの熱酸化（Ｓ
ｉＯ2 ）膜２１を形成した後、さらに、ＬＰＣＶＤ（Lo
w Pressure Chemical Vapour Deposition ）法によっ
て、１０００オングストローム程度の厚さのシリコン窒
化（ＳｉＮ）膜２２を形成する。
した構成のＣＭＯＳ回路の製造方法について説明する。
たとえば、ＣＺ法により形成された、抵抗率が１〜５Ω
・ｃｍのＰ型シリコン基板１１上に、熱酸化法により、
２０〜２００オングストローム程度の厚さの熱酸化（Ｓ
ｉＯ2 ）膜２１を形成した後、さらに、ＬＰＣＶＤ（Lo
w Pressure Chemical Vapour Deposition ）法によっ
て、１０００オングストローム程度の厚さのシリコン窒
化（ＳｉＮ）膜２２を形成する。
【００３９】また、上記ＳｉＮ膜２２上に、フォトリソ
グラフィー法により、上記ＰチャネルＭＯＳ領域１２ａ
および上記ＮチャネルＭＯＳ領域１３ａにそれぞれ対応
してレジスト膜２３が設けられた、所望のレジストパタ
ーンを形成する（以上、図２参照）。
グラフィー法により、上記ＰチャネルＭＯＳ領域１２ａ
および上記ＮチャネルＭＯＳ領域１３ａにそれぞれ対応
してレジスト膜２３が設けられた、所望のレジストパタ
ーンを形成する（以上、図２参照）。
【００４０】次いで、上記レジストパターンをマスクと
し、反応性イオンエッチング（ＲＩＥ）法により、上記
ＳｉＮ膜２２および上記ＳｉＯ2 膜２１をエッチングし
て、上記素子分離領域１４の形成位置に対応する、上記
Ｐ型シリコン基板１１の表面を露出させる。
し、反応性イオンエッチング（ＲＩＥ）法により、上記
ＳｉＮ膜２２および上記ＳｉＯ2 膜２１をエッチングし
て、上記素子分離領域１４の形成位置に対応する、上記
Ｐ型シリコン基板１１の表面を露出させる。
【００４１】また、上記レジストパターンを除去した
後、上記ＳｉＮ膜２２をマスクとし、ＲＩＥ法により、
上記素子分離領域１４の形成位置に、約３０００オング
ストロームの深さのトレンチ溝１４ａを形成する（以
上、図３参照）。上記トレンチ溝１４ａの深さとして
は、たとえば、デザインルールの１倍から２倍程度の深
さに設定するのが望ましい。
後、上記ＳｉＮ膜２２をマスクとし、ＲＩＥ法により、
上記素子分離領域１４の形成位置に、約３０００オング
ストロームの深さのトレンチ溝１４ａを形成する（以
上、図３参照）。上記トレンチ溝１４ａの深さとして
は、たとえば、デザインルールの１倍から２倍程度の深
さに設定するのが望ましい。
【００４２】次いで、１０００℃程度の酸素雰囲気中に
て酸化させ、上記シリコン溝１４ａの内壁部に、それぞ
れ、約５０〜１５０オングストローム厚のラウンド酸化
膜１４ｂを形成する（図４参照）。なお、ここでの熱酸
化法によるラウンド酸化膜１４ｂの形成は、必ずしも必
要としない。
て酸化させ、上記シリコン溝１４ａの内壁部に、それぞ
れ、約５０〜１５０オングストローム厚のラウンド酸化
膜１４ｂを形成する（図４参照）。なお、ここでの熱酸
化法によるラウンド酸化膜１４ｂの形成は、必ずしも必
要としない。
【００４３】次いで、上記トレンチ溝１４ａ内を完全に
埋め込むために、たとえば、ＬＰＣＶＤ法またはＨＤＰ
（High Density Plasma ）法により、全面に厚くシリコ
ン酸化膜１４ｃ´を形成する。そして、上記ＳｉＮ膜２
２をストッパに、上記シリコン酸化膜１４ｃ´の表面を
化学的機械研磨（ＣＭＰ）法により研磨して、その表面
を平坦化する（図５参照）。
埋め込むために、たとえば、ＬＰＣＶＤ法またはＨＤＰ
（High Density Plasma ）法により、全面に厚くシリコ
ン酸化膜１４ｃ´を形成する。そして、上記ＳｉＮ膜２
２をストッパに、上記シリコン酸化膜１４ｃ´の表面を
化学的機械研磨（ＣＭＰ）法により研磨して、その表面
を平坦化する（図５参照）。
【００４４】次いで、上記ＰチャネルＭＯＳ領域１２ａ
上および上記ＮチャネルＭＯＳ領域１３ａ上をそれぞれ
覆う、上記ＳｉＮ膜２２を、たとえば、ホット燐酸を用
いて除去する。
上および上記ＮチャネルＭＯＳ領域１３ａ上をそれぞれ
覆う、上記ＳｉＮ膜２２を、たとえば、ホット燐酸を用
いて除去する。
【００４５】また、上記ＰチャネルＭＯＳ領域１２ａ上
および上記ＮチャネルＭＯＳ領域１３ａ上にそれぞれ残
る、上記ＳｉＯ2 膜２１を、たとえば、ＮＨ4 Ｆ溶液を
用いて除去し、上記ＰチャネルＭＯＳ領域１２ａおよび
上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型
シリコン基板１１の表面を露出させる。
および上記ＮチャネルＭＯＳ領域１３ａ上にそれぞれ残
る、上記ＳｉＯ2 膜２１を、たとえば、ＮＨ4 Ｆ溶液を
用いて除去し、上記ＰチャネルＭＯＳ領域１２ａおよび
上記ＮチャネルＭＯＳ領域１３ａに対応する、上記Ｐ型
シリコン基板１１の表面を露出させる。
【００４６】さらに、上記ＳｉＯ2 膜２１を除去すると
同時に、上記シリコン酸化膜１４ｃ´および上記ラウン
ド酸化膜１４ｂの一部を除去して、上記トレンチ溝１４
ａ内に、上記ラウンド酸化膜１４ｂを介して、上記シリ
コン酸化膜１４ｃ´からなる埋め込み酸化膜１４ｃが埋
め込まれてなる、ＳＴＩ構造の素子分離領域１４を形成
する。
同時に、上記シリコン酸化膜１４ｃ´および上記ラウン
ド酸化膜１４ｂの一部を除去して、上記トレンチ溝１４
ａ内に、上記ラウンド酸化膜１４ｂを介して、上記シリ
コン酸化膜１４ｃ´からなる埋め込み酸化膜１４ｃが埋
め込まれてなる、ＳＴＩ構造の素子分離領域１４を形成
する。
【００４７】そして、少なくとも上記Ｐ型シリコン基板
１１の表面に、熱酸化法により、１００オングストロー
ム程度の厚さのダミー酸化膜２４を形成した後、上記Ｐ
チャネルＭＯＳ領域１２ａに対応させてＮ型ウェル領域
１２ｂを、また、上記ＮチャネルＭＯＳ領域１３ａに対
応させてＰ型ウェル領域１３ｂを、それぞれイオン注入
法により形成する（以上、図６参照）。
１１の表面に、熱酸化法により、１００オングストロー
ム程度の厚さのダミー酸化膜２４を形成した後、上記Ｐ
チャネルＭＯＳ領域１２ａに対応させてＮ型ウェル領域
１２ｂを、また、上記ＮチャネルＭＯＳ領域１３ａに対
応させてＰ型ウェル領域１３ｂを、それぞれイオン注入
法により形成する（以上、図６参照）。
【００４８】上記Ｎ型ウェル領域１２ｂとしては、たと
えば、リンからなるＮ型不純物を、加速電圧を３００〜
５００ＫｅＶ程度、ドーズ量を５×１０12〜２×１０13
ｃｍ-2程度とする条件により、イオン注入することで形
成される。
えば、リンからなるＮ型不純物を、加速電圧を３００〜
５００ＫｅＶ程度、ドーズ量を５×１０12〜２×１０13
ｃｍ-2程度とする条件により、イオン注入することで形
成される。
【００４９】上記Ｐ型ウェル領域１３ｂとしては、たと
えば、ホウ素やヒ素などのＰ型不純物を、加速電圧を２
５０〜３５０ＫｅＶ程度、ドーズ量を５×１０12〜２×
１０13ｃｍ-2程度とする条件により、イオン注入するこ
とで形成される。
えば、ホウ素やヒ素などのＰ型不純物を、加速電圧を２
５０〜３５０ＫｅＶ程度、ドーズ量を５×１０12〜２×
１０13ｃｍ-2程度とする条件により、イオン注入するこ
とで形成される。
【００５０】次いで、上記ダミー酸化膜２４を希ＨＦ溶
液により除去した後、全面に、ゲート絶縁膜１２ｃ，１
３ｃとなるシリコン酸化膜２５を、１０〜４０オングス
トローム程度の厚さで形成する。
液により除去した後、全面に、ゲート絶縁膜１２ｃ，１
３ｃとなるシリコン酸化膜２５を、１０〜４０オングス
トローム程度の厚さで形成する。
【００５１】このシリコン酸化膜２５は、たとえば、縦
型の拡散炉を用いて、７５０℃程度の温度により、酸素
雰囲気中でアニールすることによって、または、高速昇
高温炉（ＲＴＯ装置）を用いて、１０００℃程度の温度
により、酸素雰囲気中でアニールすることによって、形
成できる。また、シリコン酸化膜２５に限らず、上記ゲ
ート絶縁膜１２ｃ，１３ｃとしては、窒化膜や高誘電体
膜などを用いることも可能である。
型の拡散炉を用いて、７５０℃程度の温度により、酸素
雰囲気中でアニールすることによって、または、高速昇
高温炉（ＲＴＯ装置）を用いて、１０００℃程度の温度
により、酸素雰囲気中でアニールすることによって、形
成できる。また、シリコン酸化膜２５に限らず、上記ゲ
ート絶縁膜１２ｃ，１３ｃとしては、窒化膜や高誘電体
膜などを用いることも可能である。
【００５２】この後、上記シリコン酸化膜２５上に、上
記ゲート電極１２ｄ，１３ｄとなるシリコン膜（ポリシ
リコン膜またはアモルファスシリコン膜）２６を、たと
えば、ＬＰＣＶＤ法によって、約５００〜３０００オン
グストロームの厚さで形成する。
記ゲート電極１２ｄ，１３ｄとなるシリコン膜（ポリシ
リコン膜またはアモルファスシリコン膜）２６を、たと
えば、ＬＰＣＶＤ法によって、約５００〜３０００オン
グストロームの厚さで形成する。
【００５３】さらに、上記ゲート電極１２ｄ，１３ｄを
形成するためのレジスト膜２７を、フォトリソグラフィ
ー法や電子ビーム露光法により描画して、所望のレジス
トパターンを形成する（以上、図７参照）。
形成するためのレジスト膜２７を、フォトリソグラフィ
ー法や電子ビーム露光法により描画して、所望のレジス
トパターンを形成する（以上、図７参照）。
【００５４】次いで、上記レジストパターンをマスク
に、ハロゲン化物をエッチングガスとするＲＩＥを行っ
て、上記シリコン膜２６をエッチングし、ゲート長が
０．０２〜０．２５μｍ程度のゲート電極パターン２６
´をそれぞれ形成する（図８参照）。
に、ハロゲン化物をエッチングガスとするＲＩＥを行っ
て、上記シリコン膜２６をエッチングし、ゲート長が
０．０２〜０．２５μｍ程度のゲート電極パターン２６
´をそれぞれ形成する（図８参照）。
【００５５】なお、必要に応じて、上記シリコン酸化膜
２５の耐圧を改善するために、たとえば、上記Ｐ型シリ
コン基板１１の表面、および、上記ゲート電極パターン
２６´の表面を、約１０〜５０オングストロームの厚さ
で酸化させるようにしても良い。
２５の耐圧を改善するために、たとえば、上記Ｐ型シリ
コン基板１１の表面、および、上記ゲート電極パターン
２６´の表面を、約１０〜５０オングストロームの厚さ
で酸化させるようにしても良い。
【００５６】この後、上記ＰチャネルＭＯＳ領域１２ａ
に対応する、上記Ｐ型シリコン基板１１の表面部にホウ
素などのＰ型不純物をイオン注入法により導入し、その
不純物を活性化させて、Ｐ- 型のソース／ドレイン拡散
層１２ｆを形成する。この場合のイオン注入の条件とし
ては、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程
度、ドーズ量を１×１０14〜１×１０15ｃｍ-2程度とす
ることで、形成できる。
に対応する、上記Ｐ型シリコン基板１１の表面部にホウ
素などのＰ型不純物をイオン注入法により導入し、その
不純物を活性化させて、Ｐ- 型のソース／ドレイン拡散
層１２ｆを形成する。この場合のイオン注入の条件とし
ては、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程
度、ドーズ量を１×１０14〜１×１０15ｃｍ-2程度とす
ることで、形成できる。
【００５７】また、上記ＮチャネルＭＯＳ領域１３ａに
対応する、上記Ｐ型シリコン基板１１の表面部にヒ素な
どのＮ型不純物をイオン注入法により導入し、その不純
物を活性化させて、Ｎ- 型のソース／ドレイン拡散層１
３ｆを形成する。この場合のイオン注入の条件として
は、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程
度、ドーズ量を１×１０14〜１×１０15ｃｍ-2程度とす
ることで、形成できる。
対応する、上記Ｐ型シリコン基板１１の表面部にヒ素な
どのＮ型不純物をイオン注入法により導入し、その不純
物を活性化させて、Ｎ- 型のソース／ドレイン拡散層１
３ｆを形成する。この場合のイオン注入の条件として
は、たとえば、典型的な加速電圧を１〜１５ＫｅＶ程
度、ドーズ量を１×１０14〜１×１０15ｃｍ-2程度とす
ることで、形成できる。
【００５８】さらに、ＬＰＣＶＤ法またはプラズマＣＶ
Ｄ法によって全面にシリコン酸化膜あるいはシリコン窒
化膜を堆積させた後、それをＲＩＥ法によりエッチング
することで、上記ゲート電極パターン２６´の側壁部分
にのみ、それぞれ、側壁絶縁膜１２ｅ，１３ｅを形成す
る（以上、図９参照）。
Ｄ法によって全面にシリコン酸化膜あるいはシリコン窒
化膜を堆積させた後、それをＲＩＥ法によりエッチング
することで、上記ゲート電極パターン２６´の側壁部分
にのみ、それぞれ、側壁絶縁膜１２ｅ，１３ｅを形成す
る（以上、図９参照）。
【００５９】次いで、上記ＰチャネルＭＯＳ領域１２ａ
に対応する、上記Ｐ型シリコン基板１１の表面部および
上記ゲート電極パターン２６´に、ホウ素などのＰ型不
純物をイオン注入法により導入する。この場合のイオン
注入の条件としては、たとえば、典型的な加速電圧を３
〜１０ＫｅＶ程度、ドーズ量を１×１０15〜７×１０15
ｃｍ-2程度とするのが望ましい。
に対応する、上記Ｐ型シリコン基板１１の表面部および
上記ゲート電極パターン２６´に、ホウ素などのＰ型不
純物をイオン注入法により導入する。この場合のイオン
注入の条件としては、たとえば、典型的な加速電圧を３
〜１０ＫｅＶ程度、ドーズ量を１×１０15〜７×１０15
ｃｍ-2程度とするのが望ましい。
【００６０】また、上記ＮチャネルＭＯＳ領域１３ａに
対応する、上記Ｐ型シリコン基板１１の表面部および上
記ゲート電極パターン２６´に、ヒ素などのＮ型不純物
をイオン注入法により導入する。この場合のイオン注入
の条件としては、たとえば、典型的な加速電圧を１０〜
５０ＫｅＶ程度、ドーズ量を１×１０15〜７×１０15ｃ
ｍ-2程度とするのが望ましい。
対応する、上記Ｐ型シリコン基板１１の表面部および上
記ゲート電極パターン２６´に、ヒ素などのＮ型不純物
をイオン注入法により導入する。この場合のイオン注入
の条件としては、たとえば、典型的な加速電圧を１０〜
５０ＫｅＶ程度、ドーズ量を１×１０15〜７×１０15ｃ
ｍ-2程度とするのが望ましい。
【００６１】そして、不純物の活性化のために、たとえ
ば、高速昇高温法（ＲＴＡ法）により、約１０００℃の
温度で、１０秒程度の時間、熱処理を行って、ソース／
ドレイン拡散層１２ｇ，１３ｇを形成すると同時に、空
乏化が抑制されたゲート電極１２ｄ，１３ｄを形成する
（以上、図１０参照）。
ば、高速昇高温法（ＲＴＡ法）により、約１０００℃の
温度で、１０秒程度の時間、熱処理を行って、ソース／
ドレイン拡散層１２ｇ，１３ｇを形成すると同時に、空
乏化が抑制されたゲート電極１２ｄ，１３ｄを形成する
（以上、図１０参照）。
【００６２】次いで、上記シリコン酸化膜２５を選択的
に除去し、上記側壁絶縁膜１２ｅ，１３ｅの形成位置を
含む、上記ゲート電極１２ｄ，１３ｄの直下にのみ、上
記シリコン酸化膜２５を残存させることによって、ゲー
ト絶縁膜１２ｃ，１３ｃを形成する。
に除去し、上記側壁絶縁膜１２ｅ，１３ｅの形成位置を
含む、上記ゲート電極１２ｄ，１３ｄの直下にのみ、上
記シリコン酸化膜２５を残存させることによって、ゲー
ト絶縁膜１２ｃ，１３ｃを形成する。
【００６３】この後、ＳｉＨ2 Ｃｌ2 とＨ2 とＨＣｌと
を反応ガスとして用いて、選択エピタキシャル成長法に
より、たとえば、３００オングストローム程度の膜厚の
選択シリコン成長層（シリコン系積み上げ層）２８を、
上記ゲート電極１２ｄ，１３ｄ上および上記ソース／ド
レイン拡散層１２ｇ，１３ｇ上に、それぞれ形成する
（以上、図１１参照）。
を反応ガスとして用いて、選択エピタキシャル成長法に
より、たとえば、３００オングストローム程度の膜厚の
選択シリコン成長層（シリコン系積み上げ層）２８を、
上記ゲート電極１２ｄ，１３ｄ上および上記ソース／ド
レイン拡散層１２ｇ，１３ｇ上に、それぞれ形成する
（以上、図１１参照）。
【００６４】上記選択シリコン成長層２８は、たとえ
ば、選択エピタキシャル成長を始める前の、水素による
ベーク時間を変えることにより、シリコン界面における
酸素濃度を制御することが可能である。
ば、選択エピタキシャル成長を始める前の、水素による
ベーク時間を変えることにより、シリコン界面における
酸素濃度を制御することが可能である。
【００６５】すなわち、シリコン界面における酸素濃度
を制御することによって、上記選択シリコン成長層２８
とシリコン界面との間に、不純物の拡散を抑制するため
の、高酸素濃度層２８ａを疑似的に形成するようになっ
ている。
を制御することによって、上記選択シリコン成長層２８
とシリコン界面との間に、不純物の拡散を抑制するため
の、高酸素濃度層２８ａを疑似的に形成するようになっ
ている。
【００６６】ここで、上記選択シリコン成長層２８の酸
素濃度プロファイルについて説明する。図１２は、上記
した選択シリコン成長層２８の、ある断面（たとえば、
図１１の矢印Ａ）に対する酸素濃度プロファイルを、Ｓ
ＩＭＳ（Secondary Ion Mass Spectroscopy ）によって
分析した際の結果を示すものである。
素濃度プロファイルについて説明する。図１２は、上記
した選択シリコン成長層２８の、ある断面（たとえば、
図１１の矢印Ａ）に対する酸素濃度プロファイルを、Ｓ
ＩＭＳ（Secondary Ion Mass Spectroscopy ）によって
分析した際の結果を示すものである。
【００６７】たとえば、選択エピタキシャル成長が容易
に可能な範囲として、シリコン界面での酸素濃度の面密
度を１×１０13〜２×１０15ｃｍ-2とした場合の、上記
選択シリコン成長層２８のシリコン界面（高酸素濃度層
２８ａ）における酸素濃度は約４×１０14ｃｍ-2であっ
た。
に可能な範囲として、シリコン界面での酸素濃度の面密
度を１×１０13〜２×１０15ｃｍ-2とした場合の、上記
選択シリコン成長層２８のシリコン界面（高酸素濃度層
２８ａ）における酸素濃度は約４×１０14ｃｍ-2であっ
た。
【００６８】シリコン界面での酸素濃度は、たとえば下
記の表１に示すように、水素によるベーク時間を変える
ことによって、上記選択シリコン成長層２８中における
酸素濃度を、任意に変化させることが可能である。
記の表１に示すように、水素によるベーク時間を変える
ことによって、上記選択シリコン成長層２８中における
酸素濃度を、任意に変化させることが可能である。
【００６９】
【表１】
【００７０】このように、上記選択シリコン成長層２８
を形成する際に、シリコン界面との間に高酸素濃度層２
８ａを形成するようにした場合、その高酸素濃度層２８
ａによって、不純物の拡散を抑制できるようになる。
を形成する際に、シリコン界面との間に高酸素濃度層２
８ａを形成するようにした場合、その高酸素濃度層２８
ａによって、不純物の拡散を抑制できるようになる。
【００７１】すなわち、選択シリコン成長層２８のシリ
コン界面における酸素濃度が高くなるように制御するこ
とで、その高酸素濃度層２８ａをシリサイデーションス
トップ層として機能させることが可能となる結果、シリ
コン界面でのシリサイデーション反応を著しく低下させ
ることが可能となる。
コン界面における酸素濃度が高くなるように制御するこ
とで、その高酸素濃度層２８ａをシリサイデーションス
トップ層として機能させることが可能となる結果、シリ
コン界面でのシリサイデーション反応を著しく低下させ
ることが可能となる。
【００７２】これにより、後の選択シリコン成長層２８
とコバルト膜との合金をシリサイド化してなるシリコン
化合物層１２ｉの形成（シリサイデーションプロセス）
において、上記Ｐ型ソース／ドレイン拡散層１２ｇとの
界面を、略平坦に、かつ、上記Ｎ型ウェル領域１２ｂお
よび上記ゲート絶縁膜１２ｃの界面と略同一の高さによ
り形成することが可能となる。
とコバルト膜との合金をシリサイド化してなるシリコン
化合物層１２ｉの形成（シリサイデーションプロセス）
において、上記Ｐ型ソース／ドレイン拡散層１２ｇとの
界面を、略平坦に、かつ、上記Ｎ型ウェル領域１２ｂお
よび上記ゲート絶縁膜１２ｃの界面と略同一の高さによ
り形成することが可能となる。
【００７３】同様に、後のシリコン化合物層１３ｉの形
成において、上記Ｎ型ソース／ドレイン拡散層１３ｇと
の界面を、略平坦に、かつ、上記Ｐ型ウェル領域１３ｂ
および上記ゲート絶縁膜１３ｃの界面と略同一の高さに
より形成することが可能となる。
成において、上記Ｎ型ソース／ドレイン拡散層１３ｇと
の界面を、略平坦に、かつ、上記Ｐ型ウェル領域１３ｂ
および上記ゲート絶縁膜１３ｃの界面と略同一の高さに
より形成することが可能となる。
【００７４】次いで、希ＨＦ溶液を用いた前処理（界面
処理）を行って、上記選択シリコン成長層２８の表面の
自然酸化膜を除去した後、スパッタ法により、全面に１
５０オングストローム程度の厚さのコバルト膜（金属
膜）２９を形成する（図１３参照）。
処理）を行って、上記選択シリコン成長層２８の表面の
自然酸化膜を除去した後、スパッタ法により、全面に１
５０オングストローム程度の厚さのコバルト膜（金属
膜）２９を形成する（図１３参照）。
【００７５】そして、シリサイデーションプロセスとし
て、たとえば、５００℃程度の温度により、窒素雰囲気
中で、６０秒程度、熱処理を行って、上記選択シリコン
成長層２８と上記コバルト膜２９との反応を促進させ
る。
て、たとえば、５００℃程度の温度により、窒素雰囲気
中で、６０秒程度、熱処理を行って、上記選択シリコン
成長層２８と上記コバルト膜２９との反応を促進させ
る。
【００７６】その際、シリサイデーション反応は、それ
ぞれ、シリコン界面の高酸素濃度層２８ａにより抑制さ
れて、シリコン界面で停止される。この結果、上記ゲー
ト電極１２ｄ，１３ｄ上においては、シリコン界面であ
る、上記ゲート電極１２ｄ，１３ｄとの界面が略平坦
な、シリコン化合物層１２ｈ，１３ｈがそれぞれ自己整
合的に形成される。
ぞれ、シリコン界面の高酸素濃度層２８ａにより抑制さ
れて、シリコン界面で停止される。この結果、上記ゲー
ト電極１２ｄ，１３ｄ上においては、シリコン界面であ
る、上記ゲート電極１２ｄ，１３ｄとの界面が略平坦
な、シリコン化合物層１２ｈ，１３ｈがそれぞれ自己整
合的に形成される。
【００７７】また、上記Ｐ型ソース／ドレイン拡散層１
２ｇ上においては、シリコン界面である、上記Ｐ型ソー
ス／ドレイン拡散層１２ｇとの界面が略平坦で、かつ、
上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２
ｃの界面と略同一の高さを有して、積み上げ構造のシリ
コン化合物層１２ｉが自己整合的に形成される。
２ｇ上においては、シリコン界面である、上記Ｐ型ソー
ス／ドレイン拡散層１２ｇとの界面が略平坦で、かつ、
上記Ｎ型ウェル領域１２ｂおよび上記ゲート絶縁膜１２
ｃの界面と略同一の高さを有して、積み上げ構造のシリ
コン化合物層１２ｉが自己整合的に形成される。
【００７８】同様に、上記Ｎ型ソース／ドレイン拡散層
１３ｇ上においては、シリコン界面である、上記Ｎ型ソ
ース／ドレイン拡散層１３ｇとの界面が略平坦で、か
つ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜
１３ｃの界面と略同一の高さを有して、積み上げ構造の
シリコン化合物層１３ｉが自己整合的に形成される。
１３ｇ上においては、シリコン界面である、上記Ｎ型ソ
ース／ドレイン拡散層１３ｇとの界面が略平坦で、か
つ、上記Ｐ型ウェル領域１３ｂおよび上記ゲート絶縁膜
１３ｃの界面と略同一の高さを有して、積み上げ構造の
シリコン化合物層１３ｉが自己整合的に形成される。
【００７９】次いで、過酸化水素水と硫酸との混合溶液
により、未反応のコバルト膜２９を剥離した後、たとえ
ば、６００℃の温度により、６０秒程度のアニールを行
って、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，
１３ｉをそれぞれ低抵抗化する（図１４参照）。
により、未反応のコバルト膜２９を剥離した後、たとえ
ば、６００℃の温度により、６０秒程度のアニールを行
って、上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，
１３ｉをそれぞれ低抵抗化する（図１４参照）。
【００８０】このようにして、上記シリコン化合物層１
２ｈ，１２ｉ，１３ｈ，１３ｉを形成した後において
は、周知の方法によって配線層の形成を行って、ＣＭＯ
ＳＦＥＴ構造を実現する。
２ｈ，１２ｉ，１３ｈ，１３ｉを形成した後において
は、周知の方法によって配線層の形成を行って、ＣＭＯ
ＳＦＥＴ構造を実現する。
【００８１】すなわち、全面に層間絶縁膜１５を堆積さ
せて、その表面をＣＭＰ法により平坦化する。そして、
上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉ
にそれぞれ達する深さのコンタクト孔を開孔する。
せて、その表面をＣＭＰ法により平坦化する。そして、
上記シリコン化合物層１２ｈ，１２ｉ，１３ｈ，１３ｉ
にそれぞれ達する深さのコンタクト孔を開孔する。
【００８２】また、各コンタクト孔内にタングステンな
どの導電性材料を埋め込んで、上記シリコン化合物層１
２ｈ，１３ｈにつながるゲート電極コンタクト１２ｊ，
１３ｊ、および、上記シリコン化合物層１２ｉ，１３ｉ
につながる拡散層コンタクト１２ｍ，１３ｍを、それぞ
れ形成する。
どの導電性材料を埋め込んで、上記シリコン化合物層１
２ｈ，１３ｈにつながるゲート電極コンタクト１２ｊ，
１３ｊ、および、上記シリコン化合物層１２ｉ，１３ｉ
につながる拡散層コンタクト１２ｍ，１３ｍを、それぞ
れ形成する。
【００８３】最後に、上記ゲート電極コンタクト１２ｊ
および上記拡散層コンタクト１２ｍにつながる配線１２
ｋ，１２ｎ、並びに、上記ゲート電極コンタクト１３ｊ
および上記拡散層コンタクト１３ｍにつながる配線１３
ｋ，１３ｎのパターニングをそれぞれ行うことにより、
図１に示した、ＰチャネルＭＯＳＦＥＴ１２とＮチャネ
ルＭＯＳＦＥＴ１３とを混載してなるＣＭＯＳ回路が完
成する。
および上記拡散層コンタクト１２ｍにつながる配線１２
ｋ，１２ｎ、並びに、上記ゲート電極コンタクト１３ｊ
および上記拡散層コンタクト１３ｍにつながる配線１３
ｋ，１３ｎのパターニングをそれぞれ行うことにより、
図１に示した、ＰチャネルＭＯＳＦＥＴ１２とＮチャネ
ルＭＯＳＦＥＴ１３とを混載してなるＣＭＯＳ回路が完
成する。
【００８４】上記のようにして得られたＣＭＯＳ回路に
おいては、シリコン化合物層の一部がソース／ドレイン
拡散層内に食い込むのを抑制できるようにしている。す
なわち、ソース／ドレイン拡散層の表面上に選択シリコ
ン成長層を形成する際に、酸素濃度を制御することによ
って、その拡散層との界面に高酸素濃度層を形成するよ
うにしている。これにより、拡散層との界面において、
シリサイデーション反応を停止させることが可能となる
ため、シリサイデーション反応が終了した段階での、シ
リコン化合物層の界面における平坦性を向上できるよう
になる。したがって、不均一なシリコン化合物層が形成
されるのを防止できるため、拡散層間の寄生抵抗を低減
する目的で設けられるシリコン化合物層を、より浅い拡
散層上へ形成することが可能となるものである。
おいては、シリコン化合物層の一部がソース／ドレイン
拡散層内に食い込むのを抑制できるようにしている。す
なわち、ソース／ドレイン拡散層の表面上に選択シリコ
ン成長層を形成する際に、酸素濃度を制御することによ
って、その拡散層との界面に高酸素濃度層を形成するよ
うにしている。これにより、拡散層との界面において、
シリサイデーション反応を停止させることが可能となる
ため、シリサイデーション反応が終了した段階での、シ
リコン化合物層の界面における平坦性を向上できるよう
になる。したがって、不均一なシリコン化合物層が形成
されるのを防止できるため、拡散層間の寄生抵抗を低減
する目的で設けられるシリコン化合物層を、より浅い拡
散層上へ形成することが可能となるものである。
【００８５】しかも、側壁絶縁膜との間に、選択シリコ
ン成長層のファセット面が形成されるような場合におい
ても、シリコン化合物層の拡散層内への食い込みを抑制
できるようになる結果、コバルト原子の拡散にともな
う、接合リーク電流の増大をも制御できるようになるも
のである。
ン成長層のファセット面が形成されるような場合におい
ても、シリコン化合物層の拡散層内への食い込みを抑制
できるようになる結果、コバルト原子の拡散にともな
う、接合リーク電流の増大をも制御できるようになるも
のである。
【００８６】なお、上記した本発明の実施の第一の形態
においては、シリコン化合物層として、コバルトを用い
たＣｏシリサイド膜を形成するようにした場合を例に説
明したが、これに限らず、たとえばチタンを用いたＴｉ
シリサイド膜を形成することも可能である。
においては、シリコン化合物層として、コバルトを用い
たＣｏシリサイド膜を形成するようにした場合を例に説
明したが、これに限らず、たとえばチタンを用いたＴｉ
シリサイド膜を形成することも可能である。
【００８７】図１５は、本発明の実施の第二の形態にか
かるＣＭＯＳ回路として、Ｔｉシリサイド膜からなるシ
リコン化合物層を形成するようにした場合の例を示すも
のである。
かるＣＭＯＳ回路として、Ｔｉシリサイド膜からなるシ
リコン化合物層を形成するようにした場合の例を示すも
のである。
【００８８】すなわち、上記した第一の形態にかかるＣ
ＭＯＳ回路の場合と同様に、たとえば図２〜図１１に示
した、選択エピタキシャル成長法による選択シリコン成
長層（シリコン系積み上げ層）２８を形成するまでの工
程を経た状態において、界面処理を行った後に、スパッ
タ法により、全面に２００オングストローム程度の厚さ
のチタン膜３１を形成する（図１５参照）。
ＭＯＳ回路の場合と同様に、たとえば図２〜図１１に示
した、選択エピタキシャル成長法による選択シリコン成
長層（シリコン系積み上げ層）２８を形成するまでの工
程を経た状態において、界面処理を行った後に、スパッ
タ法により、全面に２００オングストローム程度の厚さ
のチタン膜３１を形成する（図１５参照）。
【００８９】そして、シリサイデーションプロセスとし
て、たとえば、上記選択シリコン成長層２８と上記チタ
ン膜３１とを７００℃程度の温度で反応させて、シリサ
イド化する。
て、たとえば、上記選択シリコン成長層２８と上記チタ
ン膜３１とを７００℃程度の温度で反応させて、シリサ
イド化する。
【００９０】この場合も、上記選択シリコン成長層２８
のシリコン界面においては、選択シリコン成長層２８の
形成に際して、シリコン界面における酸素濃度を制御す
ることにより、疑似的な高酸素濃度層２８ａが形成され
るようになっている。このため、Ｔｉシリサイド膜から
なるシリコン化合物層を形成する場合においても、シリ
コン界面での平坦性を向上させることが可能である。
のシリコン界面においては、選択シリコン成長層２８の
形成に際して、シリコン界面における酸素濃度を制御す
ることにより、疑似的な高酸素濃度層２８ａが形成され
るようになっている。このため、Ｔｉシリサイド膜から
なるシリコン化合物層を形成する場合においても、シリ
コン界面での平坦性を向上させることが可能である。
【００９１】なお、上記シリコン化合物層は、未反応の
チタン膜３１を硫酸と過酸化水素水との混合溶液により
除去した後、ＲＴＡ法により、Ｃ４９相からＣ５４相へ
相転移させることで、より低抵抗化できる。
チタン膜３１を硫酸と過酸化水素水との混合溶液により
除去した後、ＲＴＡ法により、Ｃ４９相からＣ５４相へ
相転移させることで、より低抵抗化できる。
【００９２】こうして、上記シリコン化合物層を形成し
た後においては、上記した第一の形態にかかるＣＭＯＳ
回路の場合と同様に、周知の方法によって配線層の形成
を行うことで、図１に示したような構造のＣＭＯＳ回路
が実現される。
た後においては、上記した第一の形態にかかるＣＭＯＳ
回路の場合と同様に、周知の方法によって配線層の形成
を行うことで、図１に示したような構造のＣＭＯＳ回路
が実現される。
【００９３】また、上記した第一，第二の形態において
は、いずれも、選択シリコン成長層のシリコン界面との
間に疑似的に高酸素濃度層を形成するようにした場合に
ついて説明したが、たとえば、高窒素濃度層を形成する
ことによっても、ほぼ同様な効果が期待できる。
は、いずれも、選択シリコン成長層のシリコン界面との
間に疑似的に高酸素濃度層を形成するようにした場合に
ついて説明したが、たとえば、高窒素濃度層を形成する
ことによっても、ほぼ同様な効果が期待できる。
【００９４】図１６は、本発明の実施の第三の形態にか
かるＣＭＯＳ回路として、シリサイデーション反応を抑
制するために、選択シリコン成長層２８のシリコン界面
との間に、高窒素濃度層２８ｂを疑似的に形成するよう
にした場合を例に示すものである。
かるＣＭＯＳ回路として、シリサイデーション反応を抑
制するために、選択シリコン成長層２８のシリコン界面
との間に、高窒素濃度層２８ｂを疑似的に形成するよう
にした場合を例に示すものである。
【００９５】なお、図１７は、選択エピタキシャル成長
が容易に可能な範囲として、シリコン界面での窒素濃度
の面密度を１×１０13〜２×１０15ｃｍ-2とした場合
の、上記選択シリコン成長層２８の、ある断面（たとえ
ば、図１６（ａ）の矢印Ｂ）に対する窒素濃度プロファ
イルを、ＳＩＭＳ分析した際の結果を示すものである。
が容易に可能な範囲として、シリコン界面での窒素濃度
の面密度を１×１０13〜２×１０15ｃｍ-2とした場合
の、上記選択シリコン成長層２８の、ある断面（たとえ
ば、図１６（ａ）の矢印Ｂ）に対する窒素濃度プロファ
イルを、ＳＩＭＳ分析した際の結果を示すものである。
【００９６】すなわち、上記した第一の形態にかかるＣ
ＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示
した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソ
ース／ドレイン拡散層１３ｇを形成するまでの工程を経
た状態において、ゲート絶縁膜１２ｃ，１３ｃの形成を
行った後に、シリコン界面に対して、１０〜４０ＫｅＶ
程度の加速電圧で、かつ、２×１０14ｃｍ-2程度のドー
ズ量により、窒素をイオン注入する。
ＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示
した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソ
ース／ドレイン拡散層１３ｇを形成するまでの工程を経
た状態において、ゲート絶縁膜１２ｃ，１３ｃの形成を
行った後に、シリコン界面に対して、１０〜４０ＫｅＶ
程度の加速電圧で、かつ、２×１０14ｃｍ-2程度のドー
ズ量により、窒素をイオン注入する。
【００９７】そして、９００℃程度の温度により、３０
秒程度の時間、アニールした後、上記と同様の方法によ
り、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイ
ン拡散層１２ｇ，１３ｇ上に、それぞれ選択シリコン成
長層２８を形成する（図１６（ａ）参照）。
秒程度の時間、アニールした後、上記と同様の方法によ
り、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイ
ン拡散層１２ｇ，１３ｇ上に、それぞれ選択シリコン成
長層２８を形成する（図１６（ａ）参照）。
【００９８】また、界面処理を行った後に、たとえば、
スパッタ法により、５０〜２００オングストローム程度
の厚さのコバルト膜と２００オングストローム程度の厚
さのチタンナイトライド（ＴｉＮ）膜とからなる金属積
層膜（金属膜）３２を、全面に形成する（図１６（ｂ）
参照）。
スパッタ法により、５０〜２００オングストローム程度
の厚さのコバルト膜と２００オングストローム程度の厚
さのチタンナイトライド（ＴｉＮ）膜とからなる金属積
層膜（金属膜）３２を、全面に形成する（図１６（ｂ）
参照）。
【００９９】そして、ＲＴＡ処理により、４５０〜５５
０℃程度の温度で、１分程度の時間、アニールすること
で、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイ
ン拡散層１２ｇ，１３ｇ上に、それぞれ、Ｃｏモノシリ
サイド膜からなるシリコン化合物層が形成される。
０℃程度の温度で、１分程度の時間、アニールすること
で、ゲート電極１２ｄ，１３ｄ上およびソース／ドレイ
ン拡散層１２ｇ，１３ｇ上に、それぞれ、Ｃｏモノシリ
サイド膜からなるシリコン化合物層が形成される。
【０１００】この場合、上記したシリコン界面への窒素
のイオン注入とその後のアニール（ＲＴＡ）処理とによ
って、選択シリコン成長層２８のシリコン界面との間に
疑似的に高窒素濃度層２８ｂが形成され、この高窒素濃
度層２８ｂがシリサイデーションストップ層として機能
することにより、シリコン界面でのシリサイデーション
反応が抑制されることが確認できた。
のイオン注入とその後のアニール（ＲＴＡ）処理とによ
って、選択シリコン成長層２８のシリコン界面との間に
疑似的に高窒素濃度層２８ｂが形成され、この高窒素濃
度層２８ｂがシリサイデーションストップ層として機能
することにより、シリコン界面でのシリサイデーション
反応が抑制されることが確認できた。
【０１０１】したがって、シリサイデーション反応の抑
制のために窒素を用いるようにした場合においても、Ｃ
ｏモノシリサイド膜からなるシリコン化合物層の、シリ
コン界面での平坦性を向上させることが可能となる。
制のために窒素を用いるようにした場合においても、Ｃ
ｏモノシリサイド膜からなるシリコン化合物層の、シリ
コン界面での平坦性を向上させることが可能となる。
【０１０２】なお、上記シリコン化合物層は、未反応の
金属積層膜３２を硫酸と過酸化水素水との混合溶液によ
り除去した後に、ＲＴＡ法により、６００〜６５０℃程
度の温度で、１分程度の時間、再アニールして、ＣｏＳ
ｉ2 へと相転移させることで、より低抵抗化できる。
金属積層膜３２を硫酸と過酸化水素水との混合溶液によ
り除去した後に、ＲＴＡ法により、６００〜６５０℃程
度の温度で、１分程度の時間、再アニールして、ＣｏＳ
ｉ2 へと相転移させることで、より低抵抗化できる。
【０１０３】こうして、上記シリコン化合物層を形成し
た後においては、上記した第一の形態にかかるＣＭＯＳ
回路の場合と同様に、周知の方法によって配線層の形成
を行うことで、図１に示したような構造のＣＭＯＳ回路
が実現される。
た後においては、上記した第一の形態にかかるＣＭＯＳ
回路の場合と同様に、周知の方法によって配線層の形成
を行うことで、図１に示したような構造のＣＭＯＳ回路
が実現される。
【０１０４】また、上記した第三の形態においては、シ
リサイデーション反応の抑制のために窒素を用いるよう
にした場合に、Ｃｏモノシリサイド膜からなるシリコン
化合物層を形成するようにしたが、たとえば、チタンを
用いたＴｉシリサイド膜からなるシリコン化合物層を形
成することも可能である。
リサイデーション反応の抑制のために窒素を用いるよう
にした場合に、Ｃｏモノシリサイド膜からなるシリコン
化合物層を形成するようにしたが、たとえば、チタンを
用いたＴｉシリサイド膜からなるシリコン化合物層を形
成することも可能である。
【０１０５】図１８は、本発明の実施の第四の形態にか
かるＣＭＯＳ回路として、シリサイデーション反応の抑
制のために窒素を用いるようにした場合において、Ｔｉ
シリサイド膜からなるシリコン化合物層を形成するよう
にした場合の例を示すものである。
かるＣＭＯＳ回路として、シリサイデーション反応の抑
制のために窒素を用いるようにした場合において、Ｔｉ
シリサイド膜からなるシリコン化合物層を形成するよう
にした場合の例を示すものである。
【０１０６】すなわち、上記した第三の形態にかかるＣ
ＭＯＳ回路の場合と同様に、たとえば、シリコン界面へ
の窒素のイオン注入とその後のアニール処理とによっ
て、選択シリコン成長層２８のシリコン界面との間に疑
似的に高窒素濃度層２８ｂを形成した状態（同図（ａ）
参照）において、界面処理を行った後に、スパッタ法に
より、全面に１００〜４００オングストローム程度の厚
さのチタン膜３１を形成する（同図（ｂ）参照）。
ＭＯＳ回路の場合と同様に、たとえば、シリコン界面へ
の窒素のイオン注入とその後のアニール処理とによっ
て、選択シリコン成長層２８のシリコン界面との間に疑
似的に高窒素濃度層２８ｂを形成した状態（同図（ａ）
参照）において、界面処理を行った後に、スパッタ法に
より、全面に１００〜４００オングストローム程度の厚
さのチタン膜３１を形成する（同図（ｂ）参照）。
【０１０７】そして、シリサイデーションプロセスとし
て、たとえば、上記選択シリコン成長層２８と上記チタ
ン膜３１とを７００℃程度の温度で、１分程度の時間、
反応させて、シリサイド化する。
て、たとえば、上記選択シリコン成長層２８と上記チタ
ン膜３１とを７００℃程度の温度で、１分程度の時間、
反応させて、シリサイド化する。
【０１０８】この場合も、上記選択シリコン成長層２８
のシリコン界面との間においては、疑似的な高窒素濃度
層２８ｂが形成されるようになっている。そのため、こ
の高窒素濃度層２８ｂによってシリサイデーション反応
を抑制できるようになる結果、Ｔｉシリサイド膜からな
るシリコン化合物層の、シリコン界面での平坦性を向上
させることが可能である。
のシリコン界面との間においては、疑似的な高窒素濃度
層２８ｂが形成されるようになっている。そのため、こ
の高窒素濃度層２８ｂによってシリサイデーション反応
を抑制できるようになる結果、Ｔｉシリサイド膜からな
るシリコン化合物層の、シリコン界面での平坦性を向上
させることが可能である。
【０１０９】なお、上記シリコン化合物層は、未反応の
チタン膜３１を硫酸と過酸化水素水との混合溶液により
除去した後に、たとえば、ＲＴＡ法により、７５０℃程
度の温度により、１分程度の時間、アニールすること
で、より低抵抗化できる。
チタン膜３１を硫酸と過酸化水素水との混合溶液により
除去した後に、たとえば、ＲＴＡ法により、７５０℃程
度の温度により、１分程度の時間、アニールすること
で、より低抵抗化できる。
【０１１０】こうして、上記シリコン化合物層を形成し
た後においては、上記した第一の形態にかかるＣＭＯＳ
回路の場合と同様に、周知の方法によって配線層の形成
を行うことで、図１に示したような構造のＣＭＯＳ回路
が実現される。
た後においては、上記した第一の形態にかかるＣＭＯＳ
回路の場合と同様に、周知の方法によって配線層の形成
を行うことで、図１に示したような構造のＣＭＯＳ回路
が実現される。
【０１１１】なお、上記した第一〜第四の形態において
は、いずれも、ソース／ドレイン拡散層１２ｇ，１３ｇ
の形成は、選択シリコン成長層２８を形成する前に行う
ようにしたが、これに限らず、選択シリコン成長層２８
を形成した後に行うようにしても良い。
は、いずれも、ソース／ドレイン拡散層１２ｇ，１３ｇ
の形成は、選択シリコン成長層２８を形成する前に行う
ようにしたが、これに限らず、選択シリコン成長層２８
を形成した後に行うようにしても良い。
【０１１２】また、上記した第一〜第四の形態において
は、いずれも、高酸素濃度層または高窒素濃度層を形成
することによって、シリコン界面でのシリサイデーショ
ン反応を抑制するようにした場合について説明したが、
たとえば、選択シリコン成長層よりもシリコン化合物層
の成膜（シリサイデーション反応）の速度が速いシリコ
ン系積み上げ層を形成することによっても、シリコン化
合物層のシリコン界面における平坦性を向上できる。
は、いずれも、高酸素濃度層または高窒素濃度層を形成
することによって、シリコン界面でのシリサイデーショ
ン反応を抑制するようにした場合について説明したが、
たとえば、選択シリコン成長層よりもシリコン化合物層
の成膜（シリサイデーション反応）の速度が速いシリコ
ン系積み上げ層を形成することによっても、シリコン化
合物層のシリコン界面における平坦性を向上できる。
【０１１３】図１９は、本発明の実施の第五の形態にか
かるＣＭＯＳ回路として、シリサイデーション反応の速
度がシリコンよりも速い、シリコン・ゲルマニウムを利
用するようにした場合を例に示すものである。
かるＣＭＯＳ回路として、シリサイデーション反応の速
度がシリコンよりも速い、シリコン・ゲルマニウムを利
用するようにした場合を例に示すものである。
【０１１４】すなわち、上記した第一の形態にかかるＣ
ＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示
した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソ
ース／ドレイン拡散層１３ｇを形成するまでの工程を経
た状態において、ゲート電極１２ｄ，１３ｄ上およびソ
ース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ、
ＬＰＣＶＤ装置を用いて、シリコン系積み上げ層として
のシリコン・ゲルマニウム（ＳｉＧｅ）層３３を、３０
０オングストローム程度の膜厚で形成する（図１９
（ａ）参照）。
ＭＯＳ回路の場合と同様に、たとえば図２〜図１０に示
した、Ｐ型ソース／ドレイン拡散層１２ｇおよびＮ型ソ
ース／ドレイン拡散層１３ｇを形成するまでの工程を経
た状態において、ゲート電極１２ｄ，１３ｄ上およびソ
ース／ドレイン拡散層１２ｇ，１３ｇ上に、それぞれ、
ＬＰＣＶＤ装置を用いて、シリコン系積み上げ層として
のシリコン・ゲルマニウム（ＳｉＧｅ）層３３を、３０
０オングストローム程度の膜厚で形成する（図１９
（ａ）参照）。
【０１１５】上記ＳｉＧｅ層３３としては、たとえば、
Ｓｉの組成比（Ｓｉ／Ｓｉ＋Ｇｅ）が、０．２よりも小
さくなるように形成する。また、界面処理を行った後
に、スパッタ法により、全面に１２０オングストローム
程度の厚さのコバルト膜（金属膜）２９を形成する（図
１９（ｂ）参照）。
Ｓｉの組成比（Ｓｉ／Ｓｉ＋Ｇｅ）が、０．２よりも小
さくなるように形成する。また、界面処理を行った後
に、スパッタ法により、全面に１２０オングストローム
程度の厚さのコバルト膜（金属膜）２９を形成する（図
１９（ｂ）参照）。
【０１１６】そして、上記ＳｉＧｅ層３３と上記コバル
ト膜２９とを、４００〜５５０℃程度の温度で、６０秒
程度の時間、アニールして、シリコン・ゲルマニウムと
コバルトとの合金膜を形成する。
ト膜２９とを、４００〜５５０℃程度の温度で、６０秒
程度の時間、アニールして、シリコン・ゲルマニウムと
コバルトとの合金膜を形成する。
【０１１７】この場合、上記ＳｉＧｅ層３３は、シリコ
ンに比して、上記合金膜の成膜の速度が速いため、シリ
サイデーションファースト層として機能することによ
り、シリコン界面における上記合金膜の形成が抑制され
る。この結果、シリコン・ゲルマニウムとコバルトとの
合金膜からなるシリコン化合物層の、シリコン界面での
平坦性を向上させることが可能である。
ンに比して、上記合金膜の成膜の速度が速いため、シリ
サイデーションファースト層として機能することによ
り、シリコン界面における上記合金膜の形成が抑制され
る。この結果、シリコン・ゲルマニウムとコバルトとの
合金膜からなるシリコン化合物層の、シリコン界面での
平坦性を向上させることが可能である。
【０１１８】こうして、上記シリコン化合物層を形成し
た後においては、未反応のコバルト膜２９を硫酸と過酸
化水素水との混合溶液により除去した後、上記した第一
の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方
法によって配線層の形成を行うことで、図１に示したよ
うな構造のＣＭＯＳ回路が実現される。
た後においては、未反応のコバルト膜２９を硫酸と過酸
化水素水との混合溶液により除去した後、上記した第一
の形態にかかるＣＭＯＳ回路の場合と同様に、周知の方
法によって配線層の形成を行うことで、図１に示したよ
うな構造のＣＭＯＳ回路が実現される。
【０１１９】なお、上記したいずれの形態においても、
Ｐ型シリコン基板を用いる場合に限らず、Ｎ型シリコン
基板を用いることも可能である。同様に、ＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを混載してなる
ＣＭＯＳ回路に限らず、Ｐチャネル型またはＮチャネル
型の単一構造のＭＯＳトランジスタにも同様に適用でき
る。
Ｐ型シリコン基板を用いる場合に限らず、Ｎ型シリコン
基板を用いることも可能である。同様に、ＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを混載してなる
ＣＭＯＳ回路に限らず、Ｐチャネル型またはＮチャネル
型の単一構造のＭＯＳトランジスタにも同様に適用でき
る。
【０１２０】同様に、ＳＴＩ構造の素子分離領域を有し
て形成される場合のものに限らず、たとえば、選択後酸
化法による、ＬＯＣＯＳ（Local Oxidation of Silico
n）構造の素子分離領域が形成される場合のものにも適
用可能である。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
て形成される場合のものに限らず、たとえば、選択後酸
化法による、ＬＯＣＯＳ（Local Oxidation of Silico
n）構造の素子分離領域が形成される場合のものにも適
用可能である。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
【０１２１】
【発明の効果】以上、詳述したようにこの発明によれ
ば、拡散層とこの拡散層上の良導体層との界面の平坦性
を向上でき、良導体層からの金属拡散にともなう、接合
リーク電流の増大を制御することが可能な半導体装置お
よびその製造方法を提供できる。
ば、拡散層とこの拡散層上の良導体層との界面の平坦性
を向上でき、良導体層からの金属拡散にともなう、接合
リーク電流の増大を制御することが可能な半導体装置お
よびその製造方法を提供できる。
【図１】この発明の実施の第一の形態にかかる、ＣＭＯ
Ｓ回路の要部の構成を概略的に示す断面図。
Ｓ回路の要部の構成を概略的に示す断面図。
【図２】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図３】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図４】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図５】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図６】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図７】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図８】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図９】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図１０】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図１１】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図１２】同じく、かかるＣＭＯＳ回路の製造方法を説
明するために、選択シリコン成長層の酸素濃度プロファ
イルを示す概略図。
明するために、選択シリコン成長層の酸素濃度プロファ
イルを示す概略図。
【図１３】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図１４】同じく、かかる製造方法を説明するために示
す、ＣＭＯＳ回路の概略断面図。
す、ＣＭＯＳ回路の概略断面図。
【図１５】この発明の実施の第二の形態にかかる、ＣＭ
ＯＳ回路の製造方法を説明するために示す概略断面図。
ＯＳ回路の製造方法を説明するために示す概略断面図。
【図１６】この発明の実施の第三の形態にかかる、ＣＭ
ＯＳ回路の製造方法を説明するために示す概略断面図。
ＯＳ回路の製造方法を説明するために示す概略断面図。
【図１７】同じく、かかるＣＭＯＳ回路の製造方法を説
明するために、選択シリコン成長層の窒素濃度プロファ
イルを示す概略図。
明するために、選択シリコン成長層の窒素濃度プロファ
イルを示す概略図。
【図１８】この発明の実施の第四の形態にかかる、ＣＭ
ＯＳ回路の製造方法を説明するために示す概略断面図。
ＯＳ回路の製造方法を説明するために示す概略断面図。
【図１９】この発明の実施の第五の形態にかかる、ＣＭ
ＯＳ回路の製造方法を説明するために示す概略断面図。
ＯＳ回路の製造方法を説明するために示す概略断面図。
【図２０】従来技術とその問題点を説明するために、サ
リサイド技術について概略的に示すＭＯＳＦＥＴの断面
図。
リサイド技術について概略的に示すＭＯＳＦＥＴの断面
図。
【図２１】同じく、従来の積み上げ構造のシリサイド層
を有してなるＭＯＳＦＥＴの概略構成を示す断面図。
を有してなるＭＯＳＦＥＴの概略構成を示す断面図。
【図２２】同じく、ソース／ドレイン拡散層内へのシリ
サイド層の食い込みを説明するために示すＭＯＳＦＥＴ
の概略断面図。
サイド層の食い込みを説明するために示すＭＯＳＦＥＴ
の概略断面図。
１１…Ｐ型シリコン基板 １２…ＰチャネルＭＯＳＦＥＴ １２ａ…素子領域（ＰチャネルＭＯＳ領域） １２ｂ…Ｎ型ウェル領域 １２ｃ…ゲート絶縁膜（ＰチャネルＭＯＳＦＥＴ用） １２ｄ…ゲート電極（ＰチャネルＭＯＳＦＥＴ用） １２ｅ…側壁絶縁膜（ＰチャネルＭＯＳＦＥＴ用） １２ｆ…Ｐ- 型ソース／ドレイン拡散層 １２ｇ…Ｐ型ソース／ドレイン拡散層 １２ｈ…シリコン化合物層（ゲート電極上） １２ｉ…シリコン化合物層（ソース／ドレイン拡散層
上） １２ｊ…ゲート電極コンタクト（ＰチャネルＭＯＳＦＥ
Ｔ用） １２ｋ…配線（ゲート電極接続用） １２ｍ…拡散層コンタクト（ＰチャネルＭＯＳＦＥＴ
用） １２ｎ…配線（拡散層接続用） １３…ＮチャネルＭＯＳＦＥＴ １３ａ…素子領域（ＮチャネルＭＯＳ領域） １３ｂ…Ｐ型ウェル領域 １３ｃ…ゲート絶縁膜（ＮチャネルＭＯＳＦＥＴ用） １３ｄ…ゲート電極（ＮチャネルＭＯＳＦＥＴ用） １３ｅ…側壁絶縁膜（ＮチャネルＭＯＳＦＥＴ用） １３ｆ…Ｎ- 型ソース／ドレイン拡散層 １３ｇ…Ｎ型ソース／ドレイン拡散層 １３ｈ…シリコン化合物層（ゲート電極上） １３ｉ…シリコン化合物層（ソース／ドレイン拡散層
上） １３ｊ…ゲート電極コンタクト（ＮチャネルＭＯＳＦＥ
Ｔ用） １３ｋ…配線（ゲート電極接続用） １３ｍ…拡散層コンタクト（ＮチャネルＭＯＳＦＥＴ
用） １３ｎ…配線（拡散層接続用） １４…素子分離領域 １４ａ…トレンチ溝 １４ｂ…ラウンド酸化膜 １４ｃ…埋め込み酸化膜 １４ｃ´…シリコン酸化膜（埋め込み酸化膜用） １５…層間絶縁膜 ２１…熱酸化膜 ２２…シリコン窒化膜 ２３…レジスト膜 ２４…ダミー酸化膜 ２５…シリコン酸化膜（ゲート絶縁膜用） ２６…シリコン膜（ゲート電極用） ２６´…ゲート電極パターン ２７…レジスト膜（ゲート電極形成用） ２８…選択シリコン成長層 ２８ａ…高酸素濃度層 ２８ｂ…高窒素濃度層 ２９…コバルト膜 ３１…チタン膜 ３２…金属積層膜 ３３…シリコン・ゲルマニウム層
上） １２ｊ…ゲート電極コンタクト（ＰチャネルＭＯＳＦＥ
Ｔ用） １２ｋ…配線（ゲート電極接続用） １２ｍ…拡散層コンタクト（ＰチャネルＭＯＳＦＥＴ
用） １２ｎ…配線（拡散層接続用） １３…ＮチャネルＭＯＳＦＥＴ １３ａ…素子領域（ＮチャネルＭＯＳ領域） １３ｂ…Ｐ型ウェル領域 １３ｃ…ゲート絶縁膜（ＮチャネルＭＯＳＦＥＴ用） １３ｄ…ゲート電極（ＮチャネルＭＯＳＦＥＴ用） １３ｅ…側壁絶縁膜（ＮチャネルＭＯＳＦＥＴ用） １３ｆ…Ｎ- 型ソース／ドレイン拡散層 １３ｇ…Ｎ型ソース／ドレイン拡散層 １３ｈ…シリコン化合物層（ゲート電極上） １３ｉ…シリコン化合物層（ソース／ドレイン拡散層
上） １３ｊ…ゲート電極コンタクト（ＮチャネルＭＯＳＦＥ
Ｔ用） １３ｋ…配線（ゲート電極接続用） １３ｍ…拡散層コンタクト（ＮチャネルＭＯＳＦＥＴ
用） １３ｎ…配線（拡散層接続用） １４…素子分離領域 １４ａ…トレンチ溝 １４ｂ…ラウンド酸化膜 １４ｃ…埋め込み酸化膜 １４ｃ´…シリコン酸化膜（埋め込み酸化膜用） １５…層間絶縁膜 ２１…熱酸化膜 ２２…シリコン窒化膜 ２３…レジスト膜 ２４…ダミー酸化膜 ２５…シリコン酸化膜（ゲート絶縁膜用） ２６…シリコン膜（ゲート電極用） ２６´…ゲート電極パターン ２７…レジスト膜（ゲート電極形成用） ２８…選択シリコン成長層 ２８ａ…高酸素濃度層 ２８ｂ…高窒素濃度層 ２９…コバルト膜 ３１…チタン膜 ３２…金属積層膜 ３３…シリコン・ゲルマニウム層
Claims (10)
- 【請求項１】 第一導電型の半導体層と、 この半導体層の表面上にゲート絶縁膜を介して設けられ
たゲート電極と、 このゲート電極の形成位置を除く、前記半導体層の表面
領域に設けられた第二導電型の拡散層と、 この拡散層上に自己整合的に形成され、その拡散層との
界面が、前記半導体層および前記ゲート絶縁膜の界面と
略同一の高さを有する良導体層とを具備したことを特徴
とする半導体装置。 - 【請求項２】 前記良導体層は、シリサイド層からなる
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記良導体層は、ゲルマニウムとシリコ
ンと金属との合金層であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項４】 第一導電型の半導体層の表面上にゲート
絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の形成位置を除く、前記半導体層の表面
領域に第二導電型の拡散層を形成する工程と、 前記ゲート電極の側壁部分に側壁絶縁膜を形成する工程
と、 前記側壁絶縁膜の形成位置を除く、前記拡散層の表面上
に、その拡散層との界面における酸素濃度もしくは窒素
濃度が制御されたシリコン系積み上げ層を形成する工程
と、 少なくとも、前記シリコン系積み上げ層上に金属膜を形
成する工程と、 前記シリコン系積み上げ層および前記金属膜を反応させ
て、前記拡散層上に、その拡散層との界面が、前記半導
体層および前記ゲート絶縁膜の界面と略同一の高さを有
してなる良導体層を形成する工程とを備えてなることを
特徴とする半導体装置の製造方法。 - 【請求項５】 前記シリコン系積み上げ層を形成する工
程は、シリコン系積み上げ層を形成する前の、水素によ
るベーク時間を調整することにより、前記拡散層との界
面における酸素濃度を制御することを特徴とする請求項
４に記載の半導体装置の製造方法。 - 【請求項６】 前記シリコン系積み上げ層を形成する工
程は、シリコン系積み上げ層を形成する前に、前記拡散
層との界面に窒素をイオン注入することにより、その拡
散層との界面における窒素濃度を制御することを特徴と
する請求項４に記載の半導体装置の製造方法。 - 【請求項７】 前記シリコン系積み上げ層の形成には、
選択エピタキシャル成長法を用いることを特徴とする請
求項５または請求項６のいずれかに記載の半導体装置の
製造方法。 - 【請求項８】 前記良導体層を形成する工程は、前記シ
リコン系積み上げ層と前記金属膜とをシリサイデーショ
ン反応させるものであり、前記シリサイデーション反応
は、前記シリコン系積み上げ層中の酸素もしくは窒素に
より阻止されることを特徴とする請求項４に記載の半導
体装置の製造方法。 - 【請求項９】 前記シリコン系積み上げ層には、シリコ
ンよりも前記良導体層の成膜の速度が速い材料を用いる
ことを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項１０】 前記シリコン系積み上げ層には、シリ
コン・ゲルマニウムを用いることを特徴とする請求項９
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18242698A JP3581253B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18242698A JP3581253B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000021996A true JP2000021996A (ja) | 2000-01-21 |
| JP3581253B2 JP3581253B2 (ja) | 2004-10-27 |
Family
ID=16118080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18242698A Expired - Fee Related JP3581253B2 (ja) | 1998-06-29 | 1998-06-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3581253B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008147340A (ja) * | 2006-12-08 | 2008-06-26 | Nec Electronics Corp | 半導体装置、半導体装置の製造方法、及びｓｒａｍセル |
| JP2009524221A (ja) * | 2006-01-17 | 2009-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｍｏｓｆｅｔゲート電極のランディング・パッドのための構造および方法 |
| JP2010080756A (ja) * | 2008-09-26 | 2010-04-08 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
-
1998
- 1998-06-29 JP JP18242698A patent/JP3581253B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009524221A (ja) * | 2006-01-17 | 2009-06-25 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｍｏｓｆｅｔゲート電極のランディング・パッドのための構造および方法 |
| JP2008147340A (ja) * | 2006-12-08 | 2008-06-26 | Nec Electronics Corp | 半導体装置、半導体装置の製造方法、及びｓｒａｍセル |
| JP2010080756A (ja) * | 2008-09-26 | 2010-04-08 | Elpida Memory Inc | 半導体装置及び半導体装置の製造方法 |
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| JP3581253B2 (ja) | 2004-10-27 |
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