JPH06333943A

JPH06333943A - Ｍｏｓ半導体装置の製造方法

Info

Publication number: JPH06333943A
Application number: JP11602993A
Authority: JP
Inventors: Hidetoshi Wakamatsu; 秀利若松
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-05-18
Filing date: 1993-05-18
Publication date: 1994-12-02

Abstract

(57)【要約】【目的】サリサイド構造をなすＭＯＳトランジスタの
電流駆動能力の向上、接合リーク電流の低減、製造工程
数の削減、トランジスタ特性の信頼性の向上、ホットエ
レクトロン耐性の向上、及び耐熱性の向上等を図る。【構成】全面に高融点金属膜１１０を形成し、２段階
短時間熱処理法を用い、該高融点金属膜１１０を、ゲー
ト電極１０５上及びソース／ドレイン領域に、自己整合
的にシリサイド化する。このシリサイド化された高融点
金属シリサイド膜１１１ａ，１１１ｂ中に不純物をイオ
ン注入し、該シリイサイド膜１１１ａ，１１１ｂからの
固相拡散によってソース／ドレイン領域の高濃度拡散層
を形成する。その後、ソース／ドレイン領域におけるゲ
ート電極１０５近傍の低濃度拡散層を形成する。さら
に、シリサイド膜１１１ａ，１１１ｂ上に、ストレス緩
和のためのシリコン窒化膜を形成し、さらにその上に層
間絶縁膜を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サリサイド構造をなす
ＭＯＳ半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】第１の従来例半導体集積回路（ＩＣ）の発展は、性能と集積度を増す
ために、大規模集積回路（ＬＳＩ）、さらに超ＬＳＩ
（ＶＬＳＩ）へとデバイスの縮小化によって進んできて
いる。例えば、サブミクロンＭＯＳＦＥＴに対しては、
浅い接合がパンチスルーやショートチャネル効果を防ぐ
ために必要である。浅い接合は、高いシート抵抗を生
じ、デバイスの性能を劣化させてしまう。そこで、自己
整合的なサリサイド技術が、シート抵抗の低減化と、有
効なメタル・シリコンコンタクト面積でのコンタクト抵
抗の低減化を実現するために用いられている。ところ
が、通常の平坦な浅い接合形成プロセスと、サリサイド
プロセスとは、次のような２つの理由により、スケーリ
ング則に従って両立できない。第１の理由は、シリサイ
ドが接合に非常に近づいたとき、接合リークが増大する
ことである。第２の理由は、高濃度のシリコン領域にお
いて、局部的なシリサイドとシリコン界面の制御が困難
であるため、寄生抵抗を生じてコンタクト抵抗が増大す
ることである。理想的な接合構造とは、ショートチャネ
ル効果に対してはゲート電極エッジ近傍に浅い接合を形
成し、厚いシリサイド形成に対してはゲート電極から離
れたところに深い接合を形成するというステップ状の接
合である。３層ゲートサイドウォールの相補型ＭＯＳト
ランジスタ（ＣＭＯＳ）技術中の多層構造スペーサの１
層を取り除くことにより、伝統的な従来のＬＤＤ（Ligh
tly doped drain ）形成方法による３層あるいは４層の
マスク層に比べて、わずか２層のマスクがあれば、浅い
接合と深い接合のステップ状の接合をもつ、適度にドー
プされたドレイン接合構造（ＭＤＤ）を作ることができ
る。図７（ａ）〜（ｄ）、及び図８（ａ）〜（ｄ）は、
従来のＭＯＳ半導体装置の製造方法を示す製造工程図で
あり、この図を参照しつつ従来の製造工程（１）〜
（６）を説明する。

【０００３】（１）図７（ａ）の工程面方位（１００）面のエピタキシャルシリコン基板１上
に、Ｎ型ウェル２と図示しないＰ型ウェルとを形成し、
それらの上に、選択酸化法（ＬＯＣＯＳ法）によって素
子分離領域３を形成する。次に、ゲート酸化膜４と多結
晶シリコン膜とを形成し、それらを異方性の反応性イオ
ンエッチング法（ＲＩＥ法）によってエッチングし、ゲ
ート電極５を形成する。ゲート電極５を形成した後、シ
リコン活性層と、多結晶シリコン膜からなるゲート電極
５の表面とを酸化して、酸化膜６ａ，６ｂをそれぞれ形
成する。シリコン活性層上の酸化膜６ａは２２０Å、ゲ
ート電極５表面の酸化膜６ｂには４４０Å程度が形成さ
れる。そして、減圧化学的気相成長法（ＬＰＣＶＤ法）
を用い、全面にシリコン窒化膜７を５００Å程度形成す
る。続いて、ＬＰＣＶＤ法を用いて全面に、アモルファ
スシリコン膜８を２４００Å程度形成する。

【０００４】（２）図７（ｂ）の工程異方性のＲＩＥ法により、アモルファスシリコン膜８と
シリコン窒化膜７をエッチング除去し、多結晶シリコン
膜からなるゲート電極５の両側壁に、シリコン酸化膜６
ｂ、シリコン窒化膜７、及びアモルファスシリコン膜８
の３層膜からなるスペーサ９ａ，９ｂを形成する。（３）図７（ｃ）の工程異方性のＲＩＥ法により、スペーサ９ａ，９ｂ中のアモ
ルファスシリコン膜のスペーサ１０ａ，１０ｂを除去す
る。そして、ＬＤＤ構造のソース／ドレイン領域を形成
するために、シリコン活性層領域１１ａ，１１ｂに、ヒ
素（Ａｓ⁺ ）とリン（Ｐ⁺ ）をイオン注入する。ここ
で、ヒ素は加速エネルギー５０ＫｅＶ、ドーズ量３×１
０¹⁵cm^-2の条件でイオン注入し、高濃度のｎ⁺ 拡散層１
２ａ，１２ｂを形成する。リンは、加速エネルギー１０
０ＫｅＶ、ドーズ量１×１０¹³cm^-2の条件でイオン注入
し、低濃度のｎ^- 拡散層１３ａ，１３ｂを形成する。次
に、シリコン基板１にイオン注入したヒ素とリンのドラ
イブインと活性化を行わせるために、８５０℃で３０分
程度、ドライ酸化雰囲気中の熱処理と、９００℃、２０
分程度の窒素雰囲気中の熱処理とを行う。前記のドライ
酸化雰囲気中の熱処理は、イオン注入時のダメージを除
去するためのものである。

【０００５】（４）図７（ｄ）の工程シリコン活性層１１ａ，１１ｂ上の酸化膜６ａと、ゲー
ト電極５上部酸化膜６ｂとを、バッファードフッ酸溶液
を用いて除去する。次に、電子ビーム蒸着法を用いてコ
バルト（Ｃｏ）膜１４を、１×１０^-6mbarの圧力中で、
０．５nm／ｓの成膜速度の条件で、２５０Å〜３５０Å
程度形成する。（５）図８（ａ）の工程短時間熱処理法により、熱処理温度５７５℃で時間５０
秒程度、アルゴン雰囲気中の条件で、コバルト膜１４に
おけるシリコン活性化層領域１４ａ，１４ｂとゲート電
極上部領域１４ｃとを自己整合的にシリサイド化する。
そして、コバルト膜１４におけるシリコン活性化層領域
１４ａ，１４ｂとゲート電極上部領域１４ｃ以外の、シ
リサイド化していないコバルト膜を、標準的なアルミニ
ウムエッチング液（例えば、リン酸、さく酸、及び硝酸
の混合液；８０：１６：４の比率）を用いて室温でエッ
チング除去する。次に、短時間熱処理法により、７００
℃で４０秒程度、アルゴン雰囲気中の条件で、シリコン
活性層領域１４ａ，１４ｂとゲート電極上部領域１４ｃ
とのシリサイド膜を、完全なＣｏＳｉ₂にするための熱
処理を行う。

【０００６】（６）図８（ｂ）〜（ｄ）の工程図８（ｂ）に示すように、常圧ＣＶＤ法により、全面に
シリコン酸化膜１５と、ボロン及びリンを含むシリコン
酸化膜１６とを順に形成する。そして、ボロン及びリン
を含むシリコン酸化膜１６の表面を平坦化するために、
８００℃程度の熱処理を行う。次に、図８（ｃ）に示す
ように、ホトリソとエッチング技術により、シリコン活
性層１１ａ，１１ｂとゲート電極５上にコンタクトホー
ル１７を形成する。その後、図８（ｄ）に示すように、
バリアメタルとしてＴｉＮ層１８を全面に形成し、さら
にその上に、Ａｌ−Ｓｉ−Ｃｕ層１９を全面に形成した
後、ホトリソとエッチング技術を用いてメタル配線を形
成すれば、ＭＯＳ半導体装置の製造が終了する。

【０００７】第２の従来例例えば、ディープサブミクロンＶＬＳＩにおいて、接合
深さが浅く（≦０．２μm)、低抵抗な接合が要求され
る。チタンシリサイド（ＴiＳi₂)の抵抗率は、高融点金
属シリサイドの中で最も低いので、第１の従来例で説明
したように、自己整合シリサイド化接合技術に適用する
上で有効である。ところが、ＴｉＳｉ₂には、高温熱処
理に対する限界がある。即ち、ＴｉＳｉ₂層が形成され
てから施される熱処理（形成するための熱処理も含む）
が９００℃、３０分またはそれ以上の熱処理により、自
己整合的に形成されたＴｉＳｉ₂膜のモフォロジー（耐
熱性）は容易に劣化し、接合リーク電流が増大し、かつ
広範囲にばらついてしまう。また、シリサイド前に形成
されたソース／ドレイン領域の浅い拡散層が拡がってし
まい、かつシリサイドと拡散層の界面の不純物濃度が低
下し、ソース／ドレイン領域に寄生抵抗が形成され、メ
タル配線とのコンタクトで十分なオーミック特性が得ら
れないという問題がある。そこで、ディープサブミクロ
ンＶＬＳＩプロセスにおいて、接合深さが浅く、低抵抗
な接合を形成するために、第１の従来例のようにソース
／ドレイン拡散層を形成した後にソース／ドレイン領域
を自己整合的にシリサイド化するよりも、自己整合的に
シリサイド化した後に、シリサイド膜中にソース／ドレ
イン形成のための不純物をイオン注入し、そのシリサイ
ド膜を拡散源にした固相拡散によってソース／ドレイン
領域を形成する技術が提案されている。以下、その製造
方法を図を用いて説明する。図９（ａ）〜（ｃ）、及び
図１０（ａ），（ｂ）は、第２の従来例のＭＯＳ半導体
装置の製造方法を示す製造工程図であり、これらの図を
参照しつつ従来の製造工程（１）〜（４）を説明する。

【０００８】（１）図９（ａ）の工程Ｐ型の面方位（１００）面のＣＺシリコン基板２１上
に、ＬＯＣＯＳ法によって素子分離領域２２を形成す
る。そして、ドライ酸化雰囲気中でゲート酸化膜２３を
１００Å程度形成した後、その上にゲート電極２４を形
成する。即ち、ＬＰＣＶＤ法を用いて２０００Å程度の
多結晶シリコン膜２４ａを形成した後、ＤＣマグネトロ
ンスパッタリング法を用いて高融点金属シリサイド膜
（例えば、タングステンシリサイドＷＳｉ₂）２４ｂを
１０００Å程度形成し、続いてＬＰＣＶＤ法を用いてシ
リコン窒化膜２４ｃを５００Å程度形成する。その後、
ホトリソとエッチング技術により、前記多結晶シリコン
膜２４ａ、高融点金属シリサイド膜２４ｂ、及びシリコ
ン窒化膜２４ｃの３層膜をエッチングしてゲート電極２
４を形成する。次に、シリコン活性層上のゲート酸化膜
２３をバッファードフッ酸溶液を用いてエッチング除去
した後、該シリコン活性層表面と多結晶シリコン膜２４
ａ及び高融点金属シリサイド膜２４ｂの側壁とをドライ
酸化雰囲気中で酸化し、酸化膜２５を形成する。そし
て、リンをイオン注入し、シリコン活性層表面に低濃度
のｎ^- 拡散層２６ａ，２６ｂを形成する。ＬＰＣＶＤ法
を用いて全面に、シリコン窒化膜２７を５００Å程度形
成した後、常圧ＣＶＤ法により、シリコン酸化膜を２０
００Å程度形成する。そして、異方性のＲＩＥ法を用
い、シリコン酸化膜とシリコン窒化膜２７をエッチング
し、ゲート電極２４の両側壁にサイドウォールスペーサ
２８ａ，２８ｂを形成する。その後、シリコン活性層上
のシリコン酸化膜をバッファードフッ酸溶液を用いてエ
ッチング除去する。

【０００９】（２）図９（ｂ），（ｃ）の工程図９（ｂ）に示すように、直流（ＤＣ）マグネトロンス
パッタリング法を用い、高融点金属膜２９として例えば
チタン（Ｔｉ）を２００〜５００Å程度形成する。次
に、図９（ｃ）において、２段階短時間熱処理法によ
り、高融点金属膜２９におけるソース／ドレイン領域を
自己整合的にシリサイド化する。ここで、第１段階目の
短時間熱処理では、７３０℃、３０秒、窒素雰囲気中で
高融点金属膜２９をシリサイド化する。そして、未反応
チタンをアンモニア水（ＮＨ₄ＯＨ）、過酸化水素水
（Ｈ₂Ｏ₂）、及び水（Ｈ₂Ｏ）の混合液でエッチング
除去する。次に、第２段階目の短時間熱処理では、８５
０℃、３０秒、窒素雰囲気中で高融点金属膜２９をシリ
サイド化し、それを完全な化学量論的ダイシリサイド
（ＴｉＳｉ₂）膜２９ａ，２９ｂにする。その後、ソー
ス／ドレイン領域形成のためのｎ型不純物のヒ素（Ａｓ
⁺ ）をシリサイド膜２９ａ，２９ｂ中にイオン注入す
る。

【００１０】（３）図１０（ａ）の工程常圧ＣＶＤ法を用いて全面に、シリコン酸化膜３０を１
０００Å程度形成し、続いて常圧ＣＶＤ法を用いてボロ
ン及びリンが含まれるシリコン酸化膜３１を７０００Å
程度形成する。そして、ボロン及びリンを含むシリコン
酸化膜３１の表面を平坦化するためと、シリサイド膜２
９ａ，２９ｂからの固相拡散によってソース／ドレイン
拡散層の領域を形成するための熱処理を、８００℃〜９
００℃の範囲内で窒素雰囲気中で行う。これにより、シ
リサイド膜２９ａ，２９ｂの下に、高濃度のｎ⁺ 深い拡
散層３２ａ，３２ｂが形成される。ここで、シリサイド
膜２９ａとシリコン酸化膜３０の界面、シリサイド膜２
９ａとｎ⁺ 拡散層３２ａの界面、及びｎ⁺ 拡散層３２ａ
とシリコン基板２１の界面のそれぞれの形状を拡大した
図を図１０（ａ−１）に示す。この図から明らかなよう
に、どの界面も凹凸形状をしている。シリコン酸化膜３
０とシリサイド膜２９ａの界面には、チタン酸化物３３
が形成されている。シリサイド膜２９ａとｎ⁺ 拡散層３
２ａの界面及びシリサイド膜２９ａ中には、メタルドー
パント化合物（例えば、Ｔｉ−Ａｓ）のようなものが形
成されている。（４）図１０（ｂ）の工程ホトリソとエッチング技術により、シリコン活性層上と
ゲート電極２４上にコンタクトホール３４を形成する。
そして、ＤＣマグネトロンスパッタリング法を用い、バ
リアメタルとなるＴｉＮ層３５を形成し、続いてＤＣマ
グネトロンスパッタリング法を用いてＡｌ−Ｓｉ−Ｃｕ
層３６を形成した後、ホトリソとエッチング技術によっ
てメタル配線を形成すれば、ＭＯＳ半導体装置の製造が
終了する。

【００１１】

【発明が解決しようとする課題】しかしながら、第１と
第２の従来例では、次のような問題があり、それを解決
することが困難であった。第１の従来例の問題点（ａ）シリコン活性層１１ａ，１１ｂ上にソース／ド
レイン領域を形成した後に、コバルト膜１４に対して自
己整合的なシリサイド化を行っている。そのため、その
シリサイド膜とソース／ドイレン拡散層（１２ａ，１２
ｂ，１３ａ，１３ｂ）との界面にメタル化合物が形成さ
れ、かつ不純物の吸い上げが生じ、ｎ⁺ 拡散層１２ａ，
１２ｂ及びｎ^- 拡散層１３ａ，１３ｂの界面近傍の不純
物濃度が低下し、寄生抵抗が形成されてＭＯＳトランジ
スタの電流駆動能力が低下する。（ｂ）シリサイド膜と高濃度ソース／ドレイン拡散層
との界面の局部的な制御が困難であるため、その界面が
凹凸形状となり、浅いソース／ドレイン拡散層形成を行
うと、接合リーク電流が増大する。（ｃ）ソース／ドレイン領域を形成するときのイオン
注入ダメージを除去するために、イオン注入後にドライ
酸化雰囲気中で熱処理を行うと、工程が多くなる。（ｄ）ソース／ドレイン領域のｎ^- 拡散層１３ａ，１
３ｂの不純物濃度が低下することにより、ホットキャリ
ア耐性が劣化し、デバイス特性の信頼性が悪くなる。（ｅ）サイドウォールスペーサ１０ａ，１０ｂの材料
として高誘電率のシリコン窒化膜を用いているが、ドレ
イン領域のゲート電極近傍の電界緩和の効果が不十分で
ある。そのため、ホットエレクトロン耐性が向上しな
い。（ｆ）シリサイド膜上にある層間絶縁膜であるシリコ
ン酸化膜１６のストレスが該シリサイド膜のモフォロジ
ーの劣化を生じる。上記問題は、Ｎチャネル型ＭＯＳトランジスタのみでな
く、Ｐチャネル型ＭＯＳトランジスタでも同様に生じ
る。

【００１２】第２の従来例の問題点（ｉ）高融点金属膜２９として例えばチタンを形成す
る前に、シリコン基板２１の表面をアルゴンガスによる
逆スパッタリングによってエッチングし、自然酸化膜を
除去している。しかし、この方法では、シリコン基板２
１の表面の自然酸化膜を完全に除去できないばかりか、
逆スパッタリングによってシリコン基板２１の表面にＡ
ｒガスが注入されたり、あるいはダメージを与え、かつ
該シリコン基板２１の表面が凹凸形状になってしまう。（ii）チタンのシリサイド膜２９ａ，２９ｂからの固
相拡散を行う場合、そのシリサイド膜２９ａ，２９ｂの
結晶性が多結晶であり、それにｎ型の不純物をイオン注
入すると、該シリサイド膜２９ａ，２９ｂが非晶質状態
になる。そのため、その後に不純物のシリコン基板２１
へのドライブイン熱処理を行うと、シリサイド膜２９
ａ，２９ｂとソース／ドレイン拡散層との界面にＴｉ−
Ａｓのメタルドーパント化合物が折出し、不純物の拡散
を妨げる。なお、Ｐ型の不純物をイオン注入すると、Ｔ
ｉ−Ｂのメタルドーパント化合物が析出し、不純物の拡
散を妨げる。 (iii）前記メタルドーパント化合物は、主にチタンシ
リサイド膜２９ａ，２９ｂの粒界に集中して形成され
る。そのため、この粒界付近の拡散層は拡散が妨げら
れ、該拡散層とシリコン基板２１との界面が凹凸形状に
なってしまい、接合リーク電流の増大を生じさせる。（iv）シリサイド膜２９ａ，２９ｂからの固相拡散を
行うときの熱処理で、シリサイド膜２９ａ，２９ｂ上部
のシリコン酸化膜３０のストレスによって凝集が生じ、
該シリサイド膜２９ａ，２９ｂのモフォロジーが凹凸形
状になり、該シリサイド膜２９ａ，２９ｂを含む拡散層
のシート抵抗が増大する。（ｖ）シリサイド膜２９ａ，２９ｂとメタル配線との
コンタクトをとる場合、該シリサイド膜２９ａ，２９ｂ
の表面にはチタン酸化物３３という絶縁膜が形成されて
いる。そのため、メタル配線用のバリアメタル３５を形
成する前の逆スパッタリングでも、チタン酸化物３３が
十分に除去できず、メタル配線と十分なオーミックコン
タクトがとれない。本発明は、以上のような従来技術の
欠点を解決し、特性の優れたＭＯＳ半導体装置の製造方
法を提供するものである。

【００１３】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、サリサイド構造をなすＭＯＳ半導体
装置の製造方法において、次のような第１〜第９の工程
を順に施すようにしている。即ち、第１の工程では、シ
リコン基板上に、選択的にゲート酸化膜を介してゲート
電極を形成した後、それらの全面にシリコン酸化膜、シ
リコン窒化膜及びアモルファスシリコン膜を順次形成す
る。第２の工程では、異方性のドライエッチング法を用
いて前記アモルファスシリコン膜をエッチングし、前記
ゲート電極の側壁にサイドウォールスペーサを形成す
る。第３の工程では、前記シリコン窒化膜及びシリコン
酸化膜を異なるエッチング液によって順にエッチング除
去する。第４の工程では、前記シリコン基板上に高融点
金属膜を形成した後、２段階短時間熱処理法を用いて該
高融点金属膜を前記ゲート電極上及びソース／ドレイン
領域に自己整合的にシリサイド化すると共に、そのシリ
サイド化時において未反応の高融点金属膜をエッチング
液で選択的にエッチング除去する。第５の工程では、前
記シリサイド化された高融点金属のシリサイド膜中に、
ソース／ドレイン領域の低濃度拡散層形成のための不純
物をイオン注入する。第６の工程では、前記シリサイド
膜とシリコン基板の界面に、ソース／ドレイン領域の高
濃度拡散層形成のための不純物をイオン注入する。第７
の工程では、前記シリコン基板上に、シリコン酸化膜と
層間絶縁膜を順に形成する。第８の工程では、熱処理を
行って前記層間絶縁膜を平滑化すると共に、前記シリサ
イド膜からソース／ドレイン領域へ、固相拡散による不
純物のドライブインを行う。その後、第９の工程におい
て、前記ゲート電極及びソース／ドレイン領域とバリア
メタルを含むメタル配線とのコンタクトをとる。

【００１４】第２の発明では、第１の発明において、第
１の工程のシリコン酸化膜は、熱酸化法で形成し、第１
及び第７の工程のシリコン窒化膜と前記第１の工程のア
モルファスシリコン膜とは、ＬＰＣＶＤ法で形成し、第
２の工程のドライエッチング法としては、ＲＩＥ法を用
いる。さらに、第３の工程のシリコン酸化膜は、前記エ
ッチング液として界面活性材入りのバッファードフッ酸
溶液を用いてエッチング除去し、第４の工程の高融点金
属膜は、２周波励起プラズママグネトロンスパッタリン
グ法プロセス装置を用いて形成する。また、第７の工程
の層間絶縁膜は、常圧ＣＶＤ法で形成する。

【００１５】第３の発明では、サリサイド構造をなすＭ
ＯＳ半導体装置の製造方法において、次のような第１〜
第８の工程を順に施すようにしている。即ち、第１の工
程では、シリコン基板上に、選択的にゲート酸化膜を介
してシリコン窒化膜、第１の高融点金属シリサイド膜、
及び多結晶シリコン膜からなる３層構造のゲート電極を
形成する。第２の工程では、前記シリコン基板のシリコ
ン活性層上に露出している前記ゲート酸化膜をエッチン
グ液で除去した後、前記ゲート電極をマスクとして不純
物を該シリコン活性層にイオン注入して高濃度拡散層を
形成する。第３の工程では、前記シリコン活性層の表面
及び前記ゲート電極の側壁に酸化膜を形成し、全面にシ
リコン窒化膜とシリコン酸化膜を順に形成した後、異方
性のドライエッチング法を用いてそれらのシリコン酸化
膜及びシリコン窒化膜をエッチング除去し、前記ゲート
電極の側壁にサイドウォールスペーサを形成する。第４
の工程では、前記シリコン活性層上の酸化膜をエッチン
グ液でエッチング除去した後、高周波−直流（ＲＦ−Ｄ
Ｃ）結合型プラズマスパッタリング法を用いて該シリコ
ン活性層上に単結晶高融点金属膜を形成する。第５の工
程では、２段階短時間熱処理法を用いて前記シリコン活
性層上に自己整合的に第２の高融点金属シリサイド膜を
形成すると共に、その形成時において未反応高融点金属
膜をエッチング液で選択的にエッチング除去する。第６
の工程では、前記第２の高融点金属シリサイド膜中に不
純物をイオン注入した後、全面にシリコン窒化膜と層間
絶縁膜を順に形成する。第７の工程では、熱処理を行っ
て前記層間絶縁膜を平滑化すると共に、前記第２の高融
点金属シリサイド膜中の不純物を前記シリコン活性層中
へ固相拡散させて低濃度拡散層を形成する。その後、第
８の工程において、前記ゲート電極及び第２の高融点金
属シリサイド膜とバリアメタルを含むメタル配線とのコ
ンタクトをとる。

【００１６】第４の発明では、第３の発明において、第
２及び第４の工程のエッチング液としては、界面活性剤
入りのバッファードフッ酸溶液を用い、第３の工程の酸
化膜は、ドライ酸化雰囲気中で酸化して形成し、第３及
び第６の工程のシリコン窒化膜は、ＬＰＣＶＤ法を用い
て形成し、第３の工程のシリコン酸化膜及び前記第６の
工程の層間絶縁膜は、常圧ＣＶＤ法を用いて形成する。
また、第３の工程のドライエッチング法としては、ＲＩ
Ｅ法を用い、第５の工程のエッチング液としては、アン
モニア水、過酸化水素水及び水の混合液、塩酸、過酸化
水素水及び水の混合液、あるいは硫酸、過酸化水素水及
び水の混合液を用いる。

【００１７】第５の発明では、サリサイド構造をなすＭ
ＯＳ半導体装置の製造方法において、次のような第１〜
第１０の工程を順に施すようにしている。即ち、第１の
工程では、シリコン基板上の素子分離領域によって囲ま
れたシリコン活性層上に、選択的にゲート酸化膜を介し
て多結晶シリコン膜、第１の高融点金属シリサイド膜、
及び不純物を含むシリコン酸化膜からなる３層構造のゲ
ート電極を形成する。第２の工程では、前記シリコン活
性層上に露出している前記ゲート酸化膜をエッチング除
去した後、前記ゲート電極をマスクとして不純物を該シ
リコン活性層にイオン注入して高濃度拡散層を形成す
る。第３の工程では、前記シリコン活性層の表面及び前
記ゲート電極の側壁に酸化膜を形成した後、シリコン窒
化膜及び不純物を含むシリコン酸化膜を、前記ゲート電
極の側壁と前記素子分離領域上にそれぞれ選択的に形成
する。第４の工程では、２周波励起プラズママグネトロ
ンスパッタリング法を用いて前記シリコン基板上に高融
点金属膜を形成した後、２段階短時間熱処理法を用いて
前記シリコン活性層上のみを自己整合的にシリサイド化
して第２の高融点金属シリサイド膜を形成する。第５の
工程では、前記シリコン基板上に多結晶シリコン膜を形
成した後、その多結晶シリコン膜の下地の不純物を含む
シリコン酸化膜から該多結晶シリコン膜へ、該不純物を
選択的に固相拡散によってドライブイン拡散する。第６
の工程では、前記不純物が選択的に拡散された多結晶シ
リコン膜を、ドライエッチング法又はウェットエッチン
グ法を用いて選択的にエッチング除去し、前記不純物が
拡散されていない多結晶シリコン膜を前記シリコン活性
層上に自己整合的に残す。第７の工程では、前記シリコ
ン活性層上の多結晶シリコン膜中に、高濃度不純物をイ
オン注入する。第８の工程では、前記ゲート電極の上部
及び側壁と前記素子分離領域上の、不純物を含むシリコ
ン酸化膜を選択的にエッチング除去した後、全面にシリ
コン窒化膜と層間絶縁膜を順に形成する。第９の工程で
は、熱処理を行って前記層間絶縁膜を平滑化すると共
に、前記シリコン活性層上の多結晶シリコン膜中の高濃
度不純物を前記シリコン活性層中へ固相拡散させて低濃
度拡散層を形成する。その後、第１０の工程において、
前記ゲート電極及び前記シリコン活性層上の多結晶シリ
コン膜とバリアメタルを含むメタル配線とのコンタクト
をとる。

【００１８】

【作用】第１及び第２の発明によれば、以上のようにＭ
ＯＳ半導体装置の製造方法を構成したので、ソース／ド
レイン領域の拡散層を形成する前に、自己整合的にソー
ス／ドレイン領域とゲート電極表面をシリサイド化する
ので、該ソース／ドレイン領域の拡散層の低抵抗化が図
れる。高融点金属のシリサイド膜中に不純物をイオン注
入し、該シリサイド膜からの固相拡散によってソース／
ドレイン領域の低濃度拡散層を形成することは、該シリ
サイド膜と拡散層の界面の不純物濃度の低下を抑制し、
浅い結合を形成する働きがある。ソース／ドレイン領域
の低濃度拡散層を形成した後、ゲート電極近傍の高濃度
拡散層を形成するので、ホットキャリア耐性の向上が図
れる。シリサイド膜上に形成されるシリコン窒化膜は、
膜ストレスを緩和する働きがあり、さらにその上に層間
絶縁膜を形成することにより、該シリサイド膜の耐熱性
が向上する。しかも、膜厚ストレス緩和のためのシリコ
ン窒化膜は、ゲート電極の側壁に形成されるサイドウォ
ールスペーサのシリコン窒化膜の膜厚を厚くする働きが
あり、それによってソース／ドレイン領域におけるゲー
ト電極近傍の電界緩和が図れると共に、ホットキャリア
耐性の向上が図れる。第３及び第４の発明によれば、Ｒ
Ｆ−ＤＣ結合型プラズママグネトロンスパッタリング法
を用いる装置は、例えばｉｎ−ＳｉｔｕとＡｒ＋Ｈ₂ 機
能を備えており、イオン照射量とイオン照射エネルギー
を制御できる。このような装置を用いると、単結晶高融
点金属膜のシリコン活性層のみの形成が的確に行える。
さらに、高融点金属膜を形成する前は、例えば、同一プ
ロセスチャンバー内で、ｉｎ−ＳｉｔｕのＡｒ＋Ｈ₂ プ
ラズマスクリーニングが行え、シリコン基板表面を荒ら
すことなく、その上の自然酸化膜等の除去が行える。

【００１９】第２の高融点金属シリサイド膜からの固相
拡散によって低濃度拡散層が形成されるので、第２の高
融点金属シリサイド膜と拡散層の界面、及び該拡散層と
シリコン基板の界面が的確な形状となる。つまり、第２
の高融点金属シリサイド膜と拡散層の界面のメタルドー
パント化合物の析出物の形成が防止され、低い温度で、
浅い接合深さを持った拡散層が均一に制御性よく形成さ
れる。第２の高融点金属シリサイド膜上に形成されるシ
リコン窒化膜は、該第２の高融点金属シリサイド膜と層
間絶縁膜との間のストレスを緩和し、さらに該第２の高
融点金属シリサイド膜表面へのチタン酸化物のような絶
縁膜の形成を防止する働きがある。これにより、第２の
高融点金属シリサイド膜とメタル配線との間で、十分な
オーミックコンタクトがとれ、ＭＯＳ半導体装置の高速
化が図れる。第５の発明によれば、ソース／ドレイン領
域の高濃度拡散層を形成する前に、例えば、ｉｎ−Ｓｉ
ｔｕ、Ａｒ＋Ｈ₂ プラズマ表面クリーニング機能を備え
た２周波励起プラズマスパッタリング法を用いてシリコ
ン基板上に高融点金属膜を形成することにより、該高融
点金属膜とシリコン活性層の界面には自然酸化膜がな
く、かつの凹凸がなくなり、該シリコン活性層上に高品
質の高融点金属膜の形成が行える。２段階短時間熱処理
法を用いて、ソース／ドレイン領域の自己整合的な第２
の高融点金属シリサイド膜の形成が行われる。不純物を
含むシリコン酸化膜からの多結晶シリコン膜への固相拡
散と、その後の不純物を含む多結晶シリコン膜を例えば
アルカリ系のシリコンエッチング溶液等によって選択的
にエッチング除去することにより、シリコン活性層上へ
の自己整合的な多結晶シリコン膜の形成が行われる。

【００２０】このように、第２の高融点金属シリサイド
膜上に自己整合的に形成された多結晶シリコン膜に、不
純物をイオン注入し、この多結晶シリコン膜を固相拡散
源とし、第２の高融点金属シリサイド膜を通してシリコ
ン活性層中に高濃度拡散層を形成する。これにより、第
２の高融点金属シリサイド膜からの固相拡散による熱処
理により、該第２の高融点金属シリサイド膜とシリコン
活性層の界面に、結晶性析出物が形成されず、低温かつ
単時間で、浅い接合の形成が可能となる。多結晶シリコ
ン膜上部にシリコン窒化膜及び層間絶縁膜を順に形成し
た後に、熱処理が行われるので、第２の高融点金属シリ
サイド膜の上部膜ストレスによる膜質劣化が防止され、
該第２の高融点金属シリサイド膜形成後の熱処理による
膜質劣化のない、低抵抗の高濃度拡散の形成が行える。
即ち、第２の高融点金属シリサイド膜の耐熱性を向上さ
せるために、多結晶シリコン膜上部にシリコン窒化膜を
形成し、その後の熱処理による膜ストレス緩和により多
結晶シリコン膜及び第２の高融点金属シリサイド膜の膜
質及びモフォロジーの劣化を防止する。また、第２の高
融点金属シリサイド膜表面への高融点金属酸化物の形成
が抑制される。さらに、第２の高融点金属シリサイド膜
上に多結晶シリコン膜を形成することは、メタル配線用
コンタクトホール形成のためのエッチング時において、
該第２の高融点金属シリサイド膜の膜減りが防止され、
さらにソース／ドレイン領域のコンタクト特性が、その
後の熱処理によって劣化せず、ＭＯＳトランジスタの電
流駆動能力の向上及びホットエレクトロン耐性の優れ
た、高密度で高速なＭＯＳ半導体装置の製造を可能にさ
せる。第２の高融点金属シリサイド膜上に、自己整合的
に多結晶シリコン膜が形成されるので、例えば、フッ酸
溶液を用いてコンタクトホールの自然酸化膜の除去を行
った後に、メタル配線用のメタルスパッタリングが行え
る。これにより、第２の高融点金属シリサイド膜とメタ
ル配線との間に、十分なオーミック特性が得られ、高密
度で高速なＭＯＳ半導体装置の製造が可能となる。従っ
て、前記課題を解決できるのである。

【００２１】

【実施例】第１の実施例図１（ａ）〜（ｅ）及び図２（ａ）〜（ｄ）は、本発明
の第１の実施例のサリサイド構造をなすＭＯＳ半導体装
置の製造方法を示す製造工程図であり、この図を参照し
つつ本実施例の製造工程（１）〜（８）を説明する。（１）図１（ａ）の工程Ｐ型の面方位（１００）面のＣＺシリコン基板１０１
に、Ｎ型ウェル１０２を形成した後、ＬＯＣＯＳ法によ
って素子分離領域１０３を形成する。シリコン基板１の
表面に、ウルトラクリーンな窒素希釈されたドライ酸化
雰囲気中で、ゲート酸化膜１０４を１００Å程度形成す
る。次に、ゲート酸化膜１０４上に、ＬＰＣＶＤ法を用
いて２０００Å程度の多結晶シリコン膜を形成し、ホト
リソとエッチング技術によって該多結晶シリコン膜を選
択的にエッチングし、ゲート電極１０５を形成する。

【００２２】（２）図１（ｂ）の工程シリコン活性層上のゲート酸化膜１０４を、界面活性剤
入りのバッファードフッ酸溶液によって除去する。シリ
コン活性化層と、多結晶シリコン膜からなるゲート電極
１０５とに対し、ドライ酸素雰囲気中で熱処理を行い、
シリコン酸化膜１０６ａ，１０６ｂを形成する。ＬＰＣ
ＶＤ法を用いて全面に、シリコン窒化膜１０７を５００
Å程度形成し、続いて全面に、ＬＰＣＶＤ法を用いてア
モルファスシリコン膜１０８を２４００Å程度形成す
る。（３）図１（ｃ）の工程低イオンエネルギーで、アモルファスシリコン膜とシリ
コン窒化膜のエッチング選択性の高い異方性のＲＩＥ法
により、アモルファスシリコン膜１０８をエッチング
し、ゲート電極１０５の両側壁に、アモルファスシリコ
ン膜からなるサイドウォールスペーサ１０９ａ，１０９
ｂを形成する。このとき、シリコン窒化膜１０７は、エ
ッチング時のエッチング終了検出材料として有効であ
り、またエッチングによるシリコン基板１０１へのダメ
ージ防止材料として有効なものである。

【００２３】（４）図１（ｄ）の工程露出しているシリコン窒化膜１０７をウェットエッチン
グ法（例えば、熱リン酸溶液）を用いてエッチング除去
する。次に、シリコン活性層上のシリコン酸化膜１０６
ａとゲート電極１０５上部のシリコン酸化膜１０６ｂと
を、界面活性剤入りのバッファードフッ酸溶液を用いて
エッチング除去する。このエッチング液は、シリコン活
性層表面を荒さない組成比の制御されたものを用いる。
次に、２周波励起のプラズママグネトロンスパッタリン
グ法を用いて全面に、コバルト（Ｃｏ）あるいはチタン
（Ｔｉ）等の高融点金属膜１１０を２００Å〜５００Å
の範囲で形成する。（５）図１（ｅ）の工程短時間熱処理法を用い、高融点金属膜１１０をソース／
ドレイン領域とゲート電極１０５上部とに自己整合的に
シリサイド化し、高融点金属のシリサイド膜１１１ａ，
１１１ｂ，１１２を形成する。そして、素子分離領域１
０３及びサイドウォールスペーサ１０９ｃ，１０９ｄ上
の、シリサイド化していない高融点金属膜１１０を、標
準的なアルミニウムエッチング液を用いて室温でエッチ
ング除去する。その後、短時間熱処理法により、高融点
金属のシリサイド膜１１１ａ，１１１ｂ，１１２を完全
なダイシリサイド膜（例えば、ＣｏＳｉ₂）にする熱処
理を行う。（６）図２（ａ），（ｂ）の工程図２（ａ）に示すように、高濃度のｎ⁺ ソース／ドレイ
ン拡散層を形成するために、高融点金属のシリサイド膜
１１１ａ，１１１ｂ中に、ｎ型の不純物、例えばヒ素
（Ａｓ⁺ ）をイオン注入する。次に、図２（ｂ）に示す
ように、低濃度のｎ^- ソース／ドレイン拡散層を形成す
るために、高融点金属のシリサイド膜１１１ａ，１１１
ｂとシリコン基板１０１との界面付近に不純物濃度のピ
ークがくるように、ｎ型不純物、例えばリン（Ｐ⁺ ）を
イオン注入する。

【００２４】（７）図２（ｃ）の工程ＬＰＣＶＤ法を用いて全面に、シリコン窒化膜１１５を
５００Å程度形成する。続いて、常圧ＣＶＤ法を用い、
シリコン酸化膜１１６を１０００Å程度形成し、さらに
ボロン及びリンを含むシリコン窒化膜１１７を７０００
Å程度形成する。そして、ボロン及びリンを含むシリコ
ン窒化膜１１７の表面を活性化すると共に、ソース／ド
レイン拡散層を形成するために、８００℃程度の熱処理
を行い、シリサイド膜１１１ａ，１１１ｂ下に、高濃度
のｎ⁺ 拡散層１１３ａ，１１３ｂと低濃度のｎ^- 拡散層
１１４ａ，１１４ｂを形成する。（８）図２（ｄ）の工程ホトリソとエッチング技術により、シリコン活性層上と
ゲート電極１０５上とにコンタクトホール１１８を形成
した後、バリアメタルとしＴｉＮ層１１９を形成し、メ
タル配線との密着層として使う。その後、Ａｌ−Ｓｉ−
Ｃｕ層１２０を形成し、ホトリソとエッチング技術を用
いて該Ａｌ−Ｓｉ−Ｃｕ層１２０をエッチングし、メタ
ル配線を形成すれば、ＭＯＳ半導体装置の製造が終了す
る。

【００２５】以上のように、本実施例の製造方法では、
次のような利点がある。（ａ）ソース／ドレイン拡散層形成前に、自己整合的
にソース／ドレイン領域と多結晶シリコン膜からなるゲ
ート電極１０５の表面とをシリサイド化している。その
ため、ソース／ドレイン領域における浅い接合の拡散層
１１３ａ，１１３ｂ，１１４ａ，１１４ｂの低抵抗化
と、寄生抵抗によるＭＯＳトランジスタの電流駆動能力
を向上できる。従って、ホットキャリア耐性が向上す
る。（ｂ）シリサイド膜１１１ａ，１１１ｂと層間絶縁膜
であるシリコン酸化膜１１６との間に、シリコン窒化膜
１１５をバッファ層として用いたため、その後の熱処理
による該シリサイド膜１１１ａ，１１１ｂの耐熱性が向
上すると共に、膜ストレスによるシリコン基板１０１へ
の結晶誘起欠陥の発生を防止できる。しかも、サイドウ
ォールスペーサとして厚い高誘電率のシリコン窒化膜１
０７を形成してゲート電極１０５の両側壁のサイドウォ
ールスペーサ１０９ｃ，１０９ｄを形成することが可能
となる。そのため、高速で、信頼性の高いＬＳＩ等の半
導体集積回路を製造できる。なお、本実施例では、ＮチャネルＭＯＳトランジスタに
ついて述べたが、ＰチャネルＭＯＳトランジスタについ
ても、同様なプロセスを用いることができる。第２の実施例図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）は、本発明
の第２の実施例のサリサイド構造をなすＭＯＳ半導体装
置の製造方法を示す製造工程図であり、この図を参照し
つつ本実施例の製造工程（１）〜（５）を説明する。（１）図３（ａ）の工程Ｐ型の面方位（１００）面のＣＺシリコン基板２０１上
に、ＬＯＣＯＳ法を用いて素子分離領域２０２を形成す
る。シリコン基板２０１の表面に、ドライ酸化雰囲気中
でゲート酸化膜２０３を１００Å程度形成し、さらにそ
の上に、ゲート電極２０４を形成する。即ち、ゲート酸
化膜２０３上に、ＬＰＣＶＤ法を用いて２０００Å程度
の多結晶シリコン膜２０４ａを形成し、その上に、ＤＣ
マグネトロンスパッタリング法により、高融点金属のシ
リサイド膜（例えば、タングステンシリサイドＷＳ
ｉ₂）２０４ｂを１０００Å程度形成する。続いて、Ｌ
ＰＣＶＤ法を用いてシリコン窒化膜２０４ｃを５００Å
程度形成する。そして、異方性のＲＩＥ法により、多結
晶シリコン膜２０４ａ、高融点金属のシリサイド膜２０
４ｂ、及びシリコン窒化膜２０４ｃを同時にエッチング
し、ゲート電極２０４を形成する。ゲート電極２０４の
形成後、界面活性剤入りのバッファードフッ酸溶液を用
い、シリコン活性層上のゲート酸化膜２０３をエッチン
グ除去した後、該シリコン活性層表面に、リンをイオン
注入して低濃度のｎ^- 拡散層２０５ａ，２０５ｂを形成
する。そして、シリコン活性層表面とゲート電極２０４
の側壁とをドライ酸化雰囲気中で酸化し、酸化膜２０６
を形成する。ＬＰＣＶＤ法を用いて全面に、シリコン窒
化膜２０７を５００Å程度形成し、続いて常圧ＣＶＤ法
により、シリコン酸化膜２０８を２０００Å程度形成す
る。次に、異方性のＲＩＥ法を用いてシリコン酸化膜２
０８及びシリコン窒化膜２０７をエッチング除去し、ゲ
ート電極２０４の両側壁にサイドウォールスペーサを形
成する。その後、界面活性剤入りのバッファードフッ酸
溶液を用い、シリコン活性層上の酸化膜２０６をエッチ
ング除去する。

【００２６】（２）図３（ｂ）の工程ＲＦ−ＤＣ結合型プラズマスパッタリング法を用い、高
融点金属膜（例えば、チタン膜）２０９を２００〜５０
０Åの範囲で形成する。即ち、シリコン活性層表面をＡ
ｒ＋Ｈ₂雰囲気中で表面プラズマクリーニングを行い、
カーボンや自然酸化膜等をエッチング除去した後、シリ
コン基板２０１を大気にさらさないで、全面に、イオン
照射量とイオン照射エネルギーが完全に制御された状態
で、チタン膜２０９を２００〜５００Åの範囲内で形成
する。このとき、シリコン基板２０１上のシリコン活性
層表面には、単結晶のチタンが形成できる最適な直流バ
イアスが印加されている。しかし、素子分離領域２０２
やゲート電極２０４上のチタン膜２０９には、直流バイ
アスが印加されていない。そのため、チタン膜２０９の
うち、シリコン活性層表面上のみに単結晶チタン膜２０
９ａ，２０９ｂが形成されることになる。

【００２７】（３）図３（ｃ），（ｄ）及び図４
（ａ）の工程図３（ｃ）に示すように、２段階短時間熱処理法によ
り、次のようにしてソース／ドレイン領域を自己整合的
にシリサイド化する。まず、第１段目の短時間熱処理と
して、６００〜７００℃の温度範囲内で３０秒間、Ｎ₂
雰囲気中で部分的に単結晶チタン膜２０９ａ，２０９ｂ
をシリサイド化してシリサイド膜２０９ｃ，２０９ｄを
形成する。このとき、全面にＴｉＮ層２１０が形成され
る。次に、図３（ｄ）に示すように、アンモニア水（Ｎ
Ｈ₄ＯＨ）、過酸化水素水（Ｈ₂Ｏ₂）、及び水（Ｈ₂
Ｏ）の混合液を用いて室温で、表面のＴｉＮ層２１０と
未反応のチタン膜２０９とをエッチング除去する。その
後、第２段階目の短時間熱処理として、７００〜９００
℃の温度範囲で３０秒間、Ｎ₂雰囲気中で完全な化学量
論的なチタンダイシリサイド（ＴｉＳｉ₂）膜２０９
ｅ，２０９ｆを形成する。図４（ａ）に示すように、チ
タンダイシリサイド膜２０９ｅ，２０９ｆ中に、ｎ型不
純物をイオン注入する。例えば、加速エネルギー５０Ｋ
ｅＶ、ドーズ量５×１０¹⁵cm^-2の条件で、ヒ素（Ａｓ
⁺ ）をイオン注入する。

【００２８】（４）図４（ｂ）の工程ＬＰＣＶＤ法を用いて全面に、シリコン窒化膜２１１を
５００Å程度形成した後、常圧ＣＶＤ法を用いてシリコ
ン酸化膜２１２を１０００Å程度形成し、さらにボロン
及びリンを含むシリコン酸化膜２１３を７０００Å程度
形成する。

【００２９】次に、ボロン及びリンを含むシリコン酸化
膜２１３の表面を平滑化するために、８００〜９００℃
の範囲内で３０〜６０分間、Ｎ₂ガス雰囲気中で熱処理
を行う。この熱処理と同時に、チタンダイシリサイド膜
２０９ｅ，２０９ｆからの固相拡散を行い、ソース／ド
レイン領域における低濃度のｎ深い拡散層２１４ａ，２
１４ｂを形成する。このチタンダイシリサイド膜２０９
ｅとｎ⁺ 拡散層２０５ａの界面、及びｎ⁺拡散層２１４
ａとシリコン基板２０１の界面の拡大図を図４（ｂ−
１）に示す。この図から明らかなように、各界面がほと
んど均一にスムーズに形成されることがわかる。しか
も、チタンダイシリサイド膜２０９ｅと上部のシリコン
窒化膜２１１の界面には、チタン酸化物等の絶縁膜が形
成されていないばかりか、該チタンダイシリサイド膜２
０９ｅとｎ⁺ 拡散層２０５ａとの界面にも、Ｔｉ−Ａｓ
等のメタルドーパント化合物の折出物が形成されていな
い。（５）図４（ｃ）の工程ホトリソとエッチング技術により、シリコン活性層上部
とゲート電極２０４上部にコンタクトホール２１５を形
成した後、ＤＣマグネトロンスパッタリング法を用い
て、バリアメタルとなるＴｉＮ層２１６を形成する。続
いて、同じＤＣマグネトロンスパッタリング法を用いて
Ａｌ−Ｓｉ−Ｃｕ層２１７を形成する。その後、ホトリ
ソとエッチング技術により、Ａｌ−Ｓｉ−Ｃｕ層２１７
及びＴｉＮ層２１６をエッチングしてメタル配線を形成
すれば、ＭＯＳ半導体装置の製造が終了する。

【００３０】以上のように、本実施例の製造方法では、
次のような利点を有する。（ａ）単結晶チタンダイシリサイド膜２０９ｅ，２０
９ｆを用いた固相拡散によってｎ⁺ 拡散層２１４ａ，２
１４ｂを形成するようにしている。そのため、以後の製
造工程では、低温かつ短時間で、均一に浅い接合が形成
できるようになると共に、ソース／ドレイン領域に寄生
抵抗が形成されなくなり、該ソース／ドレイン領域のシ
ート抵抗の低抵抗化が可能となる。従って、ＭＯＳトラ
ンジスタの電流駆動能力が向上し、ホットキャリア耐性
の優れたデバイスを実現できる。（ｂ）単結晶チタンダイシリサイド膜２０９ｅ，２０
９ｆの上部にシリコン窒化膜２１１を設け、そのシリコ
ン窒化膜２１１を熱による膜ストレス緩和のためのバッ
ファ層として用いている。そのため、その後の熱処理に
よるチタンダイシリサイド膜２０９ｅ，２０９ｆの耐熱
性が向上すると共に、膜ストレスによるシリコン基板２
０１への結晶誘起欠陥の発生を防止できる。従って、高
密度かつ高速の信頼性の高いＬＳＩ等の半導体集積回路
を実現できる。なお、本実施例では、ＮチャネルＭＯＳ
トランジスタについて述べたが、ＰチャネルＭＯＳトラ
ンジスタについても、同様なプロセスを用いることがで
きる。第３の実施例図５（ａ）〜（ｄ）及び図６（ａ），（ｂ）は、本発明
の第３の実施例のサリサイド構造をなすＭＯＳ半導体装
置の製造方法を示す製造工程図であり、この図を参照し
つつ本実施例の製造工程（１）〜（６）を説明する。（１）図５（ａ）の工程Ｐ型の面方位（１００）面のＣＺシリコン基板３０１上
に、トレンチ分離法を用いて素子分離領域３０２を形成
した後、該素子分離領域３０２の反転防止用のチャネル
ストッパ層３０３を形成する。次に、ドライ酸化雰囲気
中でシリコン活性層上を酸化し、ゲート酸化膜３０４を
１００Å程度形成した後、その上に、選択的にゲート電
極３０５を形成する。即ち、ゲート酸化膜３０４上に、
ＬＰＣＶＤ法を用いて多結晶シリコン膜３０５ａを１５
００Å程度形成し、続いて２周波励起のマグネトロンス
パッタリング法を用いて、高融点金属のシリサイド膜３
０５ｂを１０００Å程度形成した後、常圧ＣＶＤ法を用
いてリンを含むシリコン酸化膜３０５ｃを１０００Å程
度形成する。そして、多結晶シリコン膜３０５ａ、高融
点金属のシリサイド膜３０５ｂ、及びシリコン酸化膜３
０５ｃを同時に異方性のＲＩＥ法を用いてエッチング
し、ゲート電極３０５を形成する。界面活性材入りのバ
ッファードフッ酸溶液を用い、シリコン活性層上のゲー
ト酸化膜３０４をエッチング除去する。シリコン基板３
０１が露出したシリコン活性層上に、ゲート電極３０５
をマスクにして高濃度浅い不純物層であるｎ⁺ 拡散層３
０６ａ，３０６ｂをイオン注入法によって形成する。シ
リコン活性層上とゲート電極３０５の側壁とをドライ酸
化雰囲気中で酸化し、酸化膜３０７を形成する。この酸
化工程は、ｎ⁺ 拡散層形成時のイオン注入ダメージを除
去する効果もある。次に、ＬＰＣＶＤ法を用いて全面
に、シリコン窒化膜３０８を５００Å程度形成し、続い
て常圧ＣＶＤ法を用いてリンを含むシリコン酸化膜３０
９を１０００Å程度形成する。ホトリソ技術とエッチン
グ技術により、シリコン活性層以外の領域に、リンを含
むシリコン酸化膜３０９とシリコン窒化膜３０８を残す
ようにする。なお、ゲート電極３０５の両側壁には、リ
ンを含むシリコン酸化膜３０９とシリコン窒化膜３０８
のサイドウォールスペーサ３１０が形成される。

【００３１】（２）図５（ｂ）の工程２周波励起プラズママグネトロンスパッタリング法を用
いて全面に、高融点金属膜（例えば、チタン）を２００
〜５００Åの範囲内で形成する。この高融点金属膜を形
成する前に、必ずシリコン活性層表面の自然酸化膜等の
汚染物質を除去するため、ｉｎ−ＳｉｔｕのＡｒ＋Ｈ₂
雰囲気中で表面プラズマクリーニングを行う。このと
き、シリコン活性層上は、荒れることなく、スムーズな
表面を維持できる。次に、２段階短時間熱処理法を用
い、ソース／ドレイン領域のみを自己整合的にシリサイ
ド化し、高融点金属のシリサイド膜３１１ａ，３１１ｂ
を形成する。即ち、第１段階目の短時間熱処理法では、
５００〜７００℃の範囲内で３０秒間、Ｎ₂雰囲気中で
加熱を行う。そして、未反応のＴｉとＴｉＮ層を、アン
モニア水（ＮＨ₄ＯＨ）、過酸化水素水（Ｈ₂Ｏ₂）、
及び水（Ｈ₂Ｏ）の混合液を用いて室温で選択的にエッ
チング除去する。次に、第２段階目の短時間熱処理法で
は、７００〜９００℃の範囲で３０秒間、Ｎ₂雰囲気中
で、完全な化学量論的な組成であるチタンダイシリサイ
ド（ＴｉＳｉ₂）膜３１１ａ，３１１ｂになるように熱
処理を行う。（３）図５（ｃ）の工程ＬＰＣＶＤ法を用いて全面に、多結晶シリコン膜３１２
を１０００Å程度形成する。そして、８００〜９００℃
の温度範囲内で３０〜６０分間、Ｎ₂雰囲気中で熱処理
を行い、多結晶シリコン膜３１２下のリンを含むシリコ
ン酸化膜３０５ｃ，３０９から、リン不純物を該多結晶
シリコン膜３１２中にドライブインする。このとき、シ
リコン活性層上の多結晶シリコン膜３１２には、リンが
ほとんど拡散しないように熱処理条件を最適化する。

【００３２】（４）図５（ｄ）の工程アルカリ系のシリコンエッチング溶液によるウェットエ
ッチング法か、あるいは選択性の良好な等方性のＲＩＥ
法を用い、素子分離領域３０２及びゲート電極３０５上
のリンを含む多結晶シリコン膜３１２を選択的にエッチ
ング除去する。そして、残ったソース／ドレイン領域上
の多結晶シリコン膜３１２ａ，３１２ｂ中に、ｎ型不純
物、例えばヒ素（Ａｓ⁺ ）をイオン注入法によって注入
する。（５）図６（ａ）の工程希フッ酸溶液を用い、素子分離領域３０２上とゲート電
極３０５の側壁及び上面とに形成された、リンを含むシ
リコン酸化膜３０５ｃ，３０９を、エッチング除去す
る。ＬＰＣＶＤ法を用いて全面に、シリコン窒化膜３１
３を５００Å程度形成し、続いて常圧ＣＶＤ法を用い、
シリコン酸化膜３１４とボロン及びリンを含むシリコン
酸化膜３１５とを連続的に形成する。次に、８００〜９
００℃の範囲内で３０〜６０分間、Ｎ₂雰囲気中で熱処
理を行い、ボロン及びリンを含むシリコン酸化膜３１５
の表面を平坦化すると共に、多結晶シリコン膜３１２
ａ，３１２ｂからの固相拡散を行ってソース／ドレイン
領域において低濃度のｎ深い拡散層３１６ａ，３１６ｂ
を形成する。その後、短時間熱処理法を用い、８００〜
９００℃程度の範囲内で１０〜３０秒間、Ｎ₂雰囲気中
で熱処理を行う。（６）図６（ｂ）の工程ホトリソとエッチング技術を用い、シリコン活性層上と
ゲート電極３０５上とにコンタクトホール３１７を形成
する。そして、ＤＣマグネトロンスパッタリング法を用
い、バリアメタルとなるＴｉＮ層３１８とＡｌ−Ｓｉ−
Ｃｕ層３１９の２層積層メタル配線層を形成し、そのメ
タル配線層をホトリソとエッチング技術を用いてエッチ
ングし、メタル配線を形成すれば、ＭＯＳ半導体装置の
製造が終了する。

【００３３】以上のように、本実施例の製造方法では、
次のような利点がある。（ａ）自己整合的にソース／ドレイン領域に形成した
高融点金属のシリサイド膜３１１ａ，３１１ｂ上に、自
己整合的に多結晶シリコン膜３１２ａ，３１２ｂを形成
し、この多結晶シリコン膜３１２ａ，３１２ｂ中から固
相拡散によって高融点金属のシリサイド膜３１１ａ，３
１１ｂ下へ、低濃度のｎ深い拡散層３１６ａ，３１６ｂ
を形成するようにしている。そのため、以後の製造工程
では、低温かつ短時間で均一に、浅い接合が形成できる
と共に、ソース／ドレイン領域に寄生抵抗が形成されな
くなるため、該ソース／ドレイン領域の低抵抗化が可能
となる。従って、ＭＯＳトランジスタの電流駆動能力を
向上できると共に、ホットキャリア耐性の優れた信頼性
の高いデバイスを実現できる。（ｂ）ソース／ドレイン領域の高融点金属のシリサイ
ド膜３１１ａ，３１１ｂ上には、多結晶シリコン３１２
ａ，３１２ｂとシリコン窒化膜３１３という熱による膜
ストレス緩和のためのバッファ層が形成されている。そ
のため、その後の熱処理によるシリサイド膜３１１ａ，
３１１ｂの耐熱性を向上できると共に、膜ストレスによ
るシリコン基板３０１への結晶誘起欠陥の発生を防止で
きる。従って、高密度でかつ高速化が可能な信頼性の高
いＬＳＩ等の半導体集積回路を実現できる。（ｃ）ＭＯＳトランジスタのサイドウォールスペーサ
３１０として、高誘電率のシリコン窒化膜３０８が形成
されているため、ソース／ドレイン領域におけるゲート
電極３０５近傍の電界が緩和され、ホットエレクトロン
耐性が向上でき、信頼性の高いＬＳＩ等の半導体集積回
路を実現できる。なお、本実施例では、ＮチャネルＭＯＳトランジスタに
ついて述べたが、ＰチャネルＭＯＳトランジスタについ
ても、同様なプロセスを用いることができる。本発明
は、上記実施例に限定されず、各製造工程で使用される
材料や方法等を他のものに代えたり、あるいは上記実施
例の複数の製造工程中の一部を省略したり、あるいは新
たな製造工程を付加する等、種々の変更が可能である。

【００３４】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、ソース／ドレイン領域の拡散層形成
前に、高融点金属膜を自己整合的にゲート電極上及びソ
ース／ドレイン領域上にシリサイド化するようにしたの
で、浅い接合のソース／ドレイン領域の拡散層を低抵抗
化できると共に、寄生抵抗によるＭＯＳトランジスタの
電流駆動能力の低下を防止でき、ホットキャリア耐性の
向上が期待できる。さらに、シリサイド膜と層間絶縁膜
との間にバッファ層であるシリコン窒化膜を形成するよ
うにしたので、その後の熱処理によるシリサイド膜の耐
熱性を向上できると共に、膜ストレスによるシリコン基
板への結晶誘起欠陥の発生を防止できる。しかも、サイ
ドウォールスペーサとして厚い高誘電率のシリコン窒化
膜を形成し、該ゲート電極の側壁のサイドウォールスペ
ーサを形成することが可能となり、高速で、信頼性の高
いＭＯＳ半導体装置を製造できる。第３及び第４の発明
によれば、第２の高融点金属シリサイド膜を用いた固相
拡散によって高濃度拡散層を形成するようにしたので、
以後の製造工程では、低温かつ短時間で、均一に、浅い
接合が形成できると共に、ソース／ドレイン領域を低抵
抗化できる。そのため、ＭＯＳトランジスタの電流駆動
能力が向上し、ホットキャリア耐性の優れたＭＯＳ半導
体装置を製造できる。さらに、第２の高融点金属シリサ
イド膜上にシリコン窒化膜を形成するようにしているの
で、該シリコン窒化膜が熱による膜ストレス緩和のため
のバッファ層として作用し、その後の熱処理による第２
の高融点金属シリサイド膜の耐熱性が向上すると共に、
膜ストレスによるシリコン基板への結晶誘起欠陥の発生
を防止できる。そのため、高密度でかつ高速の信頼性の
高いＭＯＳ半導体装置を製造できる。

【００３５】第５の発明によれば、自己整合的にシリコ
ン活性層上に形成した第２の高融点金属シリサイド膜上
に、自己整合的に多結晶シリコン膜を形成し、該多結晶
シリコン膜中から固相拡散によって該第２の高融点金属
シリサイド膜下へ低濃度の深い拡散層を形成するように
したので、以後の製造工程では、低温かつ短時間で、均
一に浅い接合を形成できると共に、ソース／ドレイン領
域に寄生抵抗が形成されなくなるため、該ソース／ドレ
イン領域を低抵抗化できる。そのため、ＭＯＳトランジ
スタの電流駆動能力を向上でき、ホットキャリア耐性の
優れた信頼性の高いＭＯＳ半導体装置を製造できる。さ
らに、ソース／ドレイン領域の第２の高融点金属シリサ
イド膜上には、多結晶シリコン膜とシリコン窒化膜とい
う熱による膜ストレスの緩和のためのバッファ層が形成
されているので、その後の熱処理による第２の高融点金
属シリサイド膜の耐熱性を向上できると共に、膜ストレ
スによるシリコン基板への結晶誘起欠陥の発生を防止で
きる。そのため、高密度でかつ高速化が可能な信頼性の
高いＭＯＳ半導体装置を製造できる。しかも、ＭＯＳト
ランジスタのサイドウォールスペーサとして高誘電率の
シリコン窒化膜が形成されているので、ソース／ドレイ
ン領域におけるゲート電極近傍の電界が緩和され、ホッ
トエレクトロン耐性を向上でき、信頼性の高いＭＯＳ半
導体装置を製造できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＭＯＳ半導体装置の製
造方法を示す製造工程図である。

【図２】本発明の第１の実施例のＭＯＳ半導体装置の製
造方法を示す製造工程図である。

【図３】本発明の第２の実施例のＭＯＳ半導体装置の製
造方法を示す製造工程図である。

【図４】本発明の第２の実施例のＭＯＳ半導体装置の製
造方法を示す製造工程図である。

【図５】本発明の第３の実施例のＭＯＳ半導体装置の製
造方法を示す製造工程図である。

【図６】本発明の第３の実施例のＭＯＳ半導体装置の製
造方法を示す製造工程図である。

【図７】第１の従来例のＭＯＳ半導体装置の製造方法を
示す製造工程図である。

【図８】第１の従来例のＭＯＳ半導体装置の製造方法を
示す製造工程図である。

【図９】第２の従来例のＭＯＳ半導体装置の製造方法を
示す製造工程図である。

【図１０】第２の従来例のＭＯＳ半導体装置の製造方法
を示す製造工程図である。

【符号の説明】

１０１，２０１，３０１シリコン基板１０４，２０３，３０４ゲート酸化膜１０５，２０４，３０５ゲート電極１０６ａ，１０６ｂ，１１６，２０８，２１２，２１
３，３０５ｃ，３０９，３１４，３１５
シリコン酸化膜１０７，１１５，１１７，２０４ｃ，２０７，２１１，
３０８，３１３シリコン窒化膜１０９，１０９ｂ，１０９ｃ，１０９ｄ，３１０サ
イドウォールスペーサ１１０
高融点金属膜１１１ａ，１１１ｂ，１１２，２０４ｂ，２０９ｃ，２
０９ｄ，２０９ｅ，２０９ｆ，３０５ｂ，３１１ａ，３
１１ｂシリサイド膜１１３ａ，１１３ｂ，２０５ａ，２０５ｂ，３０６ａ，
３０６ｂｎ⁺ 拡散層１１４ａ，１１４ｂ，２１４ａ，２１４ｂ，３１６ａ，
３１６ｂｎ拡散層１１８，２１５，３１７コンタクトホー
ル１１９，２１６，３１８ＴｉＮ層１２０，２１７，３１９Ａｌ−Ｓｉ−Ｃ
ｕ層２０４ａ，３０５ａ，３１２，３１２ａ，３１２ｂ
多結晶シリコン膜２０６，３０７，酸化膜２０９チタン膜２０９ａ，２０９ｂ単結晶チタン膜３０２素子分離領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/28 ３０１Ｔ 7376−4Ｍ 21/316 Ｂ 7352−4Ｍ

Claims

【特許請求の範囲】

【請求項１】サリサイド構造をなすＭＯＳ半導体装置
の製造方法において、シリコン基板上に、選択的にゲート酸化膜を介してゲー
ト電極を形成した後、それらの全面にシリコン酸化膜、
シリコン窒化膜及びアモルファスシリコン膜を順次形成
する第１の工程と、異方性のドライエッチング法を用いて前記アモルファス
シリコン膜をエッチングし、前記ゲート電極の側壁にサ
イドウォールスペーサを形成する第２の工程と、前記シリコン窒化膜及びシリコン酸化膜を異なるエッチ
ング液によって順にエッチング除去する第３の工程と、前記シリコン基板上に高融点金属膜を形成した後、２段
階短時間熱処理法を用いて該高融点金属膜を前記ゲート
電極上及びソース／ドレイン領域に自己整合的にシリサ
イド化すると共に、そのシリサイド化時において未反応
の高融点金属膜をエッチング液で選択的にエッチング除
去する第４の工程と、前記シリサイド化された高融点金属のシリサイド膜中
に、ソース／ドレイン領域の低濃度拡散層形成のための
不純物をイオン注入する第５の工程と、前記シリサイド膜とシリコン基板の界面に、ソース／ド
レイン領域の高濃度拡散層形成のための不純物をイオン
注入する第６の工程と、前記シリコン基板上に、シリコン酸化膜と層間絶縁膜を
順に形成する第７の工程と、熱処理を行って前記層間絶縁膜を平滑化すると共に、前
記シリサイド膜からソース／ドレイン領域へ、固相拡散
による不純物のドライブインを行う第８の工程と、前記ゲート電極及びソース／ドレイン領域とバリアメタ
ルを含むメタル配線とのコンタクトをとる第９の工程と
を、順に施すことを特徴とするＭＯＳ半導体装置の製造方
法。
【請求項２】前記第１の工程のシリコン酸化膜は、熱
酸化法で形成し、前記第１及び第７の工程のシリコン窒化膜と前記第１の
工程のアモルファスシリコン膜とは、減圧化学的気相成
長法で形成し、前記第２の工程のドライエッチング法としては、反応性
イオンエッチング法を用い、前記第３の工程のシリコン酸化膜は、前記エッチング液
として界面活性材入りのバッファードフッ酸溶液を用い
てエッチング除去し、前記第４の工程の高融点金属膜は、２周波励起プラズマ
マグネトロンスパッタリング法を用いて形成し、前記第７の工程の層間絶縁膜は、常圧化学的気相成長法
で形成する、ことを特徴とする請求項１記載のＭＯＳ半導体装置の製
造方法。
【請求項３】サリサイド構造をなすＭＯＳ半導体装置
の製造方法において、シリコン基板上に、選択的にゲート酸化膜を介してシリ
コン窒化膜、第１の高融点金属シリサイド膜、及び多結
晶シリコン膜からなる３層構造のゲート電極を形成する
第１の工程と、前記シリコン基板のシリコン活性層上に露出している前
記ゲート酸化膜をエッチング液で除去した後、前記ゲー
ト電極をマスクとして不純物を該シリコン活性層にイオ
ン注入して高濃度拡散層を形成する第２の工程と、前記シリコン活性層の表面及び前記ゲート電極の側壁に
酸化膜を形成し、全面にシリコン窒化膜とシリコン酸化
膜を順に形成した後、異方性のドライエッチング法を用
いてそれらのシリコン酸化膜及びシリコン窒化膜をエッ
チング除去し、前記ゲート電極の側壁にサイドウォール
スペーサを形成する第３の工程と、前記シリコン活性層上の酸化膜をエッチング液でエッチ
ング除去した後、高周波−直流結合型プラズマスパッタ
リング法を用いて該シリコン活性層上に単結晶高融点金
属膜を形成する第４の工程と、２段階短時間熱処理法を用いて前記シリコン活性層上に
自己整合的に第２の高融点金属シリサイド膜を形成する
と共に、その形成時において未反応高融点金属膜をエッ
チング液で選択的にエッチング除去する第５の工程と、前記第２の高融点金属シリサイド膜中に不純物をイオン
注入した後、全面にシリコン窒化膜と層間絶縁膜を順に
形成する第６の工程と、熱処理を行って前記層間絶縁膜を平滑化すると共に、前
記第２の高融点金属シリサイド膜中の不純物を前記シリ
コン活性層中へ固相拡散させて低濃度拡散層を形成する
第７の工程と、前記ゲート電極及び第２の高融点金属シリサイド膜とバ
リアメタルを含むメタル配線とのコンタクトをとる第８
の工程とを、順に施すことを特徴とするＭＯＳ半導体装置の製造方
法。
【請求項４】前記第２及び第４の工程のエッチング液
としては、界面活性剤入りのバッファードフッ酸溶液を
用い、前記第３の工程の酸化膜は、ドライ酸化雰囲気中で酸化
して形成し、前記第３及び第６の工程のシリコン窒化膜は、減圧化学
的気相成長法を用いて形成し、前記第３の工程のシリコン酸化膜及び前記第６の工程の
層間絶縁膜は、常圧化学的気相成長法を用いて形成し、前記第３の工程のドライエッチング法としては、反応性
イオンエッチング法を用い、前記第５の工程のエッチング液としては、アンモニア
水、過酸化水素水及び水の混合液、塩酸、過酸化水素水
及び水の混合液、あるいは硫酸、過酸化水素水及び水の
混合液を用いる、ことを特徴とする請求項３記載のＭＯＳ半導体装置の製
造方法。
【請求項５】サリサイド構造をなすＭＯＳ半導体装置
の製造方法において、シリコン基板上の素子分離領域によって囲まれたシリコ
ン活性層上に、選択的にゲート酸化膜を介して多結晶シ
リコン膜、第１の高融点金属シリサイド膜、及び不純物
を含むシリコン酸化膜からなる３層構造のゲート電極を
形成する第１の工程と、前記シリコン活性層上に露出している前記ゲート酸化膜
をエッチング除去した後、前記ゲート電極をマスクとし
て不純物を該シリコン活性層にイオン注入して高濃度拡
散層を形成する第２の工程と、前記シリコン活性層の表面及び前記ゲート電極の側壁に
酸化膜を形成した後、シリコン窒化膜及び不純物を含む
シリコン酸化膜を、前記ゲート電極の側壁と前記素子分
離領域上にそれぞれ選択的に形成する第３の工程と、２周波励起プラズママグネトロンスパッタリング法を用
いて前記シリコン基板上に高融点金属膜を形成した後、
２段階短時間熱処理法を用いて前記シリコン活性層上の
みを自己整合的にシリサイド化して第２の高融点金属シ
リサイド膜を形成する第４の工程と、前記シリコン基板上に多結晶シリコン膜を形成した後、
その多結晶シリコン膜の下地の不純物を含むシリコン酸
化膜から該多結晶シリコン膜へ、該不純物を選択的に固
相拡散によってドライブイン拡散する第５の工程と、前記不純物が選択的に拡散された多結晶シリコン膜を、
ドライエッチング法又はウェットエッチング法を用いて
選択的にエッチング除去し、前記不純物が拡散されてい
ない多結晶シリコン膜を前記シリコン活性層上に自己整
合的に残す第６の工程と、前記シリコン活性層上の多結晶シリコン膜中に、高濃度
不純物をイオン注入する第７の工程と、前記ゲート電極の上部及び側壁と前記素子分離領域上
の、不純物を含むシリコン酸化膜を選択的にエッチング
除去した後、全面にシリコン窒化膜と層間絶縁膜を順に
形成する第８の工程と、熱処理を行って前記層間絶縁膜を平滑化すると共に、前
記シリコン活性層上の多結晶シリコン膜中の高濃度不純
物を前記シリコン活性層中へ固相拡散させて低濃度拡散
層を形成する第９の工程と、前記ゲート電極及び前記シリコン活性層上の多結晶シリ
コン膜とバリアメタルを含むメタル配線とのコンタクト
をとる第１０の工程とを、順に施すことを特徴とするＭＯＳ半導体装置の製造方
法。