JP3893997B2

JP3893997B2 - 半導体装置の製造方法

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、電界効果トランジスタ（ＦＥＴ）のゲート電極形成工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴い、微細加工技術への要求が厳しいものとなっている。例えば、ポリシリコンをはじめとするシリコン系材料を用いたゲート加工に関しても、異方性と高選択比を両立するプロセスの開発が強く望まれている。
【０００３】
酸化膜系以外の材料をプラズマエッチングした場合における、異方性形状の確保については、エッチング断面に形成される側壁保護膜によってなされている。側壁保護膜は、プラズマエッチング時に生成して気化した反応生成物が、プラズマ中で再解離あるいは反応し、エッチング断面に堆積することにより形成される。
【０００４】
側壁保護膜が厚く形成された場合、設計寸法とエッチング後の実際の寸法との寸法変換差が大きくなったり、寸法変換差のばらつきが大きくなったりしやすい。そこで、最近、寸法変換差の絶対値とばらつきを小さくする目的で、高速排気を行いながらエッチングが行われている。この場合、エッチング処理中に反応生成物がプラズマ中で再解離するのが抑制され、堆積物が少なくなり、側壁保護膜が薄膜化する。
【０００５】
しかしながら、このように側壁保護膜を薄膜化すると、エッチング断面が局所的に過剰にエッチングされるサイドエッチングやノッチングが発生しやすくなる。サイドエッチングやノッチングを防止する方法としては、基板印加バイアスを上昇させ、エッチング速度を高くする方法があるが、この場合には、下地のゲート絶縁膜とゲート材料とのエッチング選択比が低下したり、ゲート絶縁膜にプラズマダメージが発生したりするおそれがある。
【０００６】
一方、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）とｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）とで構成されるＣＭＯＳ半導体装置においては、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴのゲート電極として、ともにｎ型ポリシリコンゲート電極が用いられることが多い。この場合は、ｎＭＯＳＦＥＴは表面チャネル型、ｐＭＯＳＦＥＴは埋め込みチャネル型として使用される。
【０００７】
しかしながら、ＣＭＯＳ半導体装置を微細化するに伴い、埋め込みチャネル型では短チャネル効果の抑制が困難となって来ている。ｐＭＯＳＦＥＴも埋め込みチャネル型でなく表面チャネル型とするためには、ｎＭＯＳＦＥＴのゲート電極としてｎ型ポリシリコンゲート電極を用いるのと同様に、ｐＭＯＳＦＥＴのゲート電極としてｐ型ポリシリコンゲート電極を用いる、デュアルゲート構造を採用する必要がある。デュアルゲート構造を採用した場合、同一のポリシリコン膜からなるゲート電極にｐ型領域とｎ型領域とが混在することになる。
【０００８】
このようなｐ型領域とｎ型領域を作製するには、化学的気相成長法（ＣＶＤ）またはスパッタリング法等でポリシリコン膜を成長させた後、ｎＭＯＳＦＥＴの形成予定領域にｎ型不純物を、また、ｐＭＯＳＦＥＴの形成予定領域にｐ型不純物を、イオン注入法で打ち分けて導入し、それぞれｎ型ドープトポリシリコン、ｐ型ドープトポリシリコンとする。
【０００９】
【発明が解決しようとする課題】
上記のように、ポリシリコン膜に不純物のイオン注入を行うことにより、ポリシリコン表層部は損傷を受け、アモルファス化する。その後、ゲート電極の加工、すなわち、不純物を導入したポリシリコン膜のドライエッチングを行うと、局所的にサイドエッチングが入る問題がある。
【００１０】
図８（ａ）は、サイドエッチングが入ったゲート電極を示す断面図である。図８（ａ）に示すように、シリコン基板３１上にゲート絶縁膜としてシリコン酸化膜３２が形成されている。シリコン酸化膜３２上にゲート電極としてポリシリコン膜３３が形成されている。アモルファス化部分３４は、ポリシリコン膜３３の表層部がイオン注入によりアモルファス化した部分である。
【００１１】
ポリシリコン膜３３にイオン注入を行い、アモルファス化部分３４が形成された後、アモルファス化部分３４の上層にシリコン酸化膜３５が形成される。シリコン酸化膜３５は、ゲート電極の加工を行うためのエッチングマスクとして用いられる。シリコン酸化膜３５は、レジスト（不図示）をマスクとしたエッチングにより、図８（ａ）に示すように、ゲート電極のパターンに加工される。
【００１２】
シリコン酸化膜３５をマスクとして、高速排気プロセスによりポリシリコン膜３３およびアモルファス化部分３４にドライエッチングを行うと、アモルファス化部分３４に局所的にサイドエッチング３６が入る。また、高速排気プロセスの場合、ゲート電極の側壁保護膜は薄膜化されるため、図示していない。
【００１３】
このようなサイドエッチング３６は、高速排気プロセスにより側壁保護膜が薄膜化され、ゲート電極の側壁保護が弱くなることに加えて、アモルファス化部分３４でアモルファス化していないポリシリコン膜３３よりもエッチングレートが速くなることに起因して発生する。
【００１４】
ゲート電極の加工後、ゲート電極の側壁には絶縁膜からなるサイドウォールスペーサが形成される。サイドウォールスペーサは、ゲート電極上およびソース／ドレイン領域上に自己整合的にシリサイドを形成するプロセス（サリサイドプロセス）において、ゲート電極側壁のシリサイド化によりゲート上のシリサイドとソース／ドレイン領域上のシリサイドが短絡するのを防止する目的で設けられる。
【００１５】
サイドウォールスペーサを形成するには、ゲート電極を被覆するように、全面に絶縁膜を形成してから、絶縁膜にエッチバックを行ってゲート電極側壁のみに絶縁膜を残す。サイドウォールスペーサ形成用の膜としては、段差被覆性に優れたシリコン窒化膜が用いられることが多い。
【００１６】
図８（ｂ）は、図８（ａ）に示すゲート電極に、シリコン窒化膜を用いてサイドウォールスペーサを形成した状態を示す断面図である。図８（ｂ）に示すように、シリコン窒化膜が段差被覆性に優れることから、サイドウォールスペーサ３７のシリコン窒化膜は、サイドエッチング３６部分に入り込む。これにより、サイドエッチング３６が発生した部分においては、ポリシリコン膜３３からなるゲート電極の上面がシリコン窒化膜（サイドウォールスペーサ３７）の一部によって覆われてしまう。
【００１７】
サイドウォールスペーサの形成後、ゲート電極の低抵抗化の目的で、ゲート電極の表面をシリサイド化する場合には、ゲート電極上の絶縁膜が除去される。図９（ｃ）は、図８（ｂ）のシリコン酸化膜３５を除去した状態を示す断面図である。図９（ｃ）に示すように、サイドエッチング３６部分に入り込んだサイドウォールスペーサ３７は除去されず、ポリシリコン膜３３を被覆したままとなる。
【００１８】
その後、全面に高融点金属層を形成してから、熱処理を行うことにより、シリコン上に高融点金属シリサイド層が形成される。また、未反応部分の高融点金属層は除去される。図９（ｄ）は、ゲート電極上およびゲート電極以外の部分のシリコン基板３１上に、高融点金属シリサイド層として例えばチタンシリサイド層３８が形成された状態を示す断面図である。
【００１９】
図９（ｄ）に示すように、サイドエッチング３６部分のポリシリコン膜３３がシリサイド化されないため、ゲート電極上のチタンシリサイド層３８の形成面積が小さくなる。したがって、実質的に配線が微細化され、細線効果により配線抵抗が上昇する可能性がある。
【００２０】
上記のような局所的なサイドエッチングは、エッチング前に被エッチング膜に熱処理を加えることで抑制できる（第45回応用物理学関係連合講演会講演予稿集、28a-YA-2（1998）参照）。例えば、ノンドープトポリシリコン膜にリンをイオン注入した後、窒素ガス雰囲気中、６００℃で３０分の熱処理を行ってから、プラズマエッチングを行う。
【００２１】
この場合、サイドエッチングを防止できることが、断面走査電子顕微鏡（断面ＳＥＭ）により確認されている。また、熱処理に伴い、ポリシリコン膜の膜質も変化することが昇温脱離分析（ＴＤＳ）、２次イオン質量分析（ＳＩＭＳ）等により確認されている。
【００２２】
しかしながら、例えば８００℃以上の高温で加熱すると、不純物の拡散が生じる。一般に、ｎ型不純物はドライエッチング時のエッチャントであるイオン等に電子を供与しやすい。したがって、被エッチング膜がポリシリコン膜であり、ポリシリコン膜中にリン、ヒ素等の周期律表第５Ｂ族元素のｎ型不純物が拡散した場合、ポリシリコン膜のエッチングレートは増加する。
【００２３】
逆に、ｐ型不純物はエッチャントに電子を供与しにくいことから、ホウ素に代表される周期律表第３Ｂ族元素のｐ型不純物がポリシリコン膜に拡散した場合、ポリシリコン膜のエッチングレートは減少することが知られている。
【００２４】
したがって、ゲート電極に導入された不純物がゲート絶縁膜近傍まで拡散した場合、ゲート絶縁膜に接する部分のゲート電極の線幅、すなわちゲート長がエッチングレートの増減の影響を受けて変動する。さらに、ゲート絶縁膜や基板への不純物の突き抜けが発生し、所望のデバイス特性が得られなくなるおそれがあった。
【００２５】
ゲート形成時のサイドエッチングを抑制できる方法として、特開２００１−７２２２号公報には、ポリシリコン膜にｎ型不純物を注入した後、ｎ型不純物を拡散させる熱処理を行い、ｐ型不純物を注入した後は熱処理を行わない半導体装置の製造方法が開示されている。この公報においては、サイドエッチングの原因が、高濃度にリンが存在することであると推察している。また、ホウ素の基板への突き抜けを防止するため、ｐ型不純物の注入後に熱処理を行っていない。
【００２６】
この方法によれば、リン濃度に依存したエッチングレートの増大を抑制することは可能であるが、イオン注入による点欠陥等の損傷や、アモルファス化によるエッチングレートの増大は考慮されていない。したがって、特にｐ型ポリシリコンゲートが形成されるｐＭＯＳＦＥＴで、不純物濃度以外の要因によるエッチングレートの増大を抑制できない。また、ｎ型不純物の注入後の熱処理でｎ型不純物の拡散が起こった場合、ゲート絶縁膜近傍のポリシリコン膜でエッチングレートの増大が起こり、ゲート長が変動する可能性がある。
【００２７】
本発明は上記の問題点に鑑みてなされたものであり、したがって本発明は、不純物が導入されたゲート電極でサイドエッチングや下地の損傷を防止できる半導体装置の製造方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、ゲート電極を含む電界効果型トランジスタ構造を有する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、半導体基板の上面にゲート絶縁膜を介してＳｉまたはＳｉＧｅからなる多結晶の半導体層を形成する工程と、前記半導体層にｎ型不純物およびｐ型不純物の少なくとも一方のイオン注入を行い、前記半導体層の少なくとも表層部分をアモルファス化させながら、前記半導体層に前記不純物を導入する工程と、前記表層部分がアモルファス化された半導体層の上面に、少なくとも１層の金属を含む層を形成する工程と、前記金属を含む層が形成された前記半導体層において、前記イオン注入により発生した欠陥の回復と前記アモルファス化された表層部分の結晶化とを進行させ、かつ、当該半導体層の底部へ前記不純物を拡散させない程度に熱処理を行う工程と、前記半導体層にドライエッチングを行う工程とを有し、前記熱処理を行う工程においては、前記金属を含む層の上面にマスクとなる絶縁膜を形成しながら、６００℃から６５０℃の温度の熱処理条件にて当該熱処理を行い、前記ドライエッチング工程に対する前記半導体層のエッチングレートを低くし、前記半導体層をドライエッチングする工程においては、前記絶縁膜をマスクとして、前記金属を含む層および前記半導体層をドライエッチングする。
【００２９】
好適には、前記イオン注入を行う工程は、ｎチャネル型電界効果トランジスタ形成領域の前記半導体層に前記ｎ型不純物をイオン注入する工程と、ｐチャネル型電界効果トランジスタ形成領域の前記半導体層に前記ｐ型不純物をイオン注入する工程を含む。
【００３１】
これにより、イオン注入された半導体層にドライエッチングを行った場合にも、サイドエッチングが防止され、線幅の変動が抑制される。イオン注入後の被エッチング膜には、注入されたイオンによってもたらされる点欠陥等の損傷、結晶のアモルファス化がみられ、エッチングレートが大きい。
【００３２】
加熱を行うことにより、損傷を受けた部分に存在する点欠陥等の回復や、アモルファス部分の結晶化を進行させることができる。その結果、損傷の影響が低減され、エッチングレートも小さくなるため、局所的なサイドエッチングを防止しながらドライエッチングを行うことが可能となる。
【００３３】
また、加熱温度を不純物が拡散する温度よりも低温とすることにより、不純物の拡散に起因する、例えばゲート絶縁膜等の下地の損傷を防止できる。さらに、不純物の拡散によってエッチングレートが変化するのも防止できるため、ドライエッチングで加工される線幅を均一にできる。
【００３４】
【発明の実施の形態】
以下に、本発明の半導体装置の製造方法の実施の形態について、図面を参照して説明する。
（実施形態１）
本実施形態は、ｎ型ポリシリコンゲート電極の形成例であり、レジストマスクを用いてゲート電極を加工する前に、抵抗加熱の電気炉により熱処理を施すものである。
【００３５】
まず、図１（ａ）に示すように、シリコン基板１上にゲート絶縁膜としてシリコン酸化膜２を形成し、その上層にゲート電極材料としてポリシリコン膜３を形成する。シリコン酸化膜２は通常の熱酸化法により、例えば膜厚１．８ｎｍで形成する。ポリシリコン膜３は通常のＣＶＤにより、例えば膜厚２００ｎｍで形成する。
【００３６】
次に、図１（ｂ）に示すように、イオン注入法によりポリシリコン膜３中へｎ型不純物であるリンを導入する。このイオン注入の条件は、例えばドーズ量を３．０×１０¹⁵ａｔｏｍｓ／ｃｍ² 、注入エネルギーを３０ｋｅＶとする。このイオン注入により、ポリシリコン膜３の表層部分にアモルファス化部分４が形成される。アモルファス化部分４にリンイオンが導入されている。アモルファス化部分４ではそれ以外のポリシリコン膜３に比較してエッチングレートが大きくなる。
【００３７】
次に、図１（ｃ）に示すように、抵抗加熱の電気炉を用いて熱処理を行う。この加熱により、アモルファス化部分４で損傷の回復と結晶化の進行が起こり、結晶化されたリンイオン注入部５が形成される。リンイオン注入部５では図１（ｂ）のアモルファス化部分４に比較してエッチングレートが小さくなる。
【００３８】
熱処理条件は、例えば温度を６００℃、窒素雰囲気、圧力を１０１ｋＰａ、時間を３０分間とする。この加熱温度（６００℃）では、ｎ型不純物であるリンの拡散は生じない。したがって、シリコン酸化膜２近傍にリンが拡散せず、エッチングレートの増大によるゲート長の変動を防止できる。
【００３９】
次に、図２（ｄ）に示すように、ゲートエッチングのマスクとしてフォトレジスト６を、通常のフォトリソグラフィ法により膜厚４００ｎｍで形成する。ここで、ポリシリコン膜３（リンイオン注入部５）の最表面には、図示しない自然酸化膜が存在する。
【００４０】
この自然酸化膜は、次の工程で行われるゲートエッチングの進行を阻害する。そこで、この自然酸化膜をプラズマエッチング処理により除去する。自然酸化膜の除去条件は、例えばＣｌ₂ ガスを流量１２０ｓｃｃｍで供給し、温度を２０℃、マイクロ波（２．４５ＧＨｚ）出力を４００Ｗ、基板バイアス高周波（４００ｋＨｚ）出力を５０Ｗ、圧力を０．５Ｐａとする。
【００４１】
次に、図２（ｅ）に示すように、フォトレジスト６をマスクとして、リンイオン注入部５を含むポリシリコン膜３のドライエッチングを行う。ドライエッチング条件は、例えばＣｌ₂ ガスを流量３０ｓｃｃｍ、Ｏ₂ ガスを流量５ｓｃｃｍ、ＨＢｒガスを流量９０ｓｃｃｍで供給し、温度を２０℃、マイクロ波（２．４５ＧＨｚ）出力を４００Ｗ、基板バイアス高周波（４００ｋＨｚ）出力を２５Ｗ、圧力を０．５Ｐａとする。
【００４２】
その後、図２（ｆ）に示すように、常法でアッシングや洗浄を含むエッチング後処理を行い、フォトレジスト６および図示しない反応生成物を除去する。
以上の工程により、ｎ型不純物であるリンが導入されたポリシリコン膜３の表層部分にサイドエッチングが発生することなく、ゲート電極が形成される。
【００４３】
上記の本実施形態の半導体装置の製造方法によれば、イオン注入によりポリシリコン膜３の表層部分に発生する点欠陥等の損傷やアモルファス化部分４が、エッチング前の熱処理で回復する。その結果、熱処理前に比較してエッチングレートが小さくなり、ポリシリコン膜３の局所的なサイドエッチングが防止される。
【００４４】
また、加熱温度を不純物が拡散する温度未満としていることから、ｎ型不純物であるリンの拡散が防止される。したがって、ゲート絶縁膜（シリコン酸化膜２）近傍でゲート電極のエッチングレートの増減が起こらず、ゲート長の変動が抑制される。さらに、ゲート絶縁膜（シリコン酸化膜２）およびシリコン基板１への不純物の突き抜けも防止される。
【００４５】
上記の本実施形態で形成されたゲート電極上をシリサイド化した場合、ポリシリコン膜３（リンイオン注入部５）の表面全体にシリサイド層が形成される。したがって、シリサイド層の細線効果が抑制され、ゲート電極を低抵抗化できる。
【００４６】
（実施形態２）
本実施形態は、ポリメタルゲートの形成例であり、ハードマスクとして用いられるシリコン窒化膜の成膜時の熱を利用して、ポリシリコン膜に熱処理を施すものである。ポリメタルゲートは、単にメタルゲートとも呼ばれ、ポリシリコン上にバリアメタルを介してメタル膜が形成されたものである。
【００４７】
ポリメタルゲートにおいては、不純物を導入するポリシリコン膜の表面がバリアメタルとなる窒化タングステンと、タングステン等のメタル膜で覆われるため、ゲート加工後の工程、例えばソース／ドレイン領域の形成工程等でゲートポリシリコンに不純物を導入するのは困難である。したがって、ポリメタルゲートを用いてデュアルゲートを形成するためには、バリアメタル形成前に予め、該当領域にｎ型不純物やｐ型不純物を導入しておく必要がある。
【００４８】
以下、本実施形態の半導体装置の製造方法を説明する。まず、図３（ａ）に示すように、シリコン基板１１上にゲート絶縁膜としてシリコン酸化窒化膜（ＳｉＯＮ膜）１２を形成する。シリコン酸化窒化膜１２は、例えば熱酸化法で形成したシリコン酸化膜に、プラズマ窒化あるいは熱窒化等の方法で窒素を導入することにより形成できる。シリコン酸化窒化膜１２の膜厚は例えば１．８ｎｍとする。シリコン酸化窒化膜１２の上層に、ゲート電極材料の一部としてポリシリコン膜１３を形成する。ポリシリコン膜１３は、ＣＶＤにより例えば膜厚２００ｎｍで形成する。
【００４９】
次に、図３（ｂ）に示すように、ｎＭＯＳＦＥＴ形成領域以外をフォトレジスト１４で被覆する。続いて、図３（ｃ）に示すように、フォトレジスト１４をマスクとして、ｎＭＯＳＦＥＴ形成領域にイオン注入によりｎ型不純物であるリンを導入する。
【００５０】
このイオン注入の条件は、例えばドーズ量を３．０×１０¹⁵ａｔｏｍｓ／ｃｍ² 、注入エネルギー量を３０ｋｅＶとする。このイオン注入により、フォトレジスト１４で被覆されていないポリシリコン膜１３の表層部分にはアモルファス化部分１５が形成される。アモルファス化部分１５にリンイオンが導入されている。
【００５１】
次に、図４（ｄ）に示すように、フォトレジスト１４を常法の処理、例えばアッシングと洗浄により除去する。
次に、図４（ｅ）に示すように、ｐＭＯＳＦＥＴ形成領域以外をフォトレジスト１６で被覆する。続いて、図４（ｆ）に示すように、フォトレジスト１６をマスクとして、ｐＭＯＳＦＥＴ形成領域にイオン注入によりｐ型不純物であるホウ素を導入する。
【００５２】
このイオン注入の条件は、イオン種として二フッ化ホウ素（ＢＦ₂ ）を用い、ドーズ量を３．０×１０¹⁵ａｔｏｍｓ／ｃｍ² 、注入エネルギー量を３０ｋｅＶとする。このイオン注入により、フォトレジスト１６で被覆されていないポリシリコン膜１３の表層部分にはアモルファス化部分１７が形成される。アモルファス化部分１７にホウ素が導入されている。その後、図５（ｇ）に示すように、フォトレジスト１６を常法の処理、例えばアッシングと洗浄により除去する。
【００５３】
次に、図５（ｈ）に示すように、ポリシリコン膜１３上にバリアメタルとして窒化タングステン膜１８を、例えば膜厚５ｎｍで形成する。その上層に、タングステン膜１９を、例えば膜厚１００ｎｍで形成する。これらの膜１８、１９は例えばスパッタリングにより形成する。
【００５４】
次に、図５（ｉ）に示すように、ゲートエッチング時のハードマスクとなるシリコン窒化膜２０を、タングステン膜１９上に形成する。シリコン窒化膜２０は、ＣＶＤにより例えば膜厚１２０ｎｍで形成する。シリコン窒化膜２０の成膜条件は、例えばＳｉＨ₂ Ｃｌ₂ ガスを流量１００ｓｃｃｍ、ＮＨ₃ ガスを流量５００ｓｃｃｍで供給し、温度を６５０℃、圧力を２６Ｐａとする。
【００５５】
成膜時の加熱によりポリシリコン膜１３も加熱され、リンがイオン注入されたアモルファス化部分１５と、ホウ素がイオン注入されたアモルファス化部分１７で損傷の回復と結晶化の進行が起こる。これにより、結晶化されたリンイオン注入部２１および結晶化されたホウ素イオン注入部２２がそれぞれ形成される。この成膜温度（６５０℃）では、ｎ型不純物であるリンおよびｐ型不純物であるホウ素の拡散は生じない。
【００５６】
次に、図６（ｊ）に示すように、シリコン窒化膜２０上にフォトレジスト２３を例えば膜厚４００ｎｍで形成する。フォトレジスト２３は通常のフォトリソグラフィ法によりゲートパターンで形成する。
【００５７】
次に、図６（ｋ）に示すように、フォトレジスト２３をマスクとしてシリコン窒化膜２０にドライエッチングを行い、シリコン窒化膜２０からなるハードマスクを形成する。シリコン窒化膜のエッチング条件は、例えばＣＦ₂ ガスを流量１００ｓｃｃｍ、Ａｒガスを流量１０００ｓｃｃｍで供給し、温度を３０℃、高周波（１３．５６ＭＨｚ）出力を１０００Ｗ、圧力を１３３Ｐａとする。
【００５８】
次に、図７（ｌ）に示すように、ハードマスク（シリコン窒化膜２０）を用いてタングステン膜１９、窒化タングステン膜１８およびポリシリコン膜１３にドライエッチングを行う。ここで、ポリシリコン膜１３は熱処理後の結晶化されたリンイオン注入部２１およびホウ素イオン注入部２２を含む。
【００５９】
タングステン膜１９および窒化タングステン膜１８のドライエッチング条件は、例えばＣＦ₄ ガスを流量３０ｓｃｃｍ、Ｏ₂ ガスを流量１０ｓｃｃｍで供給し、温度を３０℃、マイクロ波（２．４５ＧＨｚ）出力を８００Ｗ、基板バイアス高周波（４００ｋＨｚ）出力を３０Ｗ、圧力を０．４Ｐａとする。
【００６０】
リンイオン注入部２１およびホウ素イオン注入部２２を含むポリシリコン膜１３のドライエッチング条件は、例えばＣｌ₂ ガスを流量３０ｓｃｃｍ、Ｏ₂ ガスを流量５ｓｃｃｍ、ＨＢｒガスを流量９０ｓｃｃｍで供給し、温度を３０℃、マイクロ波（２．４５ＧＨｚ）出力を４００Ｗ、基板バイアス高周波（４００ｋＨｚ）出力を２５Ｗ、圧力を０．５Ｐａとする。
その後、図７（ｍ）に示すように、常法でアッシングおよび洗浄を含むエッチング後処理を行い、フォトレジスト２３および図示しない反応生成物を除去する。
【００６１】
以上の工程により、ｎ型不純物であるリンおよびｐ型不純物であるホウ素が導入されたポリシリコン膜１３の表層部分にサイドエッチングが発生することなく、ゲート電極を形成できる。
また、シリコン窒化膜２０の成膜温度が、ポリシリコン膜１３中での不純物の拡散を防止できる範囲内であることから、不純物の拡散に起因する線幅（ゲート長）変動やゲート絶縁膜、基板への不純物の突き抜けも発生しない。
【００６２】
上記の本発明の実施形態の半導体装置の製造方法によれば、イオン注入によって損傷を受けた部分のゲート電極に局所的なサイドエッチングが発生せず、ゲート電極の線幅の変動を防止できる。また、ゲート電極に導入された不純物がゲート電極の下地に拡散し、ゲート絶縁膜が損傷したり、基板の抵抗が変化したりするのを防止できる。
【００６３】
本発明の半導体装置の製造方法の実施形態は、上記の説明に限定されない。例えば、ゲート電極材料として実施形態１ではポリシリコン、実施形態２ではポリシリコンとメタル膜の積層膜を用いているが、シリコンゲルマニウム等、不純物がイオン注入により導入されるような他の材料に変更してもよい。
【００６４】
また、加熱方法として、実施形態１では抵抗加熱の電気炉、実施形態２では成膜時の熱を利用しているが、ランプ加熱やレーザーアニール等、他の加熱方法に変更してもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００６５】
【発明の効果】
本発明の半導体装置の製造方法によれば、ゲート電極の局所的なサイドエッチングや線幅の変動を抑制できる。また、ゲート電極下地への不純物の拡散に起因する半導体装置の性能の低下を防止できる。
【図面の簡単な説明】
【図１】図１（ａ）〜（ｃ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図２】図２（ｄ）〜（ｆ）は本発明の実施形態１に係る半導体装置の製造方法の製造工程を示す断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ｄ）〜（ｆ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ｇ）〜（ｉ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ｊ）および（ｋ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ｌ）および（ｍ）は本発明の実施形態２に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）および（ｂ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ｃ）および（ｄ）は従来の半導体装置の製造方法の製造工程を示す断面図である。
【符号の説明】
１…シリコン基板、２…シリコン酸化膜、３…ポリシリコン膜、４…アモルファス化部分、５…リンイオン注入部、６…フォトレジスト、１１…シリコン基板、１２…シリコン酸化窒化膜、１３…ポリシリコン膜、１４…フォトレジスト、１５…アモルファス化部分、１６…フォトレジスト、１７…アモルファス化部分、１８…窒化タングステン膜、１９…タングステン膜、２０…シリコン窒化膜、２１…リンイオン注入部、２２…ホウ素イオン注入部、２３…フォトレジスト、３１…シリコン基板、３２…シリコン酸化膜、３３…ポリシリコン膜、３４…アモルファス化部分、３５…シリコン酸化膜、３６…サイドエッチング、３７…サイドウォールスペーサ、３８…チタンシリサイド層。

Claims

ゲート電極を含む電界効果型トランジスタ構造を有する半導体装置の製造方法であって、
前記ゲート電極を形成する工程は、
半導体基板の上面にゲート絶縁膜を介してＳｉまたはＳｉＧｅからなる多結晶の半導体層を形成する工程と、
前記半導体層にｎ型不純物およびｐ型不純物の少なくとも一方のイオン注入を行い、前記半導体層の少なくとも表層部分をアモルファス化させながら、前記半導体層に前記不純物を導入する工程と、
前記表層部分がアモルファス化された半導体層の上面に、少なくとも１層の金属を含む層を形成する工程と、
前記金属を含む層が形成された前記半導体層において、前記イオン注入により発生した欠陥の回復と前記アモルファス化された表層部分の結晶化とを進行させ、かつ、当該半導体層の底部へ前記不純物を拡散させない程度に熱処理を行う工程と、
前記半導体層にドライエッチングを行う工程と
を有し、
前記熱処理を行う工程においては、前記金属を含む層の上面にマスクとなる絶縁膜を形成しながら、６００℃から６５０℃の温度の熱処理条件にて当該熱処理を行い、前記ドライエッチング工程に対する前記半導体層のエッチングレートを低くし、
前記半導体層をドライエッチングする工程においては、前記絶縁膜をマスクとして、前記金属を含む層および前記半導体層をドライエッチングする、
半導体装置の製造方法。
前記イオン注入を行う工程は、ｎチャネル型電界効果トランジスタ形成領域の前記半導体層に前記ｎ型不純物をイオン注入する工程と、ｐチャネル型電界効果トランジスタ形成領域の前記半導体層に前記ｐ型不純物をイオン注入する工程とを含む、
請求項１記載の半導体装置の製造方法。