JPH08288241A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08288241A JPH08288241A JP8803895A JP8803895A JPH08288241A JP H08288241 A JPH08288241 A JP H08288241A JP 8803895 A JP8803895 A JP 8803895A JP 8803895 A JP8803895 A JP 8803895A JP H08288241 A JPH08288241 A JP H08288241A
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Abstract
成において、絶縁領域へのオーバー成長を抑制するとと
もに、熱処理においても安定した性質の金属シリサイド
層を得る。 【構成】 基板1全面にCo膜8とシリサイド形成温度
がCo膜8より高いTi膜9とを順次形成し、コバルト
(Co)のシリサイド形成温度より高くかつチタン(T
i)のシリサイド形成温度より低い温度で加熱処理を行
うことにより、表面の部分のみコバルト(Co)および
チタン(Ti)を含有しかつ他の部分はコバルト(C
o)のみ含有する金属シリサイド層10を形成する。 【効果】 絶縁領域へのオーバー成長を抑制でき、ショ
ート不良が防止される。
Description
にサリサイド技術により形成された金属シリサイド層を
改善し得る半導体装置と、その製造方法に関するもので
ある。
段として、MOS集積回路装置(以下MOSTrと記
す。)のゲート多結晶シリコン電極(以下ゲート電極と
記す。)表面ならびにシリコン基板(以下、基板と記
す。)の不純物領域表面を、自己整合的にシリサイド化
するサリサイド(Self - Aligned - Silicide)技術が
開発されている。
形成方法は、まず一部分に基板表面や多結晶シリコン層
などのシリコン層が露出しており他の部分は絶縁層が形
成されている半導体装置の表面に、金属層を形成して熱
処理を行い、シリコン層と接する部分の金属層のみシリ
サイド化する。次に未反応部の金属層を薬品で除去する
ことにより、金属シリサイド層をシリコン層上のみに自
己整合的に形成する。この金属シリサイド層の存在によ
り、ゲート電極や不純物領域の抵抗が大きく低抵抗化
し、高速化に極めて有効である。
Trの製造プロセスを説明するための断面構造図であ
る。図2(a)(b)(c)(d)を参照してサリサイ
ド技術によるNチャンネルMOSTrの製造プロセスに
ついて説明する。
主表面上の所定領域にLOCOS(Local Oxidation of
Silicon)法を用いて素子分離のためのフィールド酸化
膜2を形成する。フィールド酸化膜2によって囲まれた
素子形成領域内の基板の主表面上に、熱酸化法またはC
VD法によりゲート絶縁膜(厚さ15nm)3を形成し
た後、CVD法によりノンドープまたはリンドープのポ
リシリコン層を形成し写真製版およびエッチングにより
ゲート電極(厚さ0.5μm)4を形成する。次にゲー
ト電極4をマスクとして基板1にヒ素(As)または燐
(P)をイオン注入し(注入エネルギー50〜100K
eV、ドーズ量1×1013〜1×1015cm-2)、窒素
または酸素雰囲気中で熱処理(800〜900℃、30
〜60分)を行うことにより、比較的低濃度の第1の不
純物領域5を形成する。
D法により酸化膜(厚さ100〜200nm)3を形成
後異方性エッチングを行い、ゲート電極4の側壁に絶縁
膜のサイドウォールである酸化膜のサイドウォール6を
形成する。ここでは絶縁材料の領域(以下絶縁領域と記
す。)はフィールド酸化膜2とサイドウォール6とで形
成されている。ゲート電極4とサイドウォール6とをマ
スクとして基板にヒ素(As)または燐(P)をイオン
注入し(注入エネルギー50〜100KeV、ドーズ量
1×1015〜1×1016cm-2)、窒素または酸素雰囲
気中で熱処理(800〜900℃、30〜60分)を行
うことにより、比較的高濃度の第2の不純物領域7を形
成する。
域であるゲート電極4上の自然酸化膜および不純物領域
7上の酸化膜3を希フッ酸やフッ化水素蒸気によるエッ
チングまたはスパッタエッチング等で除去後、全面にス
パッタ法でコバルト(Co)などの金属膜(厚さ10〜
30nm)(以下Co膜と記す。)8を形成する。次に
そのまま大気にさらすことなく、Co膜8上層に窒化チ
タン膜(以下TiN膜と記す。)などの金属窒化膜11
を形成する。
真空中でシリサイド化のための第1の熱処理(400〜
500℃、1分)を行い、ゲート電極4および不純物領
域7のシリコン層に接するCo膜8をシリサイド化す
る。この熱処理により金属シリサイド層12であるCo
Si膜またはCo2Si膜が形成される。
化しなかったCo膜8を過酸化水素または硫酸等の薬品
で除去する。次に第1の熱処理で形成された金属シリサ
イド層12は、CoSi膜またはCo2Si膜であるた
め比抵抗が高く抵抗が大きくなるので、より比抵抗が低
いCoSi2膜を形成するために、窒素またはアルゴン
雰囲気中または真空中で金属シリサイド層12のシリサ
イド化のための第2の熱処理(800℃、1分)を行
う。
Co膜8の酸化防止のため形成されている。つまり基板
1にCo膜8を形成後第1の熱処理がされるまでに、ア
ニール装置への搬送工程などで大気にさらされることに
より、表面に自然酸化膜が形成されたり、あるいはアニ
ール装置において残留ガスとして酸素が残存することに
より、第1の熱処理において酸素が供給されCo膜8が
酸化される。Co膜8が酸化されると、Co膜8のシリ
サイド化が抑制され金属シリサイド層12が不均一に形
成されたり、酸素が金属シリサイド層12内部に不純物
として入り金属シリサイド層12の抵抗値が高くなって
しまうのを防止するためである。
8の上層に金属窒化膜11を形成してCo膜8のシリサ
イド化を行うと、サイドウォール6上においてもコバル
トシリサイドが形成されるオーバー成長13が発生し
て、ゲート電極4と不純物領域7とがショートしてしま
う場合があった。
ためになされたもので、低抵抗でかつ抵抗値の安定した
金属シリサイド層を形成するとともに、サリサイド技術
による金属シリサイド層の形成方法において、ゲート電
極と不純物領域とのショートを防止することである。
装置は、シリコン領域と絶縁材料の領域とに仕切られた
半導体基板の表面に、金属膜を形成した後加熱処理を行
うことにより、自己整合的に形成した金属シリサイド層
を有する半導体装置であって、前記金属シリサイド層の
表面の部分は、第1の金属とシリサイド形成温度が前記
第1の金属より高い第2の金属とを含有する金属シリサ
イドで形成され、他の部分は前記第1の金属のみを含有
する金属シリサイドで形成されている。
有する第1導電型の半導体基板と、前記半導体基板の主
表面に形成された第2導電型の第1および第2の不純物
領域と、前記第1および第2の不純物領域の間の前記半
導体基板の主表面上にゲート絶縁膜を介して形成された
ゲート電極と、前記ゲート電極の側壁に形成された絶縁
膜のサイドウォールと、前記第1および第2の不純物領
域と前記ゲート電極との表面に自己整合的に形成された
金属シリサイド層を有する半導体装置であって、前記金
属シリサイド層の表面の部分は、第1の金属とシリサイ
ド形成温度が前記第1の金属よりも高い第2の金属とを
含有する金属シリサイドで形成され、他の部分は前記第
1の金属のみを含有する金属シリサイドで形成されてい
る。
は、シリコン領域と絶縁材料の領域とにより仕切られた
半導体基板の表面に、第1の金属の膜と、シリサイド形
成温度が前記第1の金属よりも高い第2の金属の膜とを
順次形成する工程と、前記第1の金属のシリサイド形成
温度よりも高くかつ前記第2の金属のシリサイド形成温
度よりも低い温度で加熱処理を行う工程と、前記シリコ
ンとシリサイドを形成していない前記第1および第2の
金属の膜の残留部分を除去する工程とを備えている。
は、主表面を有する第1導電型の半導体基板と、前記半
導体基板の主表面に形成された第2導電型の第1および
第2の不純物領域と、前記第1および第2の不純物領域
の間の前記半導体基板の主表面上にゲート絶縁膜を介し
て形成されたゲート電極と、前記ゲート電極の側壁に形
成された絶縁膜のサイドウォールと、前記第1および第
2の不純物領域と前記ゲート電極との表面に自己整合的
に形成された金属シリサイド層を有する半導体装置の製
造方法であって、前記半導体基板の全面に、第1の金属
の膜と、シリサイド形成温度が前記第1の金属よりも高
い第2の金属の膜とを順次形成する工程と、前記第1の
金属のシリサイド形成温度よりも高くかつ前記第2の金
属のシリサイド形成温度よりも低い温度で加熱処理を行
う工程と、前記シリコンとシリサイドを形成していない
前記第1および第2の金属の膜の残留部分を除去する工
程とを含むことにより前記金属シリサイド層を自己整合
的に形成する。
は、請求項4において、前記絶縁膜のサイドウォールを
酸化膜とするとともに、前記ゲート電極の側壁に前記サ
イドウォールを形成後前記第1の金属の膜の形成前に、
前記サイドウォールにイオン注入またはプラズマ処理を
する事により窒素を注入する工程を備えている。
請求項3ないし5のいずれかにおいて、第1の金属をコ
バルトとし第2の金属をチタンとしたものである。
請求項6において、加熱処理の温度を400〜500℃
としたものである。
においては、自己整合的に形成された金属シリサイド層
が、表面の部分は、第1の金属とシリサイド形成温度が
第1の金属よりも高い第2の金属とを含有する金属シリ
サイドで形成し、他の部分は第1の金属のみを含有する
金属シリサイドで形成しているので、絶縁領域上への金
属シリサイドの形成が抑制でき、また高い温度における
金属シリサイド層の凝集が抑制できる。
導体装置の製造方法は、金属シリサイド層の形成工程に
おいて、第1の金属の膜とシリサイド形成温度が第1の
金属より高い第2の金属の膜とを順次形成後、第1の金
属のシリサイド形成温度より高くかつ第2の金属のシリ
サイド形成温度より低い温度で加熱処理を行うので、表
面の部分は第1と第2との金属を含有しかつ他の部分は
第1の金属のみ含有する金属シリサイド層が形成でき
る。
の製造方法は、酸化膜でサイドウォールを形成してホッ
トキャリア耐性の劣化を防止し、かつ第1の金属の膜の
形成前に、サイドウォールにイオン注入またはプラズマ
処理を行い窒素を注入しているので、サイドウォール上
への金属シリサイドの形成が抑制できる。
導体装置の製造方法は、前記第1の金属をコバルト、前
記第2の金属をチタンとし、かつ加熱処理の温度を40
0〜500℃としたので、表面の部分はコバルトとチタ
ンとを含有し他の部分はコバルトのみを含有する金属シ
リサイド層が形成できる。
する。図1(c)は、実施例1に係る半導体装置の製造
方法により得られた半導体装置の断面図を示す。図にお
いて、従来例と同一符号は同一部分を示し、10は表面
の部分は第1の金属であるコバルトと第2の金属である
チタンとを含有し、他の部分はコバルトのみを含有する
金属シリサイド層である。
法を工程を追って順次示した半導体装置の断面図であ
る。この実施例1はサリサイド技術による金属シリサイ
ド層形成への適用例である。図を参照して、実施例1の
製造プロセスについて説明する。
ド酸化膜2とゲート絶縁膜3とゲート電極4と第1およ
び第2の不純物領域5、7とを形成する(図2(a)
(b)参照)。
4上の自然酸化膜および不純物領域7上の酸化膜3をス
パッタエッチ等で除去後、第1の金属の膜としてのCo
膜8を10〜30nmの厚みで形成し、次にそのまま大
気にさらすことなく上層に第2の金属の膜としてのチタ
ン膜(以下Ti膜と記す。)9を10nmの厚みで形成
する。
アルゴン雰囲気中または真空中でシリサイド化のための
第1の熱処理(400〜500℃、1分)を行い、ゲー
ト電極4および不純物領域7のシリコン層に接するCo
膜8をシリサイド化する。しかしこの熱処理において
は、加熱温度が低いためTi膜9はシリサイド化しな
い。すなわち、Co膜8のシリサイド形成温度は約40
0℃であり、かつTi膜9のシリサイド形成温度は約6
00℃であるので、400℃以上600℃以下で熱処理
を行えばCo膜8のみに金属シリサイドが形成される。
化しなかったCo膜8とTi膜9とを、過酸化水素また
は硫酸等の薬品で除去する。次に従来例と同様にして金
属シリサイド層10に第2の熱処理を行い低抵抗化す
る。
さが20nmを有するテストパターンを用いて、ゲート
電極4と不純物領域7との電気的ショート不良を従来例
と比較したところ、従来例では約20%のチップにショ
ート不良が発生していたが、本発明の製造プロセスで形
成した半導体装置ではショート不良の発生はなかった。
そこで金属シリサイド層の表面元素分析をオージェ電子
分光分析法で行った。従来例のように、上層にTiN膜
11を積層したCo膜8をシリサイド化して形成したコ
バルトシリサイド膜12においては、コバルトシリサイ
ドのみが検出されチタンは検出されなかったが、本発明
のように、上層にTi膜9を積層したCo層8をシリサ
イド化して形成したコバルトシリサイド膜10において
は、最表面(数+オンク゛ストローム程度)に微量(約2%)の
チタンが検出された。このことより、本発明においてシ
ョート不良が発生しなかった理由として、最表面(数+
オンク゛ストローム程度)でのコバルトとチタンとの反応が考え
られる。
成長13が生じるのは、シリコン原子がシリコン層から
金属膜8内に拡散しそこで金属シリサイドを形成するか
らであるので、オーバー成長13を阻止するためには、
シリコン原子の金属膜8への拡散を抑制することが必要
である。金属膜8中の原子の空孔(金属の格子点の中で
金属原子に占有されていない点)が次々とSi原子と置
換することにより生じる拡散は、拡散速度が速いため、
このような拡散を抑制することがオーバー成長を抑制す
るためには効果的である。
バルトとチタンとが相互に反応しているため、Co膜8
の最表面に多く存在している空孔をチタンが占有し結果
的にシリコンの拡散を抑制したものと考えられる。しか
し、従来例のTiN膜11のような金属窒化膜は化学的
に安定であり、コバルトと反応しないため、このような
シリコンの拡散抑制効果はない。
の反応による微量(約2%)のチタンは、コバルトシリ
サイド膜の最表面のみで検出されているが、第1の熱処
理はチタンのシリサイド形成温度(約600℃)より充
分低い温度(400〜500℃)で行うため、大部分の
チタンはシリサイド化しない。このためオーバー成長を
生じ易いチタンシリサイドは形成されず、チタンシリサ
イドのオーバー成長によるショート不良を防止できる。
また、金属シリサイド層も実質的にはコバルトシリサイ
ドのみで形成されているので、チタンの混入による比抵
抗の増大や、Ti膜9表面からの酸素等の不純物の混入
なども防止できる。
理を行うと凝集が生じるが、本発明で得られたCoSi
2膜では凝集が生じない。これは最表面のコバルトとチ
タンとのシリサイドが凝集を抑制するためと考えられ
る。
表面を窒素を含有した絶縁膜で形成すると、絶縁膜上の
シリサイドのオーバー成長を抑制する効果があるが、C
VD法による窒化膜を用いると形成時の材料ガスにSi
H4やNH3等を用いるため、膜中に水素(H)が含ま
れ、トランジスタのホットキャリア耐性を劣化させる。
このため、サイドウォール6をCVD法による酸化膜で
形成することにより、材料ガスからの水素(H)の混入
を阻止してホットキャリア耐性の劣化を生じることな
く、またイオン注入またはプラズマ処理を行ってサイド
ウォール6の表面に窒素を含有させることによりサイド
ウォール6上でのシリサイドのオーバー成長を抑制でき
る。
第1の熱処理の加熱条件を400〜500℃、1分とし
たが、これに限定されることなく、第1の金属がシリサ
イド化され第2の金属がシリサイド化されない条件であ
ればいずれでもよい。また第1の金属をコバルト(C
o)、第2の金属をチタン(Ti)としたが、これに限
定されることなく、シリサイド形成温度が異なる金属で
かつ抵抗値が低くなるものであればいずれでもよい。
体装置においては、自己整合的に形成された金属シリサ
イド層が、表面の部分は、第1の金属とシリサイド形成
温度が第1の金属よりも高い第2の金属とを含有する金
属シリサイドで形成し、他の部分は第1の金属のみを含
有する金属シリサイドで形成しているので、絶縁領域上
への金属シリサイドの形成が抑制でき、また高い温度に
おける金属シリサイド層の凝集が抑制できる。
導体装置の製造方法は、金属シリサイド層の形成工程に
おいて、表面の部分は第1と第2との金属を含有しかつ
他の部分は第1の金属のみ含有する金属シリサイド層が
確実に形成できる。
の製造方法は、酸化膜でサイドウォールを形成してホッ
トキャリア耐性の劣化を防止し、かつ第1の金属の膜の
形成前に、サイドウォールにイオン注入またはプラズマ
処理を行い窒素を注入しているので、サイドウォール上
への金属シリサイドの形成が抑制できる。
導体装置の製造方法は、表面の部分はコバルトとチタン
とを含有し他の部分はコバルトのみを含有する金属シリ
サイド層が形成できるようにしたので、絶縁材料の領域
上へのコバルトシリサイドの形成が確実に抑制でき、ま
た高い温度におけるCo2Si膜の凝集が抑制できる。
方法を説明するための工程図である。
るための工程図である。
問題点を説明するための図である。
ン領域)、5 第1の不純物領域、6 サイドウォール
(絶縁材料の領域)、7 第2の不純物領域(シリコン
領域)、8 Co膜(第1の金属の膜)、9 Ti膜
(第2の金属の膜)、10 コバルトシリサイド膜(金
属シリサイド層)。
Claims (7)
- 【請求項1】 シリコン領域と絶縁材料の領域とに仕切
られた半導体基板の表面に、金属膜を形成した後加熱処
理を行うことにより、自己整合的に形成した金属シリサ
イド層を有する半導体装置において、前記金属シリサイ
ド層の表面の部分は、第1の金属とシリサイド形成温度
が前記第1の金属より高い第2の金属とを含有する金属
シリサイドで形成され、他の部分は前記第1の金属のみ
を含有する金属シリサイドで形成されていることを特徴
とする半導体装置。 - 【請求項2】 主表面を有する第1導電型の半導体基板
と、前記半導体基板の主表面に形成された第2導電型の
第1および第2の不純物領域と、前記第1および第2の
不純物領域の間の前記半導体基板の主表面上にゲート絶
縁膜を介して形成されたゲート電極と、前記ゲート電極
の側壁に形成された絶縁膜のサイドウォールと、前記第
1および第2の不純物領域と前記ゲート電極との表面に
自己整合的に形成された金属シリサイド層を有する半導
体装置において、前記金属シリサイド層の表面の部分
は、第1の金属とシリサイド形成温度が前記第1の金属
よりも高い第2の金属とを含有する金属シリサイドで形
成され、他の部分は前記第1の金属のみを含有する金属
シリサイドで形成されていることを特徴とする半導体装
置。 - 【請求項3】 シリコン領域と絶縁材料の領域とにより
仕切られた半導体基板の表面に、第1の金属の膜と、シ
リサイド形成温度が前記第1の金属よりも高い第2の金
属の膜とを順次形成する工程と、前記第1の金属のシリ
サイド形成温度よりも高くかつ前記第2の金属のシリサ
イド形成温度よりも低い温度で加熱処理を行う工程と、
前記シリコンとシリサイドを形成していない前記第1お
よび第2の金属の膜の残留部分を除去する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項4】 主表面を有する第1導電型の半導体基板
と、前記半導体基板の主表面に形成された第2導電型の
第1および第2の不純物領域と、前記第1および第2の
不純物領域の間の前記半導体基板の主表面上にゲート絶
縁膜を介して形成されたゲート電極と、前記ゲート電極
の側壁に形成された絶縁膜のサイドウォールと、前記第
1および第2の不純物領域と前記ゲート電極との表面に
自己整合的に形成された金属シリサイド層を有する半導
体装置の製造方法において、前記半導体基板の全面に、
第1の金属の膜と、シリサイド形成温度が前記第1の金
属よりも高い第2の金属の膜とを順次形成する工程と、
前記第1の金属のシリサイド形成温度よりも高くかつ前
記第2の金属のシリサイド形成温度よりも低い温度で加
熱処理を行う工程と、前記シリコンとシリサイドを形成
していない前記第1および第2の金属の膜の残留部分を
除去する工程とを含むことにより前記金属シリサイド層
を自己整合的に形成することを特徴とする半導体装置の
製造方法。 - 【請求項5】 請求項4記載の半導体装置の製造方法に
おいて、前記絶縁膜のサイドウォールを酸化膜とすると
ともに、前記ゲート電極の側壁に前記サイドウォールを
形成後前記第1の金属の膜の形成前に、前記サイドウォ
ールにイオン注入またはプラズマ処理をする事により窒
素を注入する工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項6】 第1の金属がコバルトであり、第2の金
属がチタンであることを特徴とする請求項3ないし5の
いずれかに記載の半導体装置の製造方法。 - 【請求項7】 加熱処理の温度が400〜500℃であ
ることを特徴とする請求項6記載の半導体装置の製造方
法。
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JP08803895A JP3376158B2 (ja) | 1995-04-13 | 1995-04-13 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
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JPH08288241A true JPH08288241A (ja) | 1996-11-01 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284732A (ja) * | 1997-04-07 | 1998-10-23 | Lsi Logic Corp | 2つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 |
US6100145A (en) * | 1998-11-05 | 2000-08-08 | Advanced Micro Devices, Inc. | Silicidation with silicon buffer layer and silicon spacers |
JP2001223178A (ja) * | 2000-02-09 | 2001-08-17 | Semiconductor Leading Edge Technologies Inc | 半導体装置および半導体装置の製造方法 |
KR100313936B1 (ko) * | 1998-07-03 | 2002-02-19 | 김영환 | 반도체소자의살리사이드층형성방법 |
KR100325302B1 (ko) * | 1999-06-16 | 2002-02-21 | 김영환 | 반도체 소자의 제조방법 |
CN100392826C (zh) * | 2002-10-17 | 2008-06-04 | 三星电子株式会社 | 硅化钴膜形成方法和具有硅化钴膜半导体装置的制造方法 |
-
1995
- 1995-04-13 JP JP08803895A patent/JP3376158B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10284732A (ja) * | 1997-04-07 | 1998-10-23 | Lsi Logic Corp | 2つのキャッピング層を用いて集積回路構造上に改良型ケイ化コバルト層を形成する方法 |
KR100313936B1 (ko) * | 1998-07-03 | 2002-02-19 | 김영환 | 반도체소자의살리사이드층형성방법 |
US6100145A (en) * | 1998-11-05 | 2000-08-08 | Advanced Micro Devices, Inc. | Silicidation with silicon buffer layer and silicon spacers |
KR100325302B1 (ko) * | 1999-06-16 | 2002-02-21 | 김영환 | 반도체 소자의 제조방법 |
JP2001223178A (ja) * | 2000-02-09 | 2001-08-17 | Semiconductor Leading Edge Technologies Inc | 半導体装置および半導体装置の製造方法 |
CN100392826C (zh) * | 2002-10-17 | 2008-06-04 | 三星电子株式会社 | 硅化钴膜形成方法和具有硅化钴膜半导体装置的制造方法 |
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