JPH10294459A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10294459A JPH10294459A JP10414097A JP10414097A JPH10294459A JP H10294459 A JPH10294459 A JP H10294459A JP 10414097 A JP10414097 A JP 10414097A JP 10414097 A JP10414097 A JP 10414097A JP H10294459 A JPH10294459 A JP H10294459A
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Abstract
(57)【要約】
【課題】 ブリッジングしているシリサイド膜除去の
際、必要な配線上のシリサイド膜までエッチングするた
め、配線抵抗が増大する。 【解決手段】 サイドウォール１０を有するＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタをシリコン基板１
に形成した後、シリサイド膜を形成する領域の酸化膜を
溶剤処理により除去し、チタン膜１４を堆積する。チタ
ン膜１４の堆積後、窒素雰囲気中で、第１の熱処理を行
い、高濃度不純物領域１１、ゲート電極７上に結晶構造
Ｃ４９のチタンシリサイド膜１５が形成される。次に、
窒化チタン膜１６とサイドウォール９を溶剤処理により
選択除去する。次に、アンモニアと過酸化水素水の混合
液でシリサイド膜を除去する。サイドウォールが除去さ
れているので、ブリッジングしているシリサイド膜の表
面と裏面との両面からエッチングされる。
際、必要な配線上のシリサイド膜までエッチングするた
め、配線抵抗が増大する。 【解決手段】 サイドウォール１０を有するＰＭＯＳト
ランジスタ及びＮＭＯＳトランジスタをシリコン基板１
に形成した後、シリサイド膜を形成する領域の酸化膜を
溶剤処理により除去し、チタン膜１４を堆積する。チタ
ン膜１４の堆積後、窒素雰囲気中で、第１の熱処理を行
い、高濃度不純物領域１１、ゲート電極７上に結晶構造
Ｃ４９のチタンシリサイド膜１５が形成される。次に、
窒化チタン膜１６とサイドウォール９を溶剤処理により
選択除去する。次に、アンモニアと過酸化水素水の混合
液でシリサイド膜を除去する。サイドウォールが除去さ
れているので、ブリッジングしているシリサイド膜の表
面と裏面との両面からエッチングされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上の高
融点金属とシリコンとの反応により、低抵抗領域を形成
する工程を有する、半導体装置の製造方法に関するもの
である。
融点金属とシリコンとの反応により、低抵抗領域を形成
する工程を有する、半導体装置の製造方法に関するもの
である。
【０００２】
【従来の技術】高速デバイスの開発には、素子の動作に
関係する容量、抵抗を小さくする必要がある。それらの
要素はゲート酸化膜容量、接合容量、配線抵抗等があ
る。配線抵抗においては、素子の微細化に伴い、ソース
／ドレイン領域、ポリシリコンゲート電極の抵抗が特に
問題となってくるが、ソース／ドレイン領域とポリシリ
コンゲート電極の表面に同時にシリサイド膜を形成す
る、サリサイドプロセスが広く用いられている。シリサ
イド膜の材料としては、Ｔｉ、Ｃｏ等の高融点金属が用
いられている。
関係する容量、抵抗を小さくする必要がある。それらの
要素はゲート酸化膜容量、接合容量、配線抵抗等があ
る。配線抵抗においては、素子の微細化に伴い、ソース
／ドレイン領域、ポリシリコンゲート電極の抵抗が特に
問題となってくるが、ソース／ドレイン領域とポリシリ
コンゲート電極の表面に同時にシリサイド膜を形成す
る、サリサイドプロセスが広く用いられている。シリサ
イド膜の材料としては、Ｔｉ、Ｃｏ等の高融点金属が用
いられている。
【０００３】以下、図３を用いて、従来のサリサイドプ
ロセスを説明する。
ロセスを説明する。
【０００４】まず、シリコン基板２１に素子分離領域２
２を形成し、ウエル領域形成後のシリコン基板２１表面
の素子領域に、ゲート酸化膜２３及びゲート電極材料と
なるポリシリコン膜を所定の形状に加工して、ゲート電
極２４を形成する（図３（ａ））。
２を形成し、ウエル領域形成後のシリコン基板２１表面
の素子領域に、ゲート酸化膜２３及びゲート電極材料と
なるポリシリコン膜を所定の形状に加工して、ゲート電
極２４を形成する（図３（ａ））。
【０００５】次に、必要に応じて、ＬＤＤ領域形成やハ
ロー領域形成のための低濃度不純物注入を行った後、全
面にＣＶＤ酸化膜、例えばＨＴＯ膜を１００ｎｍ程度形
成し、ドライエッチング法でエッチバックを行い、サイ
ドウォール２５を形成する（図３（ｂ））。尚、符号２
６は低濃度不純物領域を示す。
ロー領域形成のための低濃度不純物注入を行った後、全
面にＣＶＤ酸化膜、例えばＨＴＯ膜を１００ｎｍ程度形
成し、ドライエッチング法でエッチバックを行い、サイ
ドウォール２５を形成する（図３（ｂ））。尚、符号２
６は低濃度不純物領域を示す。
【０００６】次に、ソース／ドレイン領域及びゲート電
極への高濃度不純物注入を行い、次に、８００〜９００
℃で５〜６０分の熱処理を施した後、シリサイド膜を形
成する領域の酸化膜を除去し、チタン（Ｔｉ）膜２８を
２０〜７０ｎｍ、スパッタ法で形成する（図３
（ｃ））。尚、符号２７は高濃度不純物領域を示す。
極への高濃度不純物注入を行い、次に、８００〜９００
℃で５〜６０分の熱処理を施した後、シリサイド膜を形
成する領域の酸化膜を除去し、チタン（Ｔｉ）膜２８を
２０〜７０ｎｍ、スパッタ法で形成する（図３
（ｃ））。尚、符号２７は高濃度不純物領域を示す。
【０００７】次に、窒素雰囲気中で、６００〜７００
℃、１０〜６０秒の熱処理を施し、チタンシリサイド膜
２９を形成する。チタン膜２８はこの熱処理中でシリコ
ン基板２１側からは、シリコンと反応し、チタンシリサ
イド膜２９を形成し、表面側からは、窒素と反応し、チ
ッ化チタン膜３０を形成する（図３（ｄ））。
℃、１０〜６０秒の熱処理を施し、チタンシリサイド膜
２９を形成する。チタン膜２８はこの熱処理中でシリコ
ン基板２１側からは、シリコンと反応し、チタンシリサ
イド膜２９を形成し、表面側からは、窒素と反応し、チ
ッ化チタン膜３０を形成する（図３（ｄ））。
【０００８】次に、薬液処理、例えば、硫酸と過酸化水
素の混合液（９０〜１５０℃で５〜１５分、望ましくは
９０℃で１５分）、又はアンモニアと過酸化水素の混合
液（６０℃で１分）などにて不要なチッ化チタン膜３０
を除去し（図３（ｅ））。次に、シリサイド膜の低抵抗
化の熱処理を８００〜９００℃で５〜３０秒で行い、そ
の後、層間絶縁膜、コンタクト、配線形成工程を行う。
尚、図３は従来のサイサイドプロセスを示す図である。
素の混合液（９０〜１５０℃で５〜１５分、望ましくは
９０℃で１５分）、又はアンモニアと過酸化水素の混合
液（６０℃で１分）などにて不要なチッ化チタン膜３０
を除去し（図３（ｅ））。次に、シリサイド膜の低抵抗
化の熱処理を８００〜９００℃で５〜３０秒で行い、そ
の後、層間絶縁膜、コンタクト、配線形成工程を行う。
尚、図３は従来のサイサイドプロセスを示す図である。
【０００９】
【発明が解決しようとする課題】しかし、チタンシリサ
イド膜を十分に低抵抗化するためには、シリサイド膜の
膜厚を厚くする必要があるが、チタンシリサイド膜は図
４（ａ）に示すように、ゲート電極のサイドウォール上
に成長していくため（符号Ａはサイドウォール上を成長
するシリサイド膜を示す。）、シリサイド膜を厚くする
と、図４（ｂ）に示すように、サイドウォール上で、シ
リサイド膜がブリッジングを起こし、活性領域上に形成
されたシリサイド膜とゲート電極上に形成されたシリサ
イド膜とが電気的に接続される。この場合、このブリッ
ジングを起こしているシリサイド膜のはく離が不十分で
あれば、ゲート電極と活性領域は電気的に導通した状態
となり、トランジスタ動作が正常に作動できない。尚、
図４は従来技術の課題の説明に供する図である。
イド膜を十分に低抵抗化するためには、シリサイド膜の
膜厚を厚くする必要があるが、チタンシリサイド膜は図
４（ａ）に示すように、ゲート電極のサイドウォール上
に成長していくため（符号Ａはサイドウォール上を成長
するシリサイド膜を示す。）、シリサイド膜を厚くする
と、図４（ｂ）に示すように、サイドウォール上で、シ
リサイド膜がブリッジングを起こし、活性領域上に形成
されたシリサイド膜とゲート電極上に形成されたシリサ
イド膜とが電気的に接続される。この場合、このブリッ
ジングを起こしているシリサイド膜のはく離が不十分で
あれば、ゲート電極と活性領域は電気的に導通した状態
となり、トランジスタ動作が正常に作動できない。尚、
図４は従来技術の課題の説明に供する図である。
【００１０】上述のチッ化チタンを除去するために用い
た硫酸と過酸化水素の混合液では、チタンシリサイド膜
はほとんどエッチングされないので、ブリッジングを起
こした場合のチタンシリサイド膜の除去はできない。ま
た、アンモニアと過酸化水素の混合液では、チタンシリ
サイド膜もエッチングできるため、ゲート電極上に成長
するシリサイド膜と活性領域上に成長するシリサイド膜
とのブリッジングを除去できるが、同時に、必要な配線
上のシリサイド膜までエッチングするため、配線抵抗が
増大する。
た硫酸と過酸化水素の混合液では、チタンシリサイド膜
はほとんどエッチングされないので、ブリッジングを起
こした場合のチタンシリサイド膜の除去はできない。ま
た、アンモニアと過酸化水素の混合液では、チタンシリ
サイド膜もエッチングできるため、ゲート電極上に成長
するシリサイド膜と活性領域上に成長するシリサイド膜
とのブリッジングを除去できるが、同時に、必要な配線
上のシリサイド膜までエッチングするため、配線抵抗が
増大する。
【００１１】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、シリコン基板上の高融点金属とシリコ
ンとの反応により、低抵抗領域を形成する工程を有す
る、半導体装置の製造方法において、上記シリコン基板
上に、ゲート絶縁膜を介して、シリコンからなるゲート
電極材料を堆積した後、該ゲート電極材料を所定の形状
に加工することによりゲート電極を形成する工程と、上
記ゲート電極の側壁にサイドウォールを形成した後、全
面に上記高融点金属膜を形成する工程と、熱処理によ
り、シリコンと高融点金属とを反応させ、シリサイド膜
を形成した後、上記シリコンと未反応の高融点金属を除
去する工程と、上記サイドウォールを除去することによ
り、該サイドウォール上に形成された上記シリサイド膜
をリフトオフする工程とを有することを特徴とするもの
である。
置の製造方法は、シリコン基板上の高融点金属とシリコ
ンとの反応により、低抵抗領域を形成する工程を有す
る、半導体装置の製造方法において、上記シリコン基板
上に、ゲート絶縁膜を介して、シリコンからなるゲート
電極材料を堆積した後、該ゲート電極材料を所定の形状
に加工することによりゲート電極を形成する工程と、上
記ゲート電極の側壁にサイドウォールを形成した後、全
面に上記高融点金属膜を形成する工程と、熱処理によ
り、シリコンと高融点金属とを反応させ、シリサイド膜
を形成した後、上記シリコンと未反応の高融点金属を除
去する工程と、上記サイドウォールを除去することによ
り、該サイドウォール上に形成された上記シリサイド膜
をリフトオフする工程とを有することを特徴とするもの
である。
【００１２】また、請求項２記載の本発明の半導体装置
の製造方法は、シリコン基板上の高融点金属とシリコン
との反応により、低抵抗領域を形成する工程を有する、
半導体装置の製造方法において、上記シリコン基板上
に、ゲート絶縁膜を介して、シリコンからなるゲート電
極材料を堆積した後、該ゲート電極材料を所定の形状に
加工することによりゲート電極を形成する工程と、上記
ゲート電極の側壁にサイドウォールを形成した後、全面
に上記高融点金属膜を形成する工程と、熱処理により、
シリコンと高融点金属とを反応させ、シリサイド膜を形
成した後、上記シリコンと未反応の高融点金属を除去す
る工程と、上記サイドウォールを除去後、上記シリサイ
ド膜をウエットエッチングすることにより、上記ゲート
電極と上記半導体基板表面に形成された活性領域とを短
絡させる上記シリサイド膜を除去する工程とを有するこ
とを特徴とするものである。
の製造方法は、シリコン基板上の高融点金属とシリコン
との反応により、低抵抗領域を形成する工程を有する、
半導体装置の製造方法において、上記シリコン基板上
に、ゲート絶縁膜を介して、シリコンからなるゲート電
極材料を堆積した後、該ゲート電極材料を所定の形状に
加工することによりゲート電極を形成する工程と、上記
ゲート電極の側壁にサイドウォールを形成した後、全面
に上記高融点金属膜を形成する工程と、熱処理により、
シリコンと高融点金属とを反応させ、シリサイド膜を形
成した後、上記シリコンと未反応の高融点金属を除去す
る工程と、上記サイドウォールを除去後、上記シリサイ
ド膜をウエットエッチングすることにより、上記ゲート
電極と上記半導体基板表面に形成された活性領域とを短
絡させる上記シリサイド膜を除去する工程とを有するこ
とを特徴とするものである。
【００１３】更に、請求項３記載の本発明の半導体装置
の製造方法は、上記サイドウォール除去後、上記シリサ
イド膜をウエットエッチングすることにより、上記ゲー
ト電極と上記半導体基板表面に形成された活性領域とを
短絡させる上記シリサイド膜を除去することを特徴とす
る、請求項１記載の半導体装置の製造方法である。
の製造方法は、上記サイドウォール除去後、上記シリサ
イド膜をウエットエッチングすることにより、上記ゲー
ト電極と上記半導体基板表面に形成された活性領域とを
短絡させる上記シリサイド膜を除去することを特徴とす
る、請求項１記載の半導体装置の製造方法である。
【００１４】従来、図４（ｂ）に示すように、ブリッジ
ングしているシリサイド膜の膜厚分（Ｔ１）のシリサイ
ド膜を除去すると、配線領域のシリサイド膜の膜厚はＴ
２−Ｔ１となっていたが、上記構成にし、サイドウォー
ルを除去してからエッチングすることにより、表面と裏
面の２方向から進むため、従来技術に比べ、エッチング
時間を１／２にすることができる。そのため、配線領域
のシリサイド膜の膜減り量は（１／２）・Ｔ１となり、
膜減り量を低減することができる。
ングしているシリサイド膜の膜厚分（Ｔ１）のシリサイ
ド膜を除去すると、配線領域のシリサイド膜の膜厚はＴ
２−Ｔ１となっていたが、上記構成にし、サイドウォー
ルを除去してからエッチングすることにより、表面と裏
面の２方向から進むため、従来技術に比べ、エッチング
時間を１／２にすることができる。そのため、配線領域
のシリサイド膜の膜減り量は（１／２）・Ｔ１となり、
膜減り量を低減することができる。
【００１５】
【実施の形態】以下、実施の形態に基づいて本発明につ
いて詳細に説明する。
いて詳細に説明する。
【００１６】図１は本発明の一の実施の形態の半導体装
置の製造工程図である。
置の製造工程図である。
【００１７】まず、シリコン基板１上に素子分離膜２を
既知のＬＯＣＯＳ法で形成した後、既知のリソグラフィ
技術により、ＰＭＯＳ形成領域にフォトレジスト３を形
成し、ＮＭＯＳ形成領域のＰウエル５ａ形成のためのイ
オン注入、しきい値調整のためのイオン注入を行う（図
１（ａ））。尚、上記のＰウエル５ａ形成のためのイオ
ン注入の条件は、注入種をボロン（11Ｂ+）、注入エネ
ルギーを５０〜３００ｋｅＶ、ドーズ量を１×１０12〜
５×１０13ｃｍ-2とする。また、必要であれば、異なる
注入エネルギー、ドーズ量で多段注入してもよい。ま
た、上記のしきい値調整のためのイオン注入の条件は、
注入種をボロン（11Ｂ+）、注入エネルギーを５〜５０
ｋｅＶ、ドーズ量を１×１０11〜１×１０13ｃｍ-2とす
る。
既知のＬＯＣＯＳ法で形成した後、既知のリソグラフィ
技術により、ＰＭＯＳ形成領域にフォトレジスト３を形
成し、ＮＭＯＳ形成領域のＰウエル５ａ形成のためのイ
オン注入、しきい値調整のためのイオン注入を行う（図
１（ａ））。尚、上記のＰウエル５ａ形成のためのイオ
ン注入の条件は、注入種をボロン（11Ｂ+）、注入エネ
ルギーを５０〜３００ｋｅＶ、ドーズ量を１×１０12〜
５×１０13ｃｍ-2とする。また、必要であれば、異なる
注入エネルギー、ドーズ量で多段注入してもよい。ま
た、上記のしきい値調整のためのイオン注入の条件は、
注入種をボロン（11Ｂ+）、注入エネルギーを５〜５０
ｋｅＶ、ドーズ量を１×１０11〜１×１０13ｃｍ-2とす
る。
【００１８】次に、フォトレジスト３を除去した後に、
既知のリソグラフィ技術によりＮＭＯＳ形成領域にフォ
トレジスト４を形成し、ＰＭＯＳ形成領域のＮウエル５
ｂ形成のためのイオン注入、しきい値調整のためのイオ
ン注入を行う（図１（ｂ））。尚、上記のＮウエル５ｂ
形成のためのイオン注入の条件は、注入種をリン（31Ｐ
+）、注入エネルギーを１００〜８００ｋｅＶ、ドーズ
量を１×１０12〜５×１０13ｃｍ-2とする。また、必要
であれば、異なる注入エネルギー、ドーズ量で多段注入
してもよい。また、上記のしきい値調整のためのイオン
注入の条件は、注入種をリン（31Ｐ+）、注入エネルギ
ーを２０〜１００ｋｅＶ、ドーズ量を１×１０11〜１×
１０13ｃｍ-2とする。尚、Ｐウエル５ａとＮウエル５ｂ
の形成順序は逆でもよい。
既知のリソグラフィ技術によりＮＭＯＳ形成領域にフォ
トレジスト４を形成し、ＰＭＯＳ形成領域のＮウエル５
ｂ形成のためのイオン注入、しきい値調整のためのイオ
ン注入を行う（図１（ｂ））。尚、上記のＮウエル５ｂ
形成のためのイオン注入の条件は、注入種をリン（31Ｐ
+）、注入エネルギーを１００〜８００ｋｅＶ、ドーズ
量を１×１０12〜５×１０13ｃｍ-2とする。また、必要
であれば、異なる注入エネルギー、ドーズ量で多段注入
してもよい。また、上記のしきい値調整のためのイオン
注入の条件は、注入種をリン（31Ｐ+）、注入エネルギ
ーを２０〜１００ｋｅＶ、ドーズ量を１×１０11〜１×
１０13ｃｍ-2とする。尚、Ｐウエル５ａとＮウエル５ｂ
の形成順序は逆でもよい。
【００１９】次に、フォトレジスト４を除去した後、素
子形成領域の表面の自然酸化膜を含む酸化膜を除去し、
ゲート酸化膜６、ゲート電極材料となるポリシリコン膜
を形成する。ゲート酸化膜形成条件は、７００〜９００
℃のＨＣｌ雰囲気中での酸化、又は、窒酸化物を含むガ
ス雰囲気での酸化、又は、酸素雰囲気のみでの酸化、又
はパイロ酸化で膜厚を４０〜１００Åとする。また、ポ
リシリコン膜は既知のＬＰ−ＣＶＤ法で５００〜３００
０Åを堆積する。次に、既知のリソグラフィ技術、ＲＩ
Ｅ技術を用いて、該ポリシリコンを加工し、ゲート電極
７を形成する（図１（ｃ））。
子形成領域の表面の自然酸化膜を含む酸化膜を除去し、
ゲート酸化膜６、ゲート電極材料となるポリシリコン膜
を形成する。ゲート酸化膜形成条件は、７００〜９００
℃のＨＣｌ雰囲気中での酸化、又は、窒酸化物を含むガ
ス雰囲気での酸化、又は、酸素雰囲気のみでの酸化、又
はパイロ酸化で膜厚を４０〜１００Åとする。また、ポ
リシリコン膜は既知のＬＰ−ＣＶＤ法で５００〜３００
０Åを堆積する。次に、既知のリソグラフィ技術、ＲＩ
Ｅ技術を用いて、該ポリシリコンを加工し、ゲート電極
７を形成する（図１（ｃ））。
【００２０】次に、既知のリソグラフィ技術により、Ｐ
ＭＯＳ形成領域にフォトレジスト８を形成し、ＮＭＯＳ
のＬＤＤ領域及びハロー領域形成のための低濃度不純物
のイオン注入を行う（図１（ｄ））。ＬＤＤ領域形成の
ためのイオン注入の条件は、注入種をリン（31Ｐ+）、
注入エネルギーを１０〜５０ｋｅＶ、ドーズ量を１×１
０13〜１×１０15ｃｍ-2で、必要であれば、斜め注入、
回転注入を行ってもよい。また、リンの替わりにヒ素
（Ａｓ）を用いてもよい。
ＭＯＳ形成領域にフォトレジスト８を形成し、ＮＭＯＳ
のＬＤＤ領域及びハロー領域形成のための低濃度不純物
のイオン注入を行う（図１（ｄ））。ＬＤＤ領域形成の
ためのイオン注入の条件は、注入種をリン（31Ｐ+）、
注入エネルギーを１０〜５０ｋｅＶ、ドーズ量を１×１
０13〜１×１０15ｃｍ-2で、必要であれば、斜め注入、
回転注入を行ってもよい。また、リンの替わりにヒ素
（Ａｓ）を用いてもよい。
【００２１】また、ハロー領域形成のためのイオン注入
の条件は、注入種をボロン（11Ｂ+）、注入エネルギー
を１０〜５０ｋｅＶ、ドーズ量を１×１０11〜１×１０
13ｃｍ-2で、必要であれば、斜め注入、回転注入を行っ
てもよい。尚、符号９ａはＰウエルにおける低濃度不純
物領域を示す。
の条件は、注入種をボロン（11Ｂ+）、注入エネルギー
を１０〜５０ｋｅＶ、ドーズ量を１×１０11〜１×１０
13ｃｍ-2で、必要であれば、斜め注入、回転注入を行っ
てもよい。尚、符号９ａはＰウエルにおける低濃度不純
物領域を示す。
【００２２】次に、フォトレジスト８を除去した後、Ｃ
ＶＤ法やスパッタ法などで窒化チタン（ＴｉＮ）を１０
００〜１２００Å堆積し、既知の異方性ＲＩＥにより、
ゲート電極７の側壁部にサイドウォール１０を形成する
（図１（ｅ））。サイドウォール材料は、Ａｌ−Ｓｉ、
Ｗ、Ａｌ、ＳｉＮ、ポリシリコンなどでもよい。尚、ポ
リシリコンをサイドウォールに用いる場合は、ゲート電
極７とポリシリコンの間に緩衝膜として、例えば、シリ
コン酸化膜を入れる必要がある。
ＶＤ法やスパッタ法などで窒化チタン（ＴｉＮ）を１０
００〜１２００Å堆積し、既知の異方性ＲＩＥにより、
ゲート電極７の側壁部にサイドウォール１０を形成する
（図１（ｅ））。サイドウォール材料は、Ａｌ−Ｓｉ、
Ｗ、Ａｌ、ＳｉＮ、ポリシリコンなどでもよい。尚、ポ
リシリコンをサイドウォールに用いる場合は、ゲート電
極７とポリシリコンの間に緩衝膜として、例えば、シリ
コン酸化膜を入れる必要がある。
【００２３】次に、既知のリソグラフィ技術により、Ｐ
ＭＯＳ形成領域にフォトレジスト１１を形成し、ＰＭＯ
ＳのＬＤＤ領域及びハロー領域形成のための低濃度不純
物のイオン注入並びにソース／ドレイン領域形成用の高
濃度不純物のイオン注入を行う（図２（ａ））。ＬＤＤ
形成のためのイオン注入の条件は、注入種をボロン（11
Ｂ+）、注入エネルギーを１０〜３０ｋｅＶ、ドーズ量
を１×１０13〜１×１０15ｃｍ-2で、必要であれば、斜
め注入、回転注入を行ってもよい。
ＭＯＳ形成領域にフォトレジスト１１を形成し、ＰＭＯ
ＳのＬＤＤ領域及びハロー領域形成のための低濃度不純
物のイオン注入並びにソース／ドレイン領域形成用の高
濃度不純物のイオン注入を行う（図２（ａ））。ＬＤＤ
形成のためのイオン注入の条件は、注入種をボロン（11
Ｂ+）、注入エネルギーを１０〜３０ｋｅＶ、ドーズ量
を１×１０13〜１×１０15ｃｍ-2で、必要であれば、斜
め注入、回転注入を行ってもよい。
【００２４】また、ハロー注入の条件は、注入種をリン
（31Ｐ+）、注入エネルギーを２０〜８０ｋｅＶ、ドー
ズ量を１×１０11〜１×１０13ｃｍ-2で、必要であれ
ば、斜め注入、回転注入を行ってもよい。また、ソース
／ドレイン領域形成、ゲート電極ドーピング用注入の条
件は、注入種をボロン（11Ｂ+）、注入エネルギーを１
〜２０ｋｅＶ、ドーズ量を１×１０15〜５×１０15ｃｍ
-2とする。また、ボロンの替わりにＢＦ2 +を用いてもよ
い。尚、符号９ｂはＮウエルにおける低濃度不純物領
域、１２ｂはＮウエルにおける高濃度不純物領域を示
す。
（31Ｐ+）、注入エネルギーを２０〜８０ｋｅＶ、ドー
ズ量を１×１０11〜１×１０13ｃｍ-2で、必要であれ
ば、斜め注入、回転注入を行ってもよい。また、ソース
／ドレイン領域形成、ゲート電極ドーピング用注入の条
件は、注入種をボロン（11Ｂ+）、注入エネルギーを１
〜２０ｋｅＶ、ドーズ量を１×１０15〜５×１０15ｃｍ
-2とする。また、ボロンの替わりにＢＦ2 +を用いてもよ
い。尚、符号９ｂはＮウエルにおける低濃度不純物領
域、１２ｂはＮウエルにおける高濃度不純物領域を示
す。
【００２５】次に、既知のリソグラフィ技術により、Ｎ
ＭＯＳ形成領域にフォトレジスト１３を形成し、ＮＭＯ
Ｓのソース／ドレイン領域形成、ゲート電極ドーピング
用の流入を行う。注入条件は、注入種をヒ素（75Ａ
ｓ+）、注入エネルギーを１０〜１００ｋｅＶ、ドーズ
量を１×１０15〜５×１０15ｃｍ-2とする（図２
（ｂ））。尚、符号１２ａはＰウエルにおける高濃度不
純物領域を示す。
ＭＯＳ形成領域にフォトレジスト１３を形成し、ＮＭＯ
Ｓのソース／ドレイン領域形成、ゲート電極ドーピング
用の流入を行う。注入条件は、注入種をヒ素（75Ａ
ｓ+）、注入エネルギーを１０〜１００ｋｅＶ、ドーズ
量を１×１０15〜５×１０15ｃｍ-2とする（図２
（ｂ））。尚、符号１２ａはＰウエルにおける高濃度不
純物領域を示す。
【００２６】次に、フォトレジスト１３を除去した後、
７００〜９００℃、５〜６０分の活性化熱処理を行う。
次に、シリサイド膜を形成する領域上の酸化膜を１％の
ＨＦ等を用いた溶剤処理により除去し、チタン膜１４を
堆積する（図２（ｃ））。チタン膜１４の膜厚は１００
〜１０００Åとする。チタン膜１４の堆積後、窒素雰囲
気中で、６００〜７００℃、１０〜１００秒の第１の熱
処理を行う。
７００〜９００℃、５〜６０分の活性化熱処理を行う。
次に、シリサイド膜を形成する領域上の酸化膜を１％の
ＨＦ等を用いた溶剤処理により除去し、チタン膜１４を
堆積する（図２（ｃ））。チタン膜１４の膜厚は１００
〜１０００Åとする。チタン膜１４の堆積後、窒素雰囲
気中で、６００〜７００℃、１０〜１００秒の第１の熱
処理を行う。
【００２７】このチタン膜１４堆積から第１の熱処理ま
では、酸素を含む雰囲気にさらすことなく、連続処理を
行うことが望ましい。その結果、図２（ｄ）に示すよう
に、高濃度不純物領域１２、ゲート電極７上に結晶構造
Ｃ４９のチタンシリサイド（ＴｉＳｉ2）膜１５（比抵
抗５０〜６０μΩｃｍ）が形成される。また、第１の熱
処理を窒素雰囲気中で行うことにより、シリサイド反応
に関係のないチタン（Ｔｉ）は窒素と反応し窒化チタン
（ＴｉＮ）膜１６となる（図２（ｄ））。
では、酸素を含む雰囲気にさらすことなく、連続処理を
行うことが望ましい。その結果、図２（ｄ）に示すよう
に、高濃度不純物領域１２、ゲート電極７上に結晶構造
Ｃ４９のチタンシリサイド（ＴｉＳｉ2）膜１５（比抵
抗５０〜６０μΩｃｍ）が形成される。また、第１の熱
処理を窒素雰囲気中で行うことにより、シリサイド反応
に関係のないチタン（Ｔｉ）は窒素と反応し窒化チタン
（ＴｉＮ）膜１６となる（図２（ｄ））。
【００２８】次に、硫酸と過酸化水素水等で、窒化チタ
ン膜１６とサイドウォール１０を９０〜１５０℃で５〜
１５分、より詳しくは９０℃で１５分の条件で溶剤処理
により選択除去する（図２（ｅ））。このサイドウォー
ル１０の除去により、ブリッジングを起こしているシリ
サイド膜がリフトオフされ、除去されることもあるが、
除去されない場合には、アンモニアと過酸化水素水との
混合液（割合１：１）で６０℃で１分の条件でシリサイ
ド（ＴｉＳｉ2）膜１５を除去する。サイドウォールが
除去されているので、ブリッジングしているシリサイド
膜の表面と裏面との両面からエッチングされる。
ン膜１６とサイドウォール１０を９０〜１５０℃で５〜
１５分、より詳しくは９０℃で１５分の条件で溶剤処理
により選択除去する（図２（ｅ））。このサイドウォー
ル１０の除去により、ブリッジングを起こしているシリ
サイド膜がリフトオフされ、除去されることもあるが、
除去されない場合には、アンモニアと過酸化水素水との
混合液（割合１：１）で６０℃で１分の条件でシリサイ
ド（ＴｉＳｉ2）膜１５を除去する。サイドウォールが
除去されているので、ブリッジングしているシリサイド
膜の表面と裏面との両面からエッチングされる。
【００２９】次に、８００〜９００℃、５〜２０秒の第
２の熱処理を行う。シリサイド膜はこの熱処理により、
結晶構造Ｃ５４のシリサイド膜１５（比抵抗１５μΩｃ
ｍ）に相変態させる。この後、既知の技術により、層間
絶縁膜を堆積し、コンタクトホールを開口し、配線を施
せばＣＭＯＳトランジスタが完成する。尚、サイドウォ
ール材料にＷ等のＴｉＮ以外の材料を用いた場合、第１
の熱処理で形成される不必要な窒化チタン膜１６等を予
め除去した後、サイドウォールの除去を行う。
２の熱処理を行う。シリサイド膜はこの熱処理により、
結晶構造Ｃ５４のシリサイド膜１５（比抵抗１５μΩｃ
ｍ）に相変態させる。この後、既知の技術により、層間
絶縁膜を堆積し、コンタクトホールを開口し、配線を施
せばＣＭＯＳトランジスタが完成する。尚、サイドウォ
ール材料にＷ等のＴｉＮ以外の材料を用いた場合、第１
の熱処理で形成される不必要な窒化チタン膜１６等を予
め除去した後、サイドウォールの除去を行う。
【００３０】また、本実施の形態では、ＣＭＯＳトラン
ジスタの場合について説明したが、本発明はこれに限定
されるものではなく、ＮＭＯＳトランジスタ、ＰＭＯＳ
トランジスタにも適用可能である。
ジスタの場合について説明したが、本発明はこれに限定
されるものではなく、ＮＭＯＳトランジスタ、ＰＭＯＳ
トランジスタにも適用可能である。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、サイドウォール上にブリッジングし
たシリサイド膜を、リフトオフにより除去する又は配線
部分のシリサイド膜の膜減りを従来に比べて少なくしつ
つ除去することができる。
用いることにより、サイドウォール上にブリッジングし
たシリサイド膜を、リフトオフにより除去する又は配線
部分のシリサイド膜の膜減りを従来に比べて少なくしつ
つ除去することができる。
【００３２】したがって、ブリッジングしているシリサ
イド膜がなく、且つ、従来よりも配線抵抗の少ない半導
体装置を得ることができる。
イド膜がなく、且つ、従来よりも配線抵抗の少ない半導
体装置を得ることができる。
【００３３】また、請求項３に記載のように、リフトオ
フ及びエッチングを行うことにより、更に確実にブリッ
ジングしているシリサイド膜を除去することができる。
フ及びエッチングを行うことにより、更に確実にブリッ
ジングしているシリサイド膜を除去することができる。
【図１】本発明の一実施の形態の半導体装置の製造の前
半工程図である。
半工程図である。
【図２】本発明の一実施の形態の半導体装置の製造の後
半工程図である。
半工程図である。
【図３】従来のサリサイドプロセスを示す図である。
【図４】従来技術の課題の説明に供する図である。
１ シリコン基板 ２ 素子分離膜 ３、４、８、１１、１３ フォトレジスト ５ａ、５ｂ ウエル ６ ゲート酸化膜 ７ ゲート電極 ９ａ、９ｂ 低濃度不純物領域 １０ サイドウォール １２ａ、１２ｂ 高濃度不純物領域 １４ チタン膜 １５ チタンシリサイド膜 １６ 窒化チタン膜
Claims (3)
- 【請求項１】 シリコン基板上の高融点金属とシリコン
との反応により、低抵抗領域を形成する工程を有する、
半導体装置の製造方法において、 上記シリコン基板上に、ゲート絶縁膜を介して、シリコ
ンからなるゲート電極材料を堆積した後、該ゲート電極
材料を所定の形状に加工することによりゲート電極を形
成する工程と、 上記ゲート電極の側壁にサイドウォールを形成した後、
全面に上記高融点金属膜を形成する工程と、 熱処理により、シリコンと高融点金属とを反応させ、シ
リサイド膜を形成した後、上記シリコンと未反応の高融
点金属を除去する工程と、 上記サイドウォールを除去することにより、該サイドウ
ォール上に形成された上記シリサイド膜をリフトオフす
る工程を有することを特徴とする、半導体装置の製造方
法。 - 【請求項２】 シリコン基板上の高融点金属とシリコン
との反応により、低抵抗領域を形成する工程を有する、
半導体装置の製造方法において、 上記シリコン基板上に、ゲート絶縁膜を介して、シリコ
ンからなるゲート電極材料を堆積した後、該ゲート電極
材料を所定の形状に加工することによりゲート電極を形
成する工程と、 上記ゲート電極の側壁にサイドウォールを形成した後、
全面に上記高融点金属膜を形成する工程と、 熱処理により、シリコンと高融点金属とを反応させ、シ
リサイド膜を形成した後、上記シリコンと未反応の高融
点金属を除去する工程と、 上記サイドウォールを除去後、上記シリサイド膜をウエ
ットエッチングすることにより、上記ゲート電極と上記
半導体基板表面に形成された活性領域とを短絡させる上
記シリサイド膜を除去する工程を有することを特徴とす
る、半導体装置の製造方法。 - 【請求項３】 上記サイドウォール除去後、上記シリサ
イド膜をウエットエッチングすることにより、上記ゲー
ト電極と上記半導体基板表面に形成された活性領域とを
短絡させる上記シリサイド膜を除去することを特徴とす
る、請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10414097A JPH10294459A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10414097A JPH10294459A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294459A true JPH10294459A (ja) | 1998-11-04 |
Family
ID=14372801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10414097A Pending JPH10294459A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066327A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트전극 제조방법 |
| US6368963B1 (en) * | 2000-09-12 | 2002-04-09 | Advanced Micro Devices, Inc. | Passivation of semiconductor device surfaces using an iodine/ethanol solution |
| US6432805B1 (en) * | 2001-02-15 | 2002-08-13 | Advanced Micro Devices, Inc. | Co-deposition of nitrogen and metal for metal silicide formation |
-
1997
- 1997-04-22 JP JP10414097A patent/JPH10294459A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066327A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트전극 제조방법 |
| US6368963B1 (en) * | 2000-09-12 | 2002-04-09 | Advanced Micro Devices, Inc. | Passivation of semiconductor device surfaces using an iodine/ethanol solution |
| US6432805B1 (en) * | 2001-02-15 | 2002-08-13 | Advanced Micro Devices, Inc. | Co-deposition of nitrogen and metal for metal silicide formation |
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