JPH08339970A

JPH08339970A - 半導体装置及びその製造方法

Info

Publication number: JPH08339970A
Application number: JP7257699A
Authority: JP
Inventors: Shigeki Hayashida; 茂樹林田; Seizo Kakimoto; 誠三柿本; Hiroshi Iwata; 浩岩田; Toshimasa Matsuoka; 俊匡松岡; Masayuki Nakano; 雅行中野
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-04-14
Filing date: 1995-10-04
Publication date: 1996-12-24

Abstract

(57)【要約】【解決手段】シリコン窒化膜を介して不純物イオンを
注入し、シリコン窒化膜を除去した後、大気解放なしで
チタン膜を形成し、シリサイド化反応を行う。【効果】チタン−シリコン系シリサイド反応において
極力酸素の影響を排除することが可能となり、０．２μ
ｍ以下の微細配線においても低抵抗で耐熱性に優れたチ
タンシリサイド膜を形成できる。更に、ｐ型半導体のシ
リサイド化と比較し、ｎ型半導体のシリサイド化はシリ
サイド反応が阻害されシート抵抗値が高くなり、耐熱性
に関しても悪くなるという現象も無くなり、ｐ型及びｎ
型半導体とも一様な膜厚のチタンシリサイド膜を形成す
ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。更に詳しくは、本発明は、耐熱性に優
れた低い抵抗のチタンシリサイド膜の製造方法及び接合
リークが少なく、かつ短チャネル効果が起こりにくく駆
動力を大きくすることができるサリサイドＣＭＯＳトラ
ンジスタ等の半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】現在普及している半導体集積回路の中に
用いられている絶縁ゲート型電界効果トランジスタで
は、素子の微細化に伴ってゲートの担う空乏層電荷の全
空乏層電荷に対する割合が小さくなるため、しきい値電
圧の低下、パンチスルー、サブスレショルド特性の劣化
などの短チャネル効果を引き起こす。この原因の一つ
に、それぞれソース及びドレイン領域の深い接合による
ものが挙げられる。短チャネル効果を抑制するために
は、素子の微細化に伴ってソース及びドレイン領域の接
合を浅く形成しなければならない。また、ＰＭＯＳにお
いては、従来用いられてきたゲート電極がｎ型にドーピ
ングされた埋め込みチャネル型では、素子の微細化に対
応できないので、ｐ型にドーピングされた表面チャネル
型トランジスタが採用されつつある。この場合ゲート電
極はデュアルゲート型になるので、工程を簡略にするた
めには、ＮＭＯＳ及びＰＭＯＳそれぞれにおいてソース
及びドレイン領域の形成時に、同時にゲート電極にもそ
れぞれのドーピングを行う手法が用いられる。また、微
細化及び浅い接合化に伴い駆動力を確保するために自己
整合型シリサイド技術（サリサイド化技術）も広く用い
られている。

【０００３】従来の自己整合シリサイド化技術（サリサ
イドトランジスタ技術）に関する製造方法は、例えば図
２６（ａ）〜（ｅ）に示す方法が知られている（Ｋ．Ｔ
ｓｕｋａｍｏｔｏ，Ｔ．Ｏｋａｍｏｔｏ，Ｍ．Ｓｈｉｍ
ｉｚｕ，Ｔ．Ｍａｔｓｕｋａｗａ及びＨ．Ｈａｒａｄ
ａ：ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ１６ｔｈ
Ｉｎｔ．Ｃｏｎｆ．ＳｏｌｉｄＳｔａｔｅＤｅｖｉ
ｃｅｓ＆Ｍｔｅｒｉａｌｓ，Ｋｏｂｅ１９８４
（ＢｕｓｉｎｅｓｓＣｅｎｔｅｒｆｏｒＡｃａｄ
ｅｍｉｃＳｏｃｉｅｔｉｅｓＪａｐａｎ，Ｔｏｋｙ
ｏ，１９８４）ｐ．４７．参照）。以下、図２６（ａ）
〜（ｅ）の方法を説明する。

【０００４】まず、図２６（ａ）に示すように、シリコ
ン半導体基板６０１上にフィールド酸化膜６０２、ゲー
ト酸化膜６０３、側壁が絶縁膜６０５で覆われた多結晶
シリコン６０４よりなるゲート電極を形成する。ゲート
電極への不純物イオンの注入は、ゲート電極をパターン
ニングする前に、多結晶シリコン中へ燐を拡散すること
により行っている。

【０００５】次に、図２６（ｂ）に示すように、酸化膜
６０６を堆積した後、該酸化膜６０６を介して、ソース
及びドレイン領域となる領域に高濃度の不純物イオンを
ホトレジストをマスク（図示せず）として注入する。こ
こで、不純物イオンは、ｎチャネルの場合砒素イオン、
ｐチャネルの場合ボロンイオン等が使用されている。こ
の後、活性化の為の熱処理（たとえば、窒素雰囲気中
で、９００℃、３０分）を行い、ソース及びドレイン領
域６０７を形成する。

【０００６】次に、図２６（ｃ）に示すように、フッ酸
を含む溶液等により、ソース及びドレイン領域６０７、
及びゲート電極６０４上の上記酸化膜６０６を除去した
後、チタン膜６０８をスパッター法により、アルゴン雰
囲気中で堆積する。次に、図２６（ｄ）に示すように、
窒素雰囲気中で、６７５℃、２０秒程度の第一の急速加
熱処理を行い、ソース及びドレイン領域６０７及び、ゲ
ート電極６０４の表面層のシリコンとチタンを反応さ
せ、化学量論的に準安定な、Ｃ４９結晶構造のチタンシ
リサイド（ＴｉＳｉ₂）膜６１０を形成する。このと
き、該チタン膜６０８表面は、窒化チタン膜６０９に変
化する。

【０００７】次に、図２６（ｅ）に示すように、硫酸
と、過酸化水素水の混合溶液で、未反応のチタン６０
８、及び、上記第一の急速加熱処理により形成された窒
化チタン膜６０９を選択的にエッチング除去する。この
後、窒素雰囲気中で、８００℃、２０秒程度の第２の急
速加熱処理により、上記チタンシリサイド膜６１０を、
化学量的に安定な、Ｃ５４結晶構造のチタンシリサイド
（ＴｉＳｉ₂）膜に変化させる。

【０００８】また、従来法によるデュアルゲート型ＣＭ
ＯＳに対応した、サリサイド法を用いたＮＭＯＳの製造
工程を図２８（ａ）〜（ｃ）及び図２９（ｄ）〜（ｇ）
に示す。以下この図について簡単に説明する。まず、シ
リコン半導体基板８０１上にｐウエル８０２、素子分離
領域８０３を形成した後、ゲート絶縁膜８０４を形成
し、多結晶シリコン膜によるゲート電極８０５を例えば
厚さ２５００Åで形成する（図２８（ａ）参照）。次
に、薄い絶縁膜８０６を堆積した後、イオン注入法によ
り³¹Ｐ⁺イオンを注入し、低濃度（ＬＤＤ）領域８０７
を形成する（図２８（ｂ）参照）。次いで、厚い絶縁膜
８０８を例えば厚さ１０００Åで堆積する（図２８
（ｃ）参照）。

【０００９】次に、異方性エッチングを施し、ゲート電
極８０５の側壁にサイドウォールスペーサー８０９を形
成する（図２９（ｄ）参照）。続いて、薄い絶縁膜８１
０を堆積後、⁷⁵Ａｓ⁺イオンをイオン注入法により、上
記³¹Ｐ⁺イオン注入量よりも高濃度に、例えば４０Ｋｅ
Ｖ、３×１０¹⁵／ｃｍ ²で注入し、ソース及びドレイン
領域８１１の形成及びゲート電極８０５のｎ⁺をドーピ
ングする（図２９（ｅ）参照）。

【００１０】次に、ＬＤＤ領域８０８、ソース及びドレ
イン領域８１１、ゲート電極８０５のｎ⁺の活性化及び
結晶欠陥回復のためのアニールを、例えば窒素雰囲気中
で８５０℃で１０分間、炉アニールあるいは１０００℃
で２０秒ＲＴＡ（Ｒａｐｉｄｔｈｅｒｍａｌａｎｎｅ
ａｌ）で行う（図２９（ｆ）参照）。次に、高融点金属
をスパッタリング等の手法により堆積し、２ステップＲ
ＴＡ法等の熱処理工程を経て、自己整合的にサリサイド
８１２を形成することにより半導体装置が形成される
（図２９（ｇ）参照）。

【００１１】

【発明が解決しようとする課題】しかし上記従来のチタ
ンシリサイド膜形成工程は、下記の課題を有している。（１）ＴｉとＳｉの反応系に於て、不純物イオンの注入
は酸化膜を介して行うためシリコン半導体基板中への酸
素原子（不純物注入時のノックオンされる酸素原子）の
混入が避けられない（図２７参照）。この混入は、特に
重いイオンを注入したときに顕著となり、シリサイド化
反応がＴｉ、Ｓｉ、Ｏの３元系で行われることとなる。（２）上記３元系でのシリサイド化反応では、必要なシ
リサイド反応が阻害される。また、ＴｉＳｉ₂の粒界
に、優先的にＳｉＯ₂が形成され、チタンシリサイド膜
のシート抵抗値が高くなると共に耐熱性も悪くなる。（３）特にＴｉＳｉ₂のグレインサイズよりも小さい配
線幅のシリサイド化で、上記（２）の問題点が顕著とな
る。つまり、ＴｉＳｉ₂のグレインサイズよりも小さい
配線幅のシリサイド化において、９００℃以下の急速加
熱処理（ＲＴＡ処理）では、Ｃ４９からＣ５４結晶構造
への変化が起こりにくいので、非常に抵抗の高いチタン
シリサイド膜となる。逆に９００℃以上の高温でＲＴＡ
処理を行った場合、Ｃ４９からＣ５４結晶構造への変化
は、起こりやすくなる。しかし、広い配線幅のチタンシ
リサイド膜と比較し、耐熱性が悪くなりＴｉＳｉ₂が凝
集しやすい。更に、この温度での処理により、広い配線
幅のチタンシリサイド膜でも酸素原子の影響により凝集
が始まるため、小さい配線幅のチタンシリサイド膜では
確実に凝集するという問題がある。

【００１２】（４）従来のシリサイド化では、チタンシ
リサイド膜を形成した後、８００℃を越えるような熱処
理を行った場合、酸素原子の影響によりチタンシリサイ
ド膜の凝集が発生し、その結果チタンがシリコン半導体
基板中に拡散する。そのためソース領域及びドレイン領
域の接合リークが増大すると共に、ゲート酸化膜の信頼
性が低下する。また、特に、ＴｉＳｉ₂のグレインサイ
ズより小さい線幅のシリサイド化（たとえばゲート電極
のシリサイド化）に関しては、チタンシリサイド膜で裏
打ちを行っていない配線と何等変わらないレベルまで、
チタンシリサイド膜のシート抵抗値（配線抵抗値）が上
昇する。（５）従来のＣＭＯＳ形成方法では、ｎチャネルと、ｐ
チャネルの不純物活性化熱処理（アニール）が同時に行
われる。しかし、ｐチャネルのボロンイオンのシリコン
中での拡散係数は、ｎチャネルの砒素イオンと比較し大
きいため、ｐチェネル側のソース及びドレイン領域の接
合深さが深くなり、短チャネル効果が顕著になる。

【００１３】（６）不純物イオンの活性化のための熱処
理（アニール）条件をｐチャネル側に最適化させ、短チ
ャネル効果の影響を抑えた場合、ｎチャネル側の結晶回
復が不十分となり（砒素イオンはボロンイオンと比較し
重いために注入ダメージが大きい）、ｎチャネル側での
接合リーク電流が増大する。（７）トランジスタの短チャネル効果の抑制のための注
入エネルギーの低減、熱処理の低温化あるいは短時間化
によりソース及びドレイン領域の接合深さを浅くしてい
る。しかし、シリサイドが形成された場合、シリサイド
／シリコン界面が接合に近ければ近いほど、接合リーク
電流が増大する。（８）低エネルギー注入、熱処理の低温化あるいは短時
間化では、多結晶シリコンゲート電極が厚いので、ゲー
ト電極のゲート絶縁膜との界面における不純物濃度が薄
くなり、ゲート電極に電圧がかかるとゲート電極の空乏
化が起こり、短チャネル効果及び駆動力の劣化の原因と
なる。

【００１４】

【課題を解決するための手段】上記、従来の半導体装置
の製造方法では、不純物イオンを注入するためのマスク
として機能する酸化膜が、他の不純物による汚染を防ぐ
ために必要であると考えられていた。特に、ＣＭＯＳ
（相補型ＭＯＳ）の製造方法では、ドナーとアクセプタ
を所望の領域に注入するために、ホトレジストによるマ
スクが必要である。このマスクは重金属の含有量が高
く、これら重金属はシリコン半導体基板を汚染するの
で、直接シリコン半導体基板上にマスクが接触しないよ
うに酸化膜を形成していた。しかしながら、不純物イオ
ンを注入する際にシリコン半導体基板に混入する酸化膜
に由来する酸素原子の介入は重要視されていなかった。
しかしながら、本発明の発明者等は、不純物イオンを注
入する際に混入する酸化膜に由来する酸素原子を極力排
除することが、シリコン酸化膜に代えてシリコン窒化膜
を使用することにより実現できることを見いだし本発明
に至った。

【００１５】かくして本発明によれば、（ａ）シリコン
半導体基板上にシリコン窒化膜を形成し、（ｂ）シリコ
ン半導体基板の所望の領域に不純物イオンを注入し、そ
の際シリコン半導体基板の表面層に、不純物イオンの注
入と共にシリコン窒化膜からの窒素原子とシリコン原子
を混入することからなることを特徴とする第１の半導体
装置の製造方法が提供される。

【００１６】更に、本発明によれば、（ａ）′シリコン
半導体基板上にシリコン窒化膜を形成し、（ｂ）′シリ
コン半導体基板の所望の領域に不純物イオンを注入し、
その際シリコン半導体基板の表面層に、不純物イオンの
注入と共にシリコン窒化膜からの窒素原子とシリコン原
子を混入し、（ｃ）′シリコン窒化膜を除去し、
（ｄ）′シリコン半導体基板上にチタン膜を形成し、
（ｅ）′次いで、チタン膜を有するシリコン半導体基板
を熱処理に付し、チタン膜を窒素原子含有のチタンシリ
サイド膜に変換することを特徴とする第２の半導体装置
の製造方法が提供される。

【００１７】また、本発明によれば、（ａ）″表面層に
第１導電型及び第２導電型ウエルと、この上に形成され
たゲート絶縁膜及びゲート電極、及び素子分離領域とを
有するシリコン半導体基板上に、シリコン窒化膜を形成
し、（ｂ）″シリコン窒化膜を介してシリコン半導体基板の
所望の領域に不純物イオンを注入するに際して、（１）
ホトレジストを使用して第１導電型ウエル領域をマスク
し、第１導電型不純物イオンを注入し、第２導電型ウエ
ルの表面層に第１導電型不純物イオンの注入と共にシリ
コン窒化膜からの窒素原子とシリコン原子を混入し、
（２）第１導電型ウエル上のマスクを除去し、ホトレジ
ストを使用して第２導電型ウエルをマスクし、第２導電
型不純物イオンを注入し、第１導電型ウエルの表面層に
第２導電型不純物イオンの注入と共にシリコン窒化膜か
らの窒素原子とシリコン原子を混入し、（３）第２導電
型ウエル上のマスクを除去し、第１導電型及び第２導電
型ウエル上のゲート電極の側壁にシリコン窒化膜を介し
てサイドウォールスペーサーを形成し、ホトレジストを
使用して第１導電型ウエルをマスクし、第１導電型不純
物イオンを注入し、第２導電型ウエルの表面層に第１導
電型不純物イオンの注入と共にシリコン窒化膜からの窒
素原子とシリコン原子を混入し、（４）第１導電型ウエ
ル上のマスクを除去し、ホトレジストを使用して第２導
電型ウエルをマスクし、第２導電型不純物イオンを注入
し、第１導電型ウエルの表面層に第２導電型不純物イオ
ンの注入と共にシリコン窒化膜からの窒素原子とシリコ
ン原子を混入し、第２導電型ウエル上のマスクを除去
し、（ｃ）″シリコン窒化膜を除去し、（ｄ）″シリコン半導体基板上にチタン膜を形成し、（ｅ）″チタン膜を有するシリコン半導体基板を第１の
熱処理に付し、チタン膜を窒素原子含有のチタンシリサ
イド膜に変換し、（ｆ）第１の熱処理により形成されたチタンシリサイド
膜以外の膜及び未反応のチタン膜を除去し、（ｇ）第２の熱処理によりチタンシリサイド膜を化学量
論的に安定なＴｉＳｉ₂Ｃ５４結晶に変換することを特
徴とする第３の半導体装置の製造方法が提供される。

【００１８】更に、本発明によれば、（ａ）"'ゲート絶
縁膜及び１００〜２００ｎｍの多結晶シリコンからなる
ゲート電極を備えたシリコン半導体基板上に第１のシリ
コン窒化膜を形成し、（ｂ）"'（１）シリコン半導体基板の所望の領域に、ゲ
ート電極下のチャネル領域とは逆導電型の不純物イオン
を注入し、不純物イオンの注入と共にシリコン窒化膜か
らの窒素原子とシリコン原子をゲート電極及びシリコン
半導体基板の表面層に混入し、（２）第１のシリコン窒
化膜を除去し、シリコン半導体基板全面に厚さ２００〜
３００ｎｍの絶縁膜を堆積し、異方性エッチングに付す
ことによりゲート電極の側壁にサイドウォールスペーサ
ーを形成し、ゲート電極下のチャネル領域とは逆導電型
の不純物イオンを注入し、不純物イオンの注入と共にシ
リコン窒化膜からの窒素原子とシリコン原子をゲート電
極、ソース及びドレイン領域となるべきシリコン半導体
基板の表面層に混入し、（ｃ）"'シリコン窒化膜を除去した後、結晶欠陥回復の
ための熱処理を行い、（ｄ）"'シリコン半導体基板上にチタン膜を形成し、（ｅ）"'次いで、チタン膜を有するシリコン半導体基板
を熱処理に付し、チタン膜を自己整合的に窒素原子含有
のチタンシリサイド膜に変換することを特徴とする第４
の半導体装置の製造方法が提供される。

【００１９】また、本発明によれば、シリコン半導体基
板の表面層に形成された第１導電型及び第２導電型ウエ
ルと、シリコン半導体基板上に形成された素子分離領域
と、第１導電型及び第２導電型ウエル上に形成されたゲ
ート絶縁膜及びゲート電極と、ゲート電極上に形成され
たチタンシリサイド膜と、ゲート電極側壁に形成された
サイドウォールスペーサーと、サイドウォールスペーサ
ーの両側のシリコン半導体基板の表面層に形成されたソ
ース領域及びドレイン領域と、サイドウォールスペーサ
ー下のシリコン半導体基板の表面層に形成された前記ソ
ース領域及びドレイン領域よりも浅い接合を有する領域
と、前記ソース領域及びドレイン領域の表面層に形成さ
れたチタンシリサイド膜とを有することを特徴とする第
３の製造方法により得られる半導体装置が提供される。

【００２０】更に、本発明によれば、少なくとも多結晶
シリコンを含む厚さ１００〜２００ｎｍのゲート電極を
ゲート絶縁膜を介して備えたシリコン半導体基板、ゲー
ト電極上に形成されたチタンシリサイド膜と、ゲート電
極側壁に形成された厚さ１５０〜２００ｎｍのサイドウ
ォールスペーサーと、サイドウォールスペーサーの両側
のシリコン半導体基板の表面層に形成されたチャネルと
逆導電性を有する深さ１２０〜２００ｎｍのソース領域
及びドレイン領域と、サイドウォールスペーサー下のシ
リコン半導体基板の表面層に形成された前記ソース領域
及びドレイン領域よりも浅い接合を有するチャネルと逆
導電性を有する深さ５０〜７０ｎｍの領域と、前記ソー
ス領域及びドレイン領域の表面層に形成されたチタンシ
リサイド膜とを有することを特徴とする第４の製造方法
により得られる半導体装置が提供される。

【００２１】

【発明の実施の態様】本発明の第１の半導体装置の製造
方法は、シリコン半導体基板の所望の領域への不純物イ
オンの注入が、シリコン窒化膜を介して行われることを
特徴の１つとしている。第１の半導体装置の製造方法に
ついて説明する。工程（ａ）において、本発明に使用で
きるシリコン半導体基板は、ｐ型又はｎ型の導電型を有
してもよい。ｐ型の導電型を与える不純物イオン（アク
セプタ）としてはボロン等が挙げられ、ｎ型の導電型を
与える不純物イオン（ドナー）としては燐、砒素等が挙
げられる。

【００２２】次に、シリコン半導体基板上には、シリコ
ン窒化膜が形成される。このシリコン窒化膜の厚さは、
５〜５０ｎｍ、好ましくは１０〜３０ｎｍである。５ｎ
ｍより薄い場合は、イオン注入の際にマスクとして用い
るレジストを除去する時、１回につき２〜３ｎｍ程度薄
くなるため好ましくなく、３０ｎｍより厚い場合は、チ
タン積層前の除去工程でオーバーエッチング量が増加
し、エッチングダメージがゲート、ソース、ドレイン領
域に発生し、また、イオン注入エネルギーとして、高い
エネルギーが必要となり、注入ダメージが増加するとと
もに、注入プロファイルの分散（σ）が大きくなり浅い
接合ができなくなるため好ましくない。

【００２３】シリコン窒化膜は、実質的に酸素の不存在
下で形成される。特に、工程（ａ）′に付されるシリコ
ン半導体基板が、不活性ガス（例えば、窒素ガス、アル
ゴンガス）、−１００℃以下の露点、大気圧以上の雰囲
気下もしくは減圧（Ｎ₂パージされている）に予め保持
され、これによってシリコン半導体基板の表面における
水分を除去した後、形成することが好ましい。このよう
な方法により形成したシリコン窒化膜は、シリコン半導
体基板との界面の酸素原子を極力排除することができる
ので、後の不純物イオン注入工程の際に、シリコン半導
体基板中に混入する酸素原子を極力排除することができ
る。

【００２４】また、上記窒化シリコン膜を形成する装置
は、予備真空排気室、ロード・ロック室及び堆積炉をも
うけたＬＰＣＶＤ（減圧化学的気相成長法）装置を使用
してもよい。この装置を使用したシリコン窒化膜の形成
は、次のようにして行われる。即ち、予備真空排気室に
シリコン半導体基板を入れ、酸素を真空排気した後、窒
素で充填する。この後、予備真空排気室からロードロッ
ク室へシリコン半導体基板を移送する。このロードロッ
ク室は、窒素充填下、所望の露点及び圧力に保持されて
いる。予備真空排気室及びロードロック室でシリコン半
導体基板の表面に吸着している水分を除去したのち、シ
リコン半導体基板を堆積炉に移送し、シリコン窒化膜を
形成する。

【００２５】次に、シリコン半導体基板にシリコン窒化
膜を介して不純物イオンが注入される。ここで、不純物
イオンを注入することを所望する領域の酸素濃度が１×
１０ ¹⁸個／ｃｍ³以下あることが好ましい。酸素濃度が
１×１０¹⁸個／ｃｍ³より大きい場合、後に形成される
チタンシリサイド膜に酸化チタン、酸化シリコン等の酸
化物が多く含まれてしまうこととなり、チタンシリサイ
ド膜のシート抵抗値が高くなったり、耐熱性が悪くなる
ので好ましくない。酸素濃度を１×１０¹⁸個／ｃｍ³以
下にする方法としては、例えばイントリンシック・ゲッ
タリング法（ＩＧ処理）が挙げられる。この公知の技術
は、無酸素及び無欠陥の層（ＤＺ）をシリコン基半導体
基板の表面層に形成する方法である。

【００２６】また、従来のようにシリコン酸化膜を介し
て不純物イオンを注入しないので、不純物イオンの注入
の際に、不純物イオンと衝突した酸素原子がシリコン半
導体基板中に拡散すること（ノックオン）を防ぐことが
できる。本発明の製造方法では、工程（ｂ）において、
不純物イオン注入時にシリコン窒化膜に含まれる窒素原
子が、不純物イオンによりノックオンされシリコン半導
体基板中に混入するので、シリコン半導体基板中に不純
物イオンの注入により発生する結晶欠陥を窒素原子で埋
めることもできる。

【００２７】ここで、注入される不純物イオンは、特に
限定されず、ｐ型又はｎ型の導電型の不純物イオンを使
用することができる。ｐ型の導電型の不純物イオンとし
てはボロン、インジウム等が挙げられ、ｎ型の導電型の
不純物イオンとしては燐、砒素等が挙げられる。注入条
件は、不純物イオンの種類、シリコン窒化膜の厚さ等に
より異なる。

【００２８】以上の工程を経ることにより、半導体装置
が製造される。第１の製造方法により形成される半導体
装置は、例えば、トランジスタのソース、ドレイン領域
や、チャネル近傍のＬＤＤ領域や、チャネル近傍の張り
出し接合領域や、半導体基板に設けられた容量対向電極
として使用できる。

【００２９】次に、第２の半導体装置の製造方法につい
て説明する。この製造方法において、工程（ａ）′及び
（ｂ）′は上記第１の製造方法と同様に行うことができ
る。また、シリコン半導体基板、シリコン窒化膜及び不
純物イオンは、上記第１の製造方法と同様のものを使用
することができる。なお、第２の製造方法において、不
純物イオンの注入を所望する領域の酸素濃度が１×１０
¹⁸個／ｃｍ³以下であれば、上記と同様の理由から好ま
しい。

【００３０】次に、工程（ｃ）′において、シリコン窒
化膜が除去される。シリコン窒化膜の除去は、シリコン
半導体基板の表面に自然酸化膜が形成されることを防ぐ
ために、実質的に酸素の不存在下で行うことが好まし
く、アルゴンでスパッタすることにより除去してもよ
い。なお、シリコン窒化膜を除去する前に、基板を８５
０〜９５０℃で加熱処理することにより、不純物イオン
を活性化させ、不純物拡散層を形成することが好まし
い。

【００３１】次いで、工程（ｄ）′において、シリコン
半導体基板上にチタン膜を形成する。チタン膜の厚さ
は、目的とするデバイスにより適宜調製することができ
るが、通常１０〜１００ｎｍである。チタン膜の形成方
法としては、例えば、スパッタ法が挙げられる。また、
チタン膜は、窒素を含んでいてもよい。この窒素を含む
チタン膜は、例えば、窒素ガス雰囲気下で、チタンをタ
ーゲットとして反応性スパッタ法により形成することが
できる。また、チタン膜の形成は、シリコン半導体基板
の表面に自然酸化膜が形成されることを防ぐために、実
質的に酸素の不存在下で行うことが好ましい。例えば、
スパッタ前処理（アルゴンスパッタ等）を行った後、大
気に暴露することなくチタンスパッタ室に１×１０^-8〜
３×１０^-8Ｔｏｒｒ以下の真空下で搬送し、チタンをス
パッタすれば、自然酸化膜を形成することなくチタン膜
を形成することができる。ここで、チタン膜を形成した
後に、より低い抵抗のチタンシリサイド膜を形成するた
めに、１×１０¹⁵〜１×１０¹⁶／ｃｍ²程度のドーズ量
でシリコンイオンを注入することにより、チタンとシリ
コンの混合を行うことが好ましい。また、シリコンイオ
ンの注入は、チタン膜をシリコン半導体基板との界面
に、注入したシリコンイオンの濃度のピーク（Ｒｐ）が
くるように行うことがより好ましい。

【００３２】更に、上記工程（ｃ）′と（ｄ）′との間
は、１×１０^-8〜３×１０^-8Ｔｏｒｒ以下の真空搬送系
でつなぐことが好ましい。これは、シリコン半導体基板
とチタン膜の界面に自然酸化膜を成長させないためであ
る。次に、工程（ｅ）′において、チタン膜を有するシ
リコン半導体基板を熱処理に付し、チタン膜を窒素原子
含有のチタンシリサイド膜に変換される。

【００３３】上記熱処理は、２段階に分け、かつ急速に
行うことが特に好ましい。即ち、第１の熱処理でＣ４９
結晶型のチタンシリサイド膜を形成し、第２の熱処理で
より安定なＣ５４結晶型のチタンシリサイド膜を形成す
ることができるからである。第１の熱処理は５５０〜７
５０℃で５〜６０秒間、好ましくは６５０〜７００℃で
１０〜３０秒間行われる。

【００３４】ここで、６５０℃より低い又は１０秒より
短いと、チタンシリサイド膜の形成が十分行われないの
で好ましくなく、７００℃より高い又は６０秒より長い
と、シリサイド膜の横方向への成長によるゲート、ソー
ス、ドレイン間のショートが発生しやすくなり、また、
素子分離酸化膜、スペーサ酸化膜と反応しやすくなるの
で好ましくない。

【００３５】一方、第２の熱処理は８００℃以上で１０
〜６０秒間、好ましくは、９００〜１０００℃で１０〜
２０秒間行われる。ここで、９００℃より低い又は１０
秒より短いと、より安定なＣ５４結晶型の形成が十分行
われないので好ましくなく、３０秒より長いと、高温の
場合凝集しやすくなるので好ましくない。第１及び第２
の熱処理は、酸素による影響を排除するために窒素又は
アンモニア雰囲気下で行うことが好ましい。

【００３６】また、第１の熱処理と第２の熱処理との間
に、未反応並びに窒素又はアンモニア雰囲気下での第１
の熱処理により形成された窒化チタン膜を除去する工程
を含んでいてもよい。除去方法は、特に限定されず、チ
タンシリサイド膜に対して窒化チタン膜を選択的に溶解
するエッチャントを使用する方法が挙げられる。選択的
に溶解するエッチャントとしては、例えば、硫酸と過酸
化水素水の混合溶液が挙げられる。

【００３７】以下上記第３の半導体装置の製造方法を説
明する。まず工程（ａ）″において、表面層に第１導電
型及び第２導電型ウエルと、この上に形成されたゲート
絶縁膜及びゲート電極、及び素子分離領域とを有するシ
リコン半導体基板上に、シリコン窒化膜が形成される。
この製造方法に使用できるシリコン半導体基板、ゲート
電極及びシリコン窒化膜は、上記第１及び第２の製造方
法と同じものを使用することができる。また、ゲート絶
縁膜は、シリコン酸化膜、Ｎ₂Ｏを用いた低窒素濃度の
窒化酸化膜等が挙げられる。更に、ゲート電極は、特に
限定されず、多結晶シリコン膜等が挙げられる。一方、
素子分離領域は、特に限定されず、ロコス膜等が挙げら
れる。更に、第１導電型及び第２導電型ウエルは、一方
がｎ型（ドナー）の場合は、他方はｐ型（アクセプタ）
である。また、ウエルの不純物濃度は、目的とするデバ
イスにより異なるが、通常１×１０¹⁷〜５×１０¹⁷／ｃ
ｍ³程度である。

【００３８】次に工程（ｂ）″の（１）において、ホト
レジストを使用して第１導電型ウエルをマスクし、第１
導電型不純物イオンを注入し、第２導電型ウエルの表面
層に第１導電型不純物イオンの注入と共にシリコン窒化
膜からの窒素原子とシリコン原子を混入する。注入され
た第１導電型不純物イオンは後の熱処理工程を経て、ゲ
ート電極の両側のシリコン半導体基板の表面層に浅い接
合を有する第１導電型の不純物拡散領域を形成する。こ
の不純物領域の深さは、２０〜７０ｎｍ程度である。ま
た、注入条件は、不純物イオンの種類、シリコン窒化膜
の厚さ等により異なり、適宜調整することができるが、
ドーズ量１×１０¹⁴〜５×１０¹⁴／ｃｍ ²、注入エネル
ギー２０〜６０ＫｅＶ、好ましくはドーズ量１×１０¹⁴
〜３×１０¹⁴／ｃｍ²である。

【００３９】更に工程（ｂ）″の（２）において、第１
導電型ウエル上のマスクを除去し、ホトレジストを使用
して第２導電型ウエルをマスクし、第２導電型不純物イ
オンを注入し、第１導電型ウエルの表面層に第２導電型
不純物イオンの注入と共にシリコン窒化膜からの窒素原
子とシリコン原子を混入する。注入された第２導電型不
純物イオンは後の熱処理工程を経て、ゲート電極の両側
のシリコン半導体基板の表面層に浅い接合を有する第２
導電型の不純物拡散領域を形成する。この不純物領域の
深さは、２０〜７０ｎｍ程度である。注入条件は上記
（ｂ−１）と同様とすることができる。

【００４０】次に工程（ｂ）″の（３）において、第２
導電型ウエル上のマスクを除去し、第１導電型及び第２
導電型ウエル上のゲート電極の側壁にシリコン窒化膜を
介してサイドウォールスペーサーが形成される。サイド
ウォールスペーサーは、例えばシリコン酸化膜からな
る。また、その形成方法は、特に限定されず、公知の方
法により形成することができる。例えば、シリコン酸化
膜をＣＶＤ法等で１００〜３００ｎｍ形成した後、ウエ
ル上のシリコン窒化膜が露出するまでエッチバックを行
うことにより形成することができる。ここで、エッチバ
ックに使用するエッチャントは、Ｃ₄Ｆ₈＋ＣＯ系のよ
うなシリコン窒化膜に対し５０〜１００程度の選択比を
有するものを使用することが好ましい。しかしながら、
シリコン酸化膜とシリコン窒化膜との選択比がとれない
エッチャントを使用する場合は、活性領域（ウエル）が
露出するまでエッチバックを行ってもよい。この場合、
シリコン窒化膜を再度形成することが必要となる。

【００４１】ここで、サイドウォールスペーサーは、シ
リコン半導体基板に平行な方向の厚さが、後に形成され
るソース領域及びドレイン領域の深さの０．７倍以上
（更に好ましくは０．７〜１．２倍）であること及び／
又はゲート電極より厚いこと（更に好ましくはゲート電
極の４／３倍程度であり、具体的には、ゲート電極１５
０ｎｍに対し、１７０〜２００ｎｍ以上）が好ましい。
このようなサイドウォールスペーサーを使用することに
より、チャネル近傍でソース領域及びドレイン領域が深
さ方向へ広がることを防止でき、更に短チャネル効果を
抑制することができる。また、ソース、ドレイン領域へ
の注入と同時にゲート電極へのドーピングを行う場合、
ゲート電極の空乏化を防止できる。

【００４２】この後、ホトレジストを使用して第１導電
型ウエルをマスクし、第１導電型不純物イオンを注入
し、第２導電型ウエルの表面層に第１導電型不純物イオ
ンの注入と共にシリコン窒化膜からの窒素原子とシリコ
ン原子を混入する。注入された第１導電型不純物イオン
は、後の熱処理工程を経て、サイドウォールスペーサー
の両側のシリコン半導体基板の表面層に、第１導電型の
ソース及びドレイン領域を形成する。但し、注入エネル
ギーが大きい場合は、サイドウォールスペーサーとの兼
ね合いもあるが、横方向へも不純物イオンが広がるの
で、短チャネル効果を抑制することができないので好ま
しくない。一方、注入エネルギーが小さい場合は、ゲー
ト電極の下部まで十分に注入できないので、ゲート電極
が空乏化してしまう。更に、接合が浅くなりすぎるの
で、接合リーク電流が増大してしまうので好ましくな
い。なお、ホトレジストは、特に限定されず公知のもの
をいずれも使用することができる。

【００４３】次に、工程（ｂ）″の（４）において、第
１導電型ウエル上のマスクを除去し、ホトレジストを使
用して第２導電型ウエルをマスクし、第２導電型不純物
イオンを注入し、第１導電型ウエルの表面層に第２導電
型不純物イオンの注入と共にシリコン窒化膜からの窒素
原子とシリコン原子を混入する。注入された第２導電型
不純物イオンは、後の熱処理工程を経て、サイドウォー
ルスペーサーの両側のシリコン半導体基板の表面層に、
第２導電型のソース及びドレイン領域を形成する。次い
で、第２導電型ウエル上のマスクが除去される。マスク
の除去方法は、マスクの種類により異なるが、公知の有
機溶媒あるいは酸素プラズマによるアッシング等を使用
することができる。

【００４４】続いて、（ｃ）″工程において、シリコン
窒化膜を除去する。シリコン窒化膜の除去方法は、上記
第２の製造方法の工程（ｃ）′と同様にすることができ
る。更に、（ｄ）″工程において、シリコン半導体基板
上にチタン膜が形成される。チタン膜の形成方法は、上
記第２の製造方法の工程（ｄ）′と同様にすることがで
きる。この（ｄ）″工程に続いて、シリコンイオンをシ
リコン半導体基板の表面層に注入してもよい。このシリ
コンイオンの注入により、次に（ｅ）″工程におけるシ
リサイド化の前に、シリコン原子とチタン原子を混合す
ることができるので、（ｅ）″工程のシリサイド化の初
期の反応過程を均一に行うことができる。シリサイド化
の初期の反応過程を均一に行うことにより、微細配線に
本発明を使用した場合でも抵抗を低くすることができ、
更に抵抗のバラツキ（即ち、チタンシリサイド膜の厚さ
のバラツキ）を抑えることができる。その結果として、
チタンシリサイド膜の耐熱性を向上させることができ
る。シリコンイオンの注入は、チタン膜とシリコン半導
体基板の界面に、シリコンイオンの濃度のピークがくる
ように行うことが好ましい。注入条件は、例えば、ドー
ズ量１×１０¹⁵〜１×１０¹⁶／ｃｍ²、注入エネルギー
２０〜６０ＫｅＶとすることができる。

【００４５】次いで、（ｅ）″工程において、第１の熱
処理によりチタン膜と窒素原子が混入したウエルの表面
層に存在するシリコン原子とを反応させることにより窒
素を含むチタンシリサイド膜に変換される。第１の熱処
理の条件は、上記第２の製造方法の工程（ｅ）′の第１
の熱処理条件と同様にすることができる。次に、
（ｆ）″工程において、素子分離領域上のチタン膜及び
窒化チタン膜が除去される。除去方法は、特に限定され
ず、チタンシリサイド膜に対して窒化チタン膜を選択的
に溶解するエッチャントを使用する方法が挙げられる。
選択的に溶解するエッチャントとしては、例えば、硫酸
と過酸化水素水の混合溶液が挙げられる。

【００４６】この後、（ｇ）″工程において、第２の熱
処理によりチタンシリサイド膜を化学量論的に安定なＣ
５４結晶型のＴｉＳｉ₂に変化させる。この後、周知の
工程を経て、半導体装置が製造される。第２の熱処理の
条件は、上記第２の製造方法の工程（ｅ）′の第２の熱
処理と同様にすることができる。更に、上記第３の製造
方法において、工程（ｂ−４）の不純物イオンの注入
を、工程（ｅ）″の後に行ってもよい。

【００４７】ここで、上記工程（ｂ）″の（３）及び
（４）において行われた不純物イオンの注入による結晶
欠陥を回復させるために熱処理を施す必要がある。この
熱処理により、ウエルの表面層に結晶欠陥が回復した不
純物拡散層、即ちソース領域及びドレイン領域並びに浅
い接合を有する不純物拡散層を形成することができる。
熱処理は、工程（ｂ）″の（３）及び（４）の後に行う
か、又は工程（ｂ）″の（３）工程の後及び工程
（ｇ）″で第２の熱処理と同時に行ってもよい。工程
（ｂ）″の（３）の後に行う熱処理の条件は、例えばＡ
ｓを活性化させる場合には、８５０〜９５０℃、１０〜
３０分間であり、工程（ｂ）″の（４）の後に行う熱処
理の条件は、たとえば、Ｂを活性化させる場合で８００
〜８５０℃、１０〜３０分間＋９５０〜１０５０℃、約
１０秒間程度である。

【００４８】また、チタンシリサイド膜を形成した後に
不純物イオン注入を行う場合は、（ｂ）″の（４）のイ
オン注入の活性化アニール工程（ｇ）″の第２の熱処理
蚤となるため、工程（ｇ）″の後の層間絶縁膜を堆積し
た後、短チャネル効果の抑制とトレードオフの関係を有
するが、例えば、ｐチャネル側のソース及びドレイン領
域の接合リーク電流を低減させるために、８００〜８５
０℃の熱処理を行うことが好ましい。この熱処理を行う
ことにより、行わない場合と比較して、接合リーク電流
を数ｎＡ／ｃｍ²（１〜５ｎＡ／ｃｍ²）から、１ｎＡ
／ｃｍ²以下（０．９〜０．６ｎＡ／ｃｍ²）に低減す
ることができる。

【００４９】更に、本発明によれば、上記第３の製造方
法により製造された半導体装置も提供される。即ち、こ
の半導体装置は、ＣＭＯＳ型の半導体装置であり、ソー
ス領域及びドレイン領域の接合リーク電流は、ｎウエル
側及びｐウエル側の両方とも１ｎＡ／ｃｍ²以下、特に
０．９〜０．６ｎＡ／ｃｍ²と非常に小さい半導体装置
である。更に、導電型がｐ型であるソース領域とドレイ
ン領域の接合深さが、導電型がｎ型であるソース領域と
ドレイン領域の接合深さと同程度か又は浅いことによ
り、ｎチャネル、ｐチャネルとも短チャネル効果に強い
ＣＭＯＳトランジスタ構造となる。

【００５０】また、第１導電型ウエルがｎ型及び第２導
電型ウエルがｐ型であり、ｐ型ウエルに存在するチタン
シリサイド膜の膜厚が、ｎ型ウエルに存在するチタンシ
リサイド膜の膜厚とほぼ等しいことにより、ｐチャネル
側とｎチャネル側のチタンシリサイド膜のシート抵抗を
略等しくすることができる。更に、サイドウォールスペ
ーサーのシリコン半導体基板に平行な方向の厚さが、ソ
ース領域及びドレイン領域の深さの０．７倍以上である
こと及び／又はゲート電極より厚いことにより、チャネ
ル近傍でのソース領域及びドレイン領域の深さ方向の広
がりを防止でき、短チャネル効果が抑制される。

【００５１】また、上記窒化シリコン膜を除去する工程
の前に熱処理工程を行いチタンシリサイド膜を形成する
前に上記不純物イオンを活性化し、不純物拡散層を形成
することを特徴とする。また、上記窒化シリコン膜を除
去する工程と、チタン膜を形成する工程は、クラスタ型
装置にて窒化シリコン膜を除去した後、大気解放なしで
チタン膜を形成することを特徴とする。

【００５２】以下上記第４の半導体装置の製造方法を説
明する。まず工程（ａ）"'において、ゲート絶縁膜及び
ゲート電極を備えたシリコン半導体基板上に第１のシリ
コン窒化膜を形成される。この製造方法に使用できるシ
リコン半導体基板、ゲート絶縁膜、ゲート電極及び第１
のシリコン窒化膜は、上記第１〜第３の製造方法と同じ
ものを使用することができる。ゲート電極は、多結晶シ
リコン膜からなることが好ましく、その膜厚は１００〜
２００ｎｍであることがより好ましい。この範囲の膜厚
であれば、後に行われるソース及びドレイン領域形成の
ための注入エネルギーが比較的低エネルギーであって
も、ゲート電極の空乏化を抑制することができる。

【００５３】次に工程（ｂ）"'の（１）において、シリ
コン半導体基板の所望の領域に、ゲート電極下のチャネ
ル領域とは逆導電型の不純物イオンを注入し、不純物イ
オンの注入と共にシリコン窒化膜からの窒素原子とシリ
コン原子をゲート電極及びシリコン半導体基板の表面層
に混入される。この不純物イオンの注入により、シリコ
ン半導体基板の表面層にＬＤＤ領域が形成される。この
ＬＤＤ領域の接合深さは、５０〜７０ｎｍである。ここ
で使用する不純物イオンは、⁷⁵Ａｓ⁺が好ましい。ま
た、不純物イオンの注入条件は、注入エネルギー２０〜
３０ＫｅＶ、ドーズ量５×１０¹³〜５×１０¹⁴／ｃｍ²
であることが好ましい。上記注入条件は、不純物濃度が
５×１０¹⁸〜５×１０¹⁹／ｃｍ³となるように調節する
ことが、ＬＤＤ領域の横方向の広がりによる寄生抵抗の
増大を抑制することができるので、特に好ましい。

【００５４】次に工程（ｂ）"'の（２）において、第１
のシリコン窒化膜を除去し、シリコン半導体基板全面に
厚さ２００〜３００ｎｍの絶縁膜を堆積し、異方性エッ
チングに付すことによりゲート電極の側壁にサイドウォ
ールスペーサーを形成し、ゲート電極下のチャネル領域
とは逆導電型の不純物イオンを注入し、不純物イオンの
注入と共にシリコン窒化膜からの窒素原子とシリコン原
子をゲート電極、ソース及びドレイン領域となるべきシ
リコン半導体基板の表面層に混入される。ここで、シリ
コン窒化膜の除去方法は、上記第２の製造方法の工程
（ｃ）′と同様に行うことができる。また、上記厚さの
絶縁膜（例えば、シリコン酸化膜からなる）を堆積する
ことにより、１５０〜２００ｎｍの十分な厚さのサイド
ウォールスペーサーを得ることができる。従って、接合
深さの浅いＬＤＤ領域の横方向の広がりを十分確保する
ことができる。また、不純物イオンの注入条件は、注入
エネルギー４０〜６０ＫｅＶ、ドーズ量１×１０¹⁵〜５
×１０¹⁵／ｃｍ²であることが好ましい。この注入条件
により、接合深さが１２０〜２００ｎｍのソース及びド
レイン領域を得ることができる。

【００５５】次に工程（ｃ）"'において、シリコン窒化
膜を除去した後、結晶欠陥回復のための熱処理が行われ
る。シリコン窒化膜の除去方法は、上記第２の製造方法
の工程（ｃ）′と同様に行うことができる。また熱処理
は、後の工程で形成するシリサイドからソース及びドレ
イン領域の接合部を遠ざけ、接合リークを低減するため
に、ある程度長時間及び／又は高温で行うことが好まし
い。具体的には、熱処理は、９００〜９５０℃、５〜３
０分（特に１０〜２０分）の条件下で行うことが好まし
い。次に工程（ｄ）"'において、シリコン半導体基板上
にチタン膜が形成される。チタン膜の形成方法は、上記
第２の製造方法の工程（ｄ）′と同様にすることができ
る。

【００５６】次に工程（ｅ）"'において、チタン膜を有
するシリコン半導体基板を熱処理に付し、チタン膜が自
己整合的に窒素原子含有のチタンシリサイド膜に変換さ
れる。この熱処理により、窒素原子が混在したシリコン
半導体基板の表面層に存在するシリコン原子とチタン膜
が反応し、窒素を含むチタンシリサイド膜に変換され
る。熱処理条件は、公知の条件を使用できるが、上記第
３の製造方法の工程（ｅ）″及び（ｇ）″と同様に２段
階で行ってもよい。なお、チタンシリサイド膜に変換さ
れなかったチタン膜は、除去しておくことが好ましい。
除去方法は、例えば、硫酸と過酸化水素水の混合溶液を
使用した選択エッチングが挙げられる。上記工程後、周
知の工程を経て、半導体装置が製造される。

【００５７】更に、本発明によれば、上記第４の製造方
法により製造された半導体装置も提供される。この半導
体装置は、ゲート電極の空乏化及び接合リークと、短チ
ャネル効果のトレードオフの関係を解消し、良好な絶縁
ゲート型電界効果トランジスタを得ることができる。

【００５８】以下では、本願発明の作用について説明す
る。まず、図２２に示すように、従来、酸化膜６０６
は、特にＣＭＯＳの製造工程において、以下の理由から
イオン注入時の汚染を防ぐために、イオン注入マスクと
して必ず必要であると考えられていた。ＣＭＯＳの製造
工程においては、ドナーとアクセプターを所望の領域に
注入するために、ホトレジストによってマスクする必要
がある。このホトレジストは、重金属の含有量が高いの
で、直接半導体基板に塗布しないようする必要ある。そ
のため、酸化膜６０６を介してホトマスクが塗布されて
いる。しかしながら、酸化膜を介して不純物イオンを注
入すると、酸化膜に存在する酸素原子が不純物イオンに
よりノックオンされ、シリコン半導体基板中に混入する
ことを避けることができない。特に分子量の大きい不純
物を注入した際顕著になる。

【００５９】以上の理由により、従来法では、チタンと
シリコンの反応によるチタンシリサイド形成過程におけ
る酸素原子の混入は避けられない。しかし、従来チタン
シリサイドの反応系における不純物イオン注入時に混入
する酸素原子の介入は、重要視されていなかった。ま
た、従来より、ｐ型半導体（ボロンイオン注入されたシ
リコン）と比較し、ｎ型半導体（砒素イオン注入された
シリコン）のシリサイド化は、非常に難しいと言われて
いた（Ｄ．Ｍｏｙ，Ｓ．Ｂａｓａｖａｉａｎ，Ｈ．Ｐｒ
ｏｔｓｃｈｋａ，Ｌ．Ｋ．Ｗａｎｇ，Ｆ，ｄ’Ｈｅｕｒ
ｌｅ，Ｊ，Ｗｅｔｚｅｌ，Ｓ．Ｂｒｏｄｓｋｙａｎｄ
Ｒ．Ｖｏｌａｎｔ：Ｐｒｏｃ．１ｓｔＩｎｔ．Ｓｙ
ｍｐ．ＵＬＳＩＳｃｉｅｎｃｅａｎｄＴｅｃｈｎ
ｏｌｏｇｙ，Ｐｈｉｌａｄｅｌｐｈｉａ，１９８７（Ｅ
ｌｅｃｔｒｏｃｈｅｍｉｃａｌｓｏｃｉｅｔｙ，Ｐｅ
ｎｎｉｎｇｔｏｎ，１９８７）ｐ．３８１．参照）。具
体的にはｐ型半導体のシリサイド化と比較し、ｎ型半導
体のシリサイド化はシリサイド反応が阻害されチタンシ
リサイド膜のシート抵抗値が高くなり、耐熱性に関して
も悪くなる（高温熱処理でチタンシリサイド膜が凝集す
る）という現象があった。しかしその原因は、注入され
る不純物イオンの種類の違いに基づくのであろうという
学説はあったが、原因に関してはまだ解明されていなか
った。

【００６０】本発明の発明者らは、ｐ型半導体（ボロン
イオン注入されたシリコン）と比較し、ｎ型半導体（砒
素イオン注入されたシリコン）のシリサイド化が難しい
原因を研究した結果、注入される不純物イオンの種類そ
のものに原因があるのではなく、不純物イオンを注入す
るときに同時にシリコン半導体基板中に混入する酸素原
子に原因があることを解明することができた。

【００６１】つまり、シリコン酸化膜を介して質量数の
大きい原子（不純物イオン）を注入するほどノックオン
される酸素原子の量が増えることとなる。従って、シリ
サイド化反応は、Ｔｉ、Ｓｉ、Ｏの３元系で行われるこ
ととなり、結果として酸素原子によりシリサイド化反応
が阻害される。表１にＴｉＮ、ＴｉＯ₂、ＳｉＯ₂、Ｔ
ｉＳｉ₂の生成エンタルピーを示す。

【００６２】

【表１】

【００６３】表１より、Ｔｉ、Ｓｉ、Ｏ、Ｎの４元系の
反応では、生成エンタルピーが低い酸化物（ＴｉＯ₂、
ＳｉＯ₂）が最も優先的に形成されることが判る。従っ
て、従来の技術では、酸化物を含むチタンシリサイド膜
が形成されていることとなる。この酸化物を含むチタン
シリサイド膜は、シート抵抗値が高く、かつ耐熱性が悪
いことが知られている。特に、ＴｉＳｉ₂のグレインサ
イズより小さい線幅のシリサイド化（たとえばゲート電
極のシリサイド化）に従来の方法を使用した場合、形成
されるチタンシリサイド膜は、上記酸化物を含むのでシ
ート抵抗値の上昇が著しく大きくなる。

【００６４】一方、ＴｉＳｉ₂の融点（Ｔｍ）は、１５
４０℃である。ここで、一般に金属などの再結晶化は、
絶対温度で表した融点（Ｔｍ）の０．６倍で顕著になる
ことが知られている。従って、ＴｉＳｉ₂の場合、０．
６Ｔｍは、８１５℃に相当する。よって、粒界にＳｉＯ
₂を含むようなＴｉＳｉ₂膜は、層間絶縁膜のリフロー
工程で必要となる８００℃以上の熱処理により、粒界に
存在するＳｉＯ₂を境として、ＴｉＳｉ₂の表面自由エ
ネルギーに基づいて、ＴｉＳｉ₂膜の凝集が始まること
となる。この凝集したチタンシリサイド膜は、電気的に
は部分的に分断されているので、もはや、シリサイドに
より裏打ちされた低抵抗な配線とは言えなくなる。

【００６５】特に、ＴｉＳｉ₂のグレインサイズより小
さい線幅のシリサイド化（たとえばゲート電極のシリサ
イド化）に関しては、チタンシリサイド膜で裏打ちを行
っていない配線と何等変わらないレベルまで、チタンシ
リサイド膜のシート抵抗値が上昇する。更に、凝集過程
において、チタン原子がシリコン半導体基板中を拡散す
るため、ソース領域及びドレイン領域に関しては、接合
破壊により接合リーク電流が増加する。また、ゲート電
極に関しては、ゲート酸化膜の信頼性劣化を招くことと
なる。

【００６６】これに対して、本発明の第１の製造方法
は、（ａ）シリコン半導体基板上にシリコン窒化膜を形
成し、（ｂ）シリコン半導体基板の所望の領域に不純物
イオンを注入し、その際シリコン半導体基板の表面層
に、不純物イオンの注入と共にシリコン窒化膜からの窒
素原子とシリコン原子を混入することからなることを特
徴とする。

【００６７】従って、従来の酸化膜を介して不純物イオ
ンを注入する場合と比較し、Ｏ（酸素原子）の代わりに
Ｎ（窒素原子）がシリコン半導体基板中に混入する。そ
のため、本発明の第１の製造方法では、酸素原子の混入
を極力抑えることができるので、酸素原子に起因する深
い準位のトラップが減少する。更に、不純物イオン注入
時に発生する結晶欠陥を窒素原子で埋めることができる
ので、汚染物である重金属がシリコン半導体基板中に拡
散しトラップされ、リークセンターとして働くことが極
力抑えられる。従って、接合リーク電流が低減される。

【００６８】一方、第２の製造方法は、（ａ）シリコン
半導体基板上の全面にシリコン窒化膜を形成する工程、
（ｂ）不純物イオンを注入し、シリコン半導体基板の表
面層に不純物イオンと同時にシリコン窒化膜を構成する
窒素原子及びシリコン原子を不純物イオンにより混入す
る工程、（ｃ）シリコン窒化膜を除去する工程、（ｄ）
シリコン半導体基板上にチタン膜を形成する工程、
（ｅ）熱処理によりチタン膜とシリコン半導体基板の窒
素原子が混入した表面層に存在するシリコン原子とを反
応させることにより窒素を含むチタンシリサイド膜を形
成する工程を含むことを特徴とする。

【００６９】従って、シリコン窒化膜を介して不純物イ
オンを注入することによって、従来のシリコン酸化膜を
介して不純物イオンを注入する場合と比較し、Ｏ（酸素
原子）の替わりにＮ（窒素原子）がゲートポリシリコン
膜及び半導体シリコン基板中に不純物イオン注入の際に
混入する。従って、酸素原子の混入を極力抑え、かつ窒
素原子をシリサイド膜中に混入することができる。結果
として、多少酸素原子が存在しようと（酸素を完全に除
去することは困難であるため）、形成されたチタンシリ
サイド膜の粒界には、窒化チタン膜が形成されやすい。

【００７０】また、チタンシリサイド膜の粒界にＳｉＯ
₂が存在する替わりにＴｉＮが存在した場合、ＳｉＯ₂
とＴｉＳｉ₂の粒界の表面自由エネルギーと比較して、
ＴｉＮとＴｉＳｉ₂の粒界の表面自由エネルギーが小さ
いため、熱を加えたときのマイグレーションが抑えられ
凝集しにくくなる。その結果、耐熱性に優れたチタンシ
リサイド膜となる。

【００７１】更に、本発明の製造方法では、ｐ型半導体
のシリサイド化に比べて、ｎ型半導体のシリサイド化は
シリサイド化反応が阻害されチタンシリサイド膜のシー
ト抵抗値が高くなり、耐熱性に関しても悪くなるという
現象も無くなる。その結果、ｐ型及びｎ型半導体とも一
様な厚さのシリサイド膜を形成することが可能となると
いう作用がある。

【００７２】また、不純物イオン注入時に発生するシリ
コン基板中の結晶欠陥を窒素原子が埋める働きをするの
で、結晶欠陥によって生じる接合リーク電流を低減させ
る事が可能となる。特にシリサイド化を行った場合、従
来の製造方法ではシリサイド化反応時にチタン原子が拡
散し、結晶欠陥にチタン原子がトラップされ、このチタ
ン原子がリーク電流のセンターとして働く。しかし、先
に窒素原子で結晶欠陥を埋めておく本発明では、チタン
原子がトラップされない。従って、シリサイド化を行っ
た接合に対し、更に接合リーク電流低減に有効であると
いう作用がある。

【００７３】また、１×１０¹⁸個／ｃｍ³以下の酸素濃
度が、イントリンシックゲッタリング処理により形成す
ることができるので、容易に前記酸素濃度に調節され
る。更に、上記窒化シリコン膜を除去する工程の前に、
熱処理を行いチタンシリサイド膜を形成する前にシリコ
ン半導体基板の表面層に混入された不純物イオンを活性
化し、不純物拡散層を形成する。従って、チタンシリサ
イド膜の耐熱性を気にすることなく十分な活性化及びイ
オン注入時の結晶欠陥の回復を行うことができ、特に窒
素原子で結晶欠陥を埋める効果により、結晶欠陥にチタ
ン原子がトラップされず、接合リーク電流を低減するこ
とが可能となるという作用がある。

【００７４】更に、上記（ｃ）′工程と（ｄ）′工程
が、実質的に酸素の不存在下で行われるため、シリコン
半導体基板及びゲート電極（多結晶シリコン膜）表面に
極力自然酸化膜が成長しない状態で前記シリコン半導体
基板及びゲート電極上にチタン膜を形成することが可能
となる。その結果、チタン−シリコン系のシリサイド化
反応において極力酸素の影響を排除することが可能とな
るという作用がある。

【００７５】また、工程（ａ）′に付されるシリコン半
導体基板が、不活性ガス、−１００℃以下の露点、大気
圧以上の雰囲気下に予め保持され、これによってシリコ
ン半導体基板の表面における水分を除去されている。従
って、形成したシリコン窒化膜とシリコン半導体基板又
はゲート電極（多結晶シリコン膜）との界面の酸素原子
が極力排除される。そのため、シリコン窒化膜を介して
不純物イオンを注入する際に、ノックオンされる酸素原
子を極力少なくすることができる。

【００７６】本発明の第３の半導体装置の製造方法は、
（ａ）″表面層に第１導電型及び第２導電型ウエルと、
この上に形成されたゲート絶縁膜及びゲート電極、及び
素子分離領域とを有するシリコン半導体基板上に、シリ
コン窒化膜を形成し、（ｂ）″シリコン窒化膜を介して
シリコン半導体基板の所望の領域に不純物イオンを注入
するに際して、（１）ホトレジストを使用して第１導電
型ウエルをマスクし、第１導電型不純物イオンを注入
し、第２導電型ウエルの表面層に第１導電型不純物イオ
ンの注入と共にシリコン窒化膜からの窒素原子とシリコ
ン原子を混入し、（２）第１導電型ウエル上のマスクを
除去し、ホトレジストを使用して第２導電型ウエルをマ
スクし、第２導電型不純物イオンを注入し、第１導電型
ウエルの表面層に第２導電型不純物イオンの注入と共に
シリコン窒化膜からの窒素原子とシリコン原子を混入
し、（３）第２導電型ウエル上のマスクを除去し、第１
導電型及び第２導電型ウエル上のゲート電極の側壁にシ
リコン窒化膜を介してサイドウォールスペーサーを形成
し、ホトレジストを使用して第１導電型ウエルをマスク
し、第１導電型不純物イオンを注入し、第２導電型ウエ
ルの表面層に第１導電型不純物イオンの注入と共にシリ
コン窒化膜からの窒素原子とシリコン原子を混入し、
（４）第１導電型ウエル上のマスクを除去し、８５０〜
９５０℃の活性化アニールを行い、ホトレジストを使用
して第２導電型ウエルをマスクし、第２導電型不純物イ
オンを注入し、第１導電型ウエルの表面層に第２導電型
不純物イオンの注入と共にシリコン窒化膜からの窒素原
子とシリコン原子を混入し、（ｃ）″第２導電型ウエル
上のマスクを除去し、８００〜８５０℃の窒素雰囲気で
の活性化アニールと１０００℃、１０秒間程度の急速熱
処理を行い、シリコン窒化膜を除去し、（ｄ）″シリコ
ン半導体基板上にチタン膜を形成し、（ｅ）″チタン膜
を有するシリコン半導体基板を第１の熱処理に付し、チ
タン膜を窒素原子含有のチタンシリサイド膜に変換し、
（ｆ）素子分離領域上のチタン膜を除去し、（ｇ）第２
の熱処理によりチタンシリサイド膜を化学量論的に安定
なＴｉＳｉ₂Ｃ５４結晶に変換することを特徴とする。
この時、（ｅ）″の前にシリコン原子とチタン原子を混
合するためのシリコンイオンの注入を行ってもよい。

【００７７】従って、ｎチャネル側の活性化のための熱
処理（アニール）条件とｐチャネル側の活性化アニール
条件を別々に設定する事が可能となり、接合リークを低
減できるサリサイドｎチャネルと、短チャネル効果の影
響が少ないサリサイドｐチャネルを同時に満足するＣＭ
ＯＳ半導体装置が形成される。また、低い消費電力の半
導体装置を得るために、チャネルの閾値を低くする必要
がある。閾値を低くするために、ｎチャネル側及びｐチ
ャネル側の両方とも表面チャネル型の半導体装置（ソー
ス、ドレイン領域と、ゲート電極が同導電型）が注目を
集めている。

【００７８】この半導体装置を製造するために、ソース
領域、ドレイン領域及びゲート電極に同時に不純物イオ
ンを導入する方法が、工程簡略化の観点からも有効であ
る。しかし、この方法の場合、ｎチャネル用の不純物イ
オンとして一般的に用いられる砒素イオンが、ｐチャネ
ル用の不純物イオンとして一般的に用いられるボロンイ
オンと比較し質量数が大きくかつ拡散係数が小さい。そ
のため、ソース領域及びドレイン領域への砒素注入と同
時にゲート電極へ砒素注入を行うと、ｐチャネル側に合
わせた活性化アニール（短チャネル効果が起こらない程
度の熱処理）条件では、ｎチャネル側でゲート電極の空
乏化（注入エネルギーが低い場合）もしくは、ゲート酸
化膜を突き抜けることによるチャネル領域への砒素イオ
ンの注入（注入エネルギーが高い場合）が発生し、非常
に制御が困難である。また、ｎチャネル側に合わせた活
性化アニール、即ち、接合リークを抑えられるような、
つまり十分結晶回復できるような、またゲート空乏化が
抑制できるくらい十分不純物が拡散できるような十分な
熱処理をおこなうと、ｐチャネル側で短チャネル効果が
発生し微細化が困難となる。

【００７９】そこで一般的にはゲート電極となる多結晶
シリコンを堆積した後、全面に燐イオンを注入しｎチャ
ネル側のゲート電極の空乏化を抑えた後、ｐチャネル側
にｎ型の不純物イオンであるボロンイオンを打ち返す
（カウンタードープ）方法が採用されている。これに対
して、上記本発明の半導体装置の製造方法では、ｎチャ
ネル側の活性化アニールとｐチャネル側の活性化アニー
ル条件を別々に設定する事が可能である。従って、ｎチ
ャネル及びｐチャネルの不純物イオンの拡散条件を満足
する表面チャネルトランジスタの製造を、ソース領域、
ドレイン領域及びゲート電極に同時に注入する方法で可
能となる。

【００８０】更に、工程（ｂ）″の（４）の不純物イオ
ンの注入を、工程（ｅ）″の後に行ってもよい。ここ
で、従来知られているチタンシリサイド化ｐチャネルＭ
ＯＳＦＥＴの特性は、サリサイド化を行っていないｐチ
ャネルＭＯＳＦＥＴと比較し、トランジスタ特性（トラ
ンスコンダクタンス、ドレイン電流）が良くならず、む
しろ悪くなるという欠点があった。その欠点を生じる原
因として、イオン注入により導入されたアクセプタであ
るボロンが、チタンシリサイド化反応を行う際にチタン
原子と反応しＴｉＢ₂を形成するので、ｐ型キャリアと
なり得るアクセプター濃度が著しく減少する。そのため
ＴｉＳｉ₂とシリコン基板との接触を、低い抵抗のオー
ミック性接触に保つことができなくなる。従って、ソー
ス領域及びドレイン領域が、シリサイド膜によって低抵
抗になるにも関わらず、トランジスタ寄生直列抵抗が非
常に大きくなることが原因の１つであると考えられる。
これの欠点は、ｐチャネル側の不純物注入工程をシリサ
イド化反応の後、つまり、チタンシリサイド化反応を終
了させた後で行うことにより解決することができる。こ
の方法によれば、極力チタンとボロン等の不純物イオン
の反応を抑制することが可能となり、アクセプタ濃度の
減少を抑え、トランジスタ寄生直列抵抗を小さくし、ト
ランジスタ特性を向上させる作用がある。

【００８１】更に、チタン膜もしくは窒素原子を含むチ
タン膜を形成する工程と、窒素もしくはアンモニア雰囲
気中で第１の熱処理を行う工程の間に、シリコンイオン
を注入する工程を含むため、シリサイド化反応を行う前
にチタンとシリコンのミキシングを行うことができシリ
サイド化反応初期過程を均一に行うことが可能となる。
特に、微細配線を低抵抗化でき、抵抗バラツキ（シリサ
イドの膜厚バラツキ）を抑える作用がある。更に微細配
線の耐熱性も向上する。

【００８２】また、第２の熱処理は、９００℃以上で行
われる。従来の製造方法では、１μｍ以下の幅の配線の
チタンシリサイド化に関しては、Ｃ４９からＣ５４結晶
への転移が非常に起こりにくく、低抵抗化が困難であ
る。これに対して本発明では、第２の熱処理を９００℃
以上で行うことによって、微細配線においてもＣ４９か
らＣ５４結晶へ転移させる事が可能となり、低抵抗化を
達成することが可能となるという作用がある。従来のシ
リサイド化技術では、耐熱性が悪く８００℃を越える熱
処理で凝集し微細配線を抵抗の高いＣ４９結晶から抵抗
の低いＣ５４結晶へ転移させる事が不可能であったが、
本発明の耐熱性の良好なチタンシリサイド技術に高温の
第２の熱処理を行うことによって、微細配線においても
低抵抗化を達成することが可能となる。

【００８３】本発明の半導体装置は、シリコン半導体基
板の表面層に形成された第１導電型及び第２導電型ウエ
ルと、シリコン半導体基板上に形成された素子分離領域
と、第１導電型及び第２導電型ウエル上に形成されたゲ
ート絶縁膜及びゲート電極と、ゲート電極上に形成され
たチタンシリサイド膜と、ゲート電極側壁に形成された
サイドウォールスペーサーと、サイドウォールスペーサ
ーの両側のシリコン半導体基板の表面層に形成されたソ
ース領域及びドレイン領域と、サイドウォールスペーサ
ー下のシリコン半導体基板の表面層に形成された前記ソ
ース領域及びドレイン領域よりも浅い接合を有する領域
と、前記ソース領域及びドレイン領域の表面層に形成さ
れたチタンシリサイド膜とを有することを特徴とし、上
記第３の方法により製造される。

【００８４】ここで、本発明の半導体装置の要部の概略
拡大図を図２１（ａ）及び（ｂ）の示す。図２１（ａ）
は従来例、図２１（ｂ）は本発明の半導体装置を示して
いる。なお、図２１（ａ）及び（ｂ）は、説明のため
に、ｎウエル及びｐウエルを半分づつ記載している。図
中、ｘｐ及びｘｎはｐ型及びｎ型のソース及びドレイン
領域の接合深さを示し、ｙはサイドウォールスペーサー
のシリコン半導体基板に平行な方向の厚さを示し、ｘ
（ＴｉＳｉ₂）ｎ及びｘ（ＴｉＳｉ₂）ｐはｐ型及びｎ
型のチタンシリサイド膜の厚さを示している。

【００８５】上記図より、導電型がｐ型であるソース領
域とドレイン領域の接合深さ（ｘｐ）が、導電型がｎ型
であるソース領域とドレイン領域の接合深さ（ｘｎ）と
同程度か又は浅いことにより、ｎチャネル、ｐチャネル
とも短チャネル効果に強いＣＭＯＳトランジスタ構造と
なる。これに対して、従来報告されている半導体装置で
は、同時に熱処理するため、ｘｐ＞ｘｎの関係を有して
いる。

【００８６】上記図より、第１導電型ウエルがｎ型及び
第２導電型ウエルがｐ型であり、ｐ型ウエルに存在する
チタンシリサイド膜の膜厚が、ｎ型ウエルに存在するチ
タンシリサイド膜の膜厚とほぼ等しいことにより、ｐチ
ャネル側とｎチャネル側のチタンシリサイド膜のシート
抵抗を略等しくすることができる。従来報告されている
半導体装置では、ｎチャネル側を設計通りのシート抵抗
にしたとき、ｐチャネル側のチタンシリサイド膜の厚さ
が、ｎチャネル側のチタンシリサイド膜よりも厚くなっ
ていた（ｘ（ＴｉＳｉ₂）ｎ＜ｘ（ＴｉＳｉ₂）ｐ）。
このようにチタンシリサイド膜の厚さが不均一な場合、
チタンシリサイド膜とシリコン半導体基板との界面と、
接合領域との距離がなくなる。そのため接合リーク電流
が増大することとなるが、本発明ではこの接合リーク電
流の増大を防ぐことができる。

【００８７】更に、サイドウォールスペーサーのシリコ
ン半導体基板に平行な方向の厚さ（ｙ）が、ソース領域
及びドレイン領域の接合深さ（ｘｐ及びｘｎ）の０．７
倍以上であること及び／又はゲート電極より厚いことに
より、チャネル近傍でのソース領域及びドレイン領域の
深さ方向の広がりを防止でき、短チャネル効果が抑制さ
れる。これに対して、従来報告されている半導体装置で
は、サイドウォールスペーサーが薄いため、ｙ＜ｘｐ及
びｙ＜ｘｎの関係を有している。

【００８８】

【実施例】以下、本発明の半導体装置及びその製造方法
を実施例により詳細に説明する。実施例１図１は、実施例１の断面構造図である。実施例１におい
て、イオン注入法により、不純物イオンを所望の領域に
注入する工程の直前のシリコン半導体基板１０１の表面
は、少なくとも不純物イオンが注入される領域において
酸素濃度が１×１０¹⁸個／ｃｍ³以下となっている。

【００８９】実施例１では１×１０¹⁸個／ｃｍ³以下の
酸素濃度を実現するために、インリンシック・ゲッタリ
ング（ＩＧ）処理により、無酸素、無欠陥層であるＤＺ
（denuded zone）を形成した。また、シリコン半導体基
板の表面には、実質的に自然酸化膜（シリコン酸化膜）
を介することなくシリコン窒化膜１０２が堆積された構
造となっていた。このシリコン半導体基板に不純物イオ
ン（実施例１では砒素イオン）を注入した後の断面に
は、シリコン半導体基板１０１中に形成された酸素濃度
が１×１０¹⁸個／ｃｍ³以下の領域中に、新たな酸素原
子が混入される子となく注入された不純物イオン（砒素
イオン１０３）と、不純物イオン（砒素イオン１０３）
によりノックオンされた窒素原子１０４のみが存在して
いた（不純物イオン注入後は、ＤＺゾーンは、無欠陥層
ではなくなっていた）。

【００９０】以上のような構造となっているため、後の
工程で不純物イオンの活性化のための熱処理を行った場
合、シリコン半導体基板中に導入された窒素原子１０４
により、不純イオン注入時の結晶欠陥が、窒素原子がな
い場合と比較して更に回復させることができた。つま
り、シリコン半導体基板中の酸素原子が少なく、かつ窒
素原子が存在するので、酸素原子による深い準位のトラ
ップが減少する。更に、不純物イオン注入時に発生する
シリコン半導体基板中の結晶欠陥を先に窒素原子が埋め
る働きをするので、特に汚染物である重金属が拡散し、
結晶欠陥にトラップされリークセンターとして働くこと
を防ぐことができた。そのため、接合リーク電流を低減
することができた。なお、実施例１では、酸化膜を介し
て不純物イオンを注入した場合と比較して、接合リーク
電流を約１／２に減少さすことができた。また、自然酸
化膜及び窒化膜を介して不純物イオンを注入した場合と
比較して、接合リーク電流を約２／３に減少さすことが
できた。

【００９１】実施例２実施例１では、シリコン半導体基板中の酸素濃度を１×
１０¹⁸個／ｃｍ³以下にするためにＩＧ処理により、無
酸素、無欠陥層であるＤＺゾーンを形成している。実施
例２では、ゲート電極等の多結晶シリコン膜中の酸素濃
度を１×１０¹⁸個／ｃｍ³以下にするための方法に関し
て説明する。

【００９２】酸素濃度が１×１０¹⁸／ｃｍ³以下の多結
晶シリコン膜を形成するために、予備真空排気室と、ロ
ードロック室と堆積炉が窒素パージされた搬送系で接続
されたＬＰ−ＣＶＤ（減圧化学的気層成長法）装置によ
って成膜を行った。ＬＰ−ＣＶＤ装置の使用方法を以下
に記載する。ゲート酸化膜の形成直後の半導体ウェハ
を、予備真空排気室に入れた後、予備真空排気室を、１
０^-1Ｐａ程度に真空引きした。この後、予備真空排気室
に窒素を充填し、露点が−１００℃以下に保たれた窒素
でパージされているロードロック室に、窒素雰囲気下で
搬送した。窒素パージにより半導体ウェハー表面に吸着
しているＨ₂Ｏ分子を除去した後、ファーネスに搬送し
た。次いで、９９．９９９９％以上の純度のＳｉＨ₄雰
囲気中で、ＬＰ−ＣＶＤ法により、３０Ｐａの圧力下で
６２０℃程度の温度で多結晶シリコン膜を成膜した。こ
のように成膜された多結晶シリコン膜中の酸素濃度は、
図２に示すように、二次イオン質量分析（ＳＩＭＳ）に
て検出限界（１×１０¹⁸／ｃｍ³）以下であり、非常に
酸素濃度の低い多結晶シリコン膜であった。

【００９３】実施例３図３（ａ）〜（ｄ）並びに図４（ｅ）及び（ｆ）は、本
発明の半導体装置の製造方法における工程の断面図であ
る。

【００９４】まず、図３（ａ）に示すように、シリコン
半導体基板（ｐ型半導体基板）３０１に対して、ＩＧ処
理を行い、シリコン半導体基板３０１の表面に無酸素、
無欠陥のＤＺゾーン３０２を形成した。次に、図３
（ｂ）に示すように、シリコン半導体基板表面に以下に
説明する図５に示す如きカセット室、ロードロック室及
び堆積炉をもうけたＬＰ−ＣＶＤ（減圧化学的気層成長
法）装置をもちいて、５〜３０ｎｍ程度のシリコン窒化
膜３０３を堆積した。

【００９５】次に、図３（ｃ）に示すように、シリコン
窒化膜３０３を介して砒素イオン（不純物イオン）をシ
リコン半導体基板中に注入した。注入条件は、４０Ｋｅ
Ｖ〜６０ＫｅＶの注入エネルギーで、５×１０¹⁴〜５×
１０¹⁵／ｃｍ²程度のドーズ量とした。このとき砒素イ
オンがシリコン窒化膜を介して注入されるため、砒素イ
オンによるノックオン効果により砒素イオン３０４と共
に窒素原子３０５も同時にシリコン半導体基板中に注入
された。

【００９６】次に、図４（ｅ）に示すように、窒素雰囲
気下で、９００℃で１０分間、活性化熱処理を行ないシ
リコン半導体基板（又はウエル）と逆導電型のｎ型拡散
層３０７を形成した。この後、シリコン窒化膜３０３を
除去し、チタン膜３０６を堆積した。ここで、チタン膜
３０６とシリコン半導体基板３０１の表面層のｎ型拡散
層３０７との界面に自然酸化膜を成長させないため、シ
リコン窒化膜除去装置とチタン膜堆積装置を、真空搬送
系でつないだ。実施例３では、アルゴンスパッタクリー
ニングチャンバー（シリコン窒化膜除去装置）とチタン
スパッタチャンバー（チタン膜堆積装置）を有するベー
ス圧力が１〜３ｘ１０^-8ｔｏｒｒのクラスター型装置を
使用して、シリコン窒化膜をアルゴンスパッタにより完
全に除去し、続いてチタンスパッタチャンバーに真空搬
送しチタン膜を堆積した。

【００９７】次に、チタン膜３０６とシリコン半導体基
板との界面に、濃度のピーク（Ｒｐ）が来るように５ｘ
１０¹⁵／ｃｍ²のドーズ量、４０ｋｅＶの注入エネルギ
ーでシリコンイオンを注入した。この注入により、チタ
ン膜中のチタン原子とシリコン原子のミキシングを行っ
た。次に、図４（ｆ）に示すように、熱処理を施し、チ
タンシリサイド膜３０８を形成した。実施例３では、前
記熱処理を、２段階急速加熱処理とした。従って、第１
の熱処理を窒素雰囲気中、６５０〜７００℃程度の低温
で１０〜３０秒程度行い、Ｃ４９結晶型のＴｉＳｉ₂を
形成した。この後、未反応又は窒素雰囲気中の熱処理に
より形成された窒化チタン膜を除去した。続いて、第２
の熱処理を窒素雰囲気中、９００℃で１０〜３０秒程度
行い、安定なＣ５４結晶型のＴｉＳｉ ₂を形成した。

【００９８】この実施例でも、Ｓｉ、Ｎ、Ｔｉ及びＯ
（酸素はいくら排除しようと完全に除けるものではな
い）の４元系での反応となる。しかし、従来のシリサイ
ド法と比較し、極限まで酸素成分を排除し、さらに窒素
を混入させている。従って、酸化物が形成されにくく、
非常に耐熱性に優れた膜質のチタンシリサイド膜を得る
ことができる。

【００９９】これに対して、シリコン窒化膜の代わりに
シリコン酸化膜を使用した場合は、高温及び長時間の熱
処理により、チタンシリサイドが凝集する。そのため、
第２の熱処理を窒素雰囲気中、８００℃程度で行う必要
があった。しかし、この程度の温度での熱処理では、１
μｍ以下の微細な配線幅のシリサイド化において結晶型
をＣ４９からＣ５４に転移させることができず、得られ
たチタンシリサイド膜は高抵抗であった。

【０１００】図５は、実施例３のシリコン窒化膜を形成
するためのロードロック室を備えたＬＰ−ＣＶＤ装置の
概略図である。以下、ＬＰ−ＣＶＤ装置を使用したシリ
コン窒化膜の形成方法を説明する。まず、表面の自然酸
化膜を完全に除去したウエハ２０１を予備真空排気室２
０２に搬送し、真空引きを行った。この後、予備真空排
気室２０２に窒素を充填し、ウエハ２０１をロードロッ
ク室２０３に搬送した。ここで、ロードロック室２０３
は、１００℃以下の露点（Ｈ₂Ｏ）、０．０１ｐｐｍ以
下（０．０１ｐｐｍは酸素濃度計の検出限界）の酸素
（Ｏ₂）濃度に保持した。このように予備真空排気室２
０２及びロードロック室２０３で表面吸着水分子を除去
した後、窒化雰囲気中で４００℃に保たれたシリコン窒
化膜堆積炉２０４に搬送した。堆積炉２０４内で、Ｓｉ
Ｈ₂Ｃｌ₂の流量１０ｓｃｃｍ及びＮＨ₃の流量１００
ｓｃｃｍの雰囲気下で７００℃まで昇温し、ウエハ上に
シリコン窒化膜を堆積した。なお、反応圧力は、１５Ｐ
ａとした。

【０１０１】実施例４図６に、表面の自然酸化膜を除去したウエハを、上記Ｌ
Ｐ−ＣＶＤ装置におけるロードロック室内に放置した時
と、大気中に放置した時のウエハの表面に吸着している
酸素（水分子）量をＸ線光電子分光法（ＸＰＳ）により
分析した結果を示した。なお、図中●はロードロック室
内が５リットル／分の流量の窒素雰囲気下の場合を示
し、■は１リットル／分の流量の窒素雰囲気下の場合を
示し、▲が大気中に放置した場合（従来法）を示してい
る。

【０１０２】図６から判るように、大気中放置したウエ
ハが表面の自然酸化膜を除去した直後より、放置時間を
長くするほど表面の酸素濃度が上昇した。これに対し
て、ロードロック室内に放置したウエハは、表面の自然
酸化膜を除去した直後より、放置した時の方が表面の酸
素濃度が減少した。つまり、シリコン窒化膜の堆積装置
にロードロック室を設けることにより、表面に吸着して
いる酸素（水分子）を除去することができた。このよう
に酸素（水分子）を除去できるので、シリコン窒化膜を
堆積するために堆積炉に搬送する過程で、カセット室と
ロードロック室をもうけたＬＰ−ＣＶＤ装置では、殆ど
シリコン酸化膜が存在しないシリコン半導体基板とシリ
コン窒化膜との界面を形成することが可能となった。こ
れに対して、従来のＬＰ−ＣＶＤ装置では、吸着した酸
素（水分子）がシリコン基板表面を酸化させ、シリコン
窒化膜とシリコン半導体基板の界面にシリコン酸化膜が
形成されてしまうこととなる。

【０１０３】実施例５図７は、図５のロードロック室を備えたＬＰ−ＣＶＤ装
置によってシリコン半導体基板上にシリコン窒化膜を堆
積した場合と、ロードロック室を備えていない従来のＬ
Ｐ−ＣＶＤ装置によってシリコン半導体基板上にシリコ
ン窒化膜を堆積した場合の、シリコン半導体基板とシリ
コン窒化膜との界面の酸素濃度を、オージェ電子分光法
により分析した結果である。

【０１０４】図７は、従来のＬＰ−ＣＶＤ装置では、界
面にシリコン酸化膜が形成するが、図５の装置では殆ど
シリコン酸化膜が存在しない界面を形成できるが証明で
きた。つまり、不純物イオンによってノックオンされる
原子は殆ど窒素原子のみであり、実施例１の構造を得る
ことが可能であった。

【０１０５】これに対して、ロードロック室を備えてい
ない従来のＬＰ−ＣＶＤ装置でシリコン半導体基板上に
シリコン窒化膜を堆積した場合、図２０に示すように、
シリコン半導体基板７０１とシリコン窒化膜７０２との
界面には自然酸化膜７０３が存在することとなる。従っ
て、不純物イオンを注入したときシリコン窒化膜７０２
とシリコン酸化膜７０３の２層を介しての注入となるた
め、酸素原子７０５がシリコン基板中にノックオンされ
た。次の熱処理工程で、酸素原子を含んだシリコンとチ
タンの反応系では、優先的に酸化物が形成されシリサイ
ド化反応が阻害されると共に不均一な反応が起こった。
更に、８００℃を越える熱処理によりチタンシリサイド
膜の再結晶化が起こる際（一般に融点の絶対温度の０．
６倍で再結晶が起こる）、粒界に酸化膜が形成されてい
ると、界面自由エネルギーを小さくする方向に結晶系が
変化し、凝集が発生することが確認された。

【０１０６】実施例６図８（ｂ）は、本発明の製造方法により形成したチタン
シリサイド膜中の酸素濃度をＳＩＭＳにより分析した結
果を示しており、図８（ａ）は、従来のシリコン酸化膜
を介して砒素イオン注入した後、シリサイド化を行った
チタンシリサイド膜中の酸素濃度をＳＩＭＳにより分析
した結果を示している。図８（ａ）及び（ｂ）から明ら
かなように、本発明の製造方法により形成したチタンシ
リサイド膜は、従来のチタンシリサイド膜と比べて膜中
の酸素濃度が非常に低いことがわかった。

【０１０７】実施例７図９（ａ）及び（ｂ）は、本発明により形成したチタン
シリサイド膜と、従来のシリコン酸化膜を介して砒素イ
オン注入した後シリサイド化を行ったチタンシリサイド
膜のシート抵抗及びバラツキの第１の急速加熱処理した
際の温度依存性を示している。なお、チタン膜の厚さは
３０ｎｍとし、第２の急速加熱処理は、８５０℃、２０
秒固定で行った。

【０１０８】図９（ａ）及び（ｂ）より、第１の急速加
熱処理に対して、本発明では、従来法と比較し、より低
温側でシリサイド反応が起こっており、チタンの供給律
速によりシート抵抗値が飽和する温度が、従来法と比較
し低温側にシフトしていることが判った。更に、飽和時
のシート抵抗値は、従来法と比較し低い値であった。ま
た、ウェハ面内バラツキも非常に小さかった。

【０１０９】これらの結果は、従来の酸素を含むシリコ
ンとチタンの反応と比較し、本発明の殆ど酸素原子を含
まないシリコンとチタンの反応では、シリサイド化反応
が初期過程からスムーズに進行し、且つ、バラツキも小
さいことを示している。これに対して従来法では、シリ
サイド化反応が酸素原子によって阻害され、飽和時のシ
ート抵抗値も高くなった。飽和時のシート抵抗値が高い
理由は、シリサイド化反応に直接寄与する第１の急速加
熱処理（第２の急速加熱処理は、結晶構造を転移させる
のみ）を窒素雰囲気中で行っているため、チタン膜表面
側より窒化反応が進行し窒化チタン膜の生成が進行す
る。更に、酸素原子によりシリサイド化反応が遅延して
しまうので、シリコン半導体基板側でのシリサイド化反
応に供給されるチタンの供給が不足するためである。ま
た、従来法では、質量数の大きい不純物イオンを打ち込
んだ時ほどノックオンされる酸素量が多くなるため、シ
リサイド化反応が遅れることとなる。従って、チタンの
供給律速により生成されるチタンシリサイドの膜厚は薄
くなった。

【０１１０】実施例８一般的にｐチャネル拡散層のシリサイド化と比較してｎ
チャネル拡散側のシリサイド化により成膜されたチタン
シリサイド膜の膜厚は薄くなると言われている。その理
由は、ボロン（ｐチャネル）の質量数（１１）が、砒素
（ｎチャネル）の質量数（７５）と比較し小さいためで
ある。この理由の裏付けデータを、図１０（ａ）及び
（ｂ）並びに図１１（ａ）及び（ｂ）に示した。

【０１１１】なお、図１０（ａ）及び（ｂ）は、本発明
の製造方法により形成したチタンシリサイド膜と、従来
の酸化膜を介して不純物イオン注入した後シリサイド化
を行ったチタンシリサイド膜のシート抵抗の不純物のド
ーズ量依存性を示すグラフである。一方、図１１（ａ）
及び（ｂ）は、本発明の製造方法により形成したチタン
シリサイド膜と、従来の酸化膜を介して不純物イオン注
入した後シリサイド化を行ったチタンシリサイド膜のシ
ート抵抗の不純物の質量依存性を示すグラフである。な
お、実施例８において、第１の急速加熱処理は、７００
℃、２０秒、第２の急速加熱処理は、８５０℃、２０秒
固定で行った。また、従来法と本発明を比較するため
に、第１、第２の急速加熱処理を同じ条件で行ってお
り、第１の急速加熱処理は従来法でシート抵抗値が飽和
する温度に、第２の急速加熱処理は、従来法で凝集しな
い程度の温度に合わせた。

【０１１２】従来法では、質量数の大きな不純物イオン
を注入したときほど、また、ドーズ量を増やしたときほ
ど、チタンシリサイド膜の厚さが薄くなるので、シート
抵抗値が上昇している。従って、従来法ではチタンシリ
サイド膜は凝集しやすい膜である上、更にその膜厚が薄
くなると更に凝集しやすくなるので、ｎチャネル側に膜
厚を合わせる必要がある。

【０１１３】これに対して、本発明の製造方法によれ
ば、質量数の大きさ、ドーズ量に依存することなくシー
ト抵抗値は一定の値となっている。つまり本発明では、
ｐチャネル、ｎチャネル両方とも同じ膜厚に形成できる
ため、例えばＣＭＯＳ半導体装置を形成するときに、従
来の問題点であるｎチャネル側に膜厚を合わせたときｐ
チャネル側でチタンシリサイド膜が非常に厚くなり、拡
散層の空乏層近辺までチタンシリサイド膜が迫り、接合
リーク電流が増大するという現象を完全に克服すること
が可能であることが判った。

【０１１４】実施例９図１２（ａ）及び（ｂ）は、本発明により形成したチタ
ンシリサイド膜と、従来の酸化膜を介して砒素イオン注
入した後シリサイド化を行ったチタンシリサイド膜のシ
ート抵抗及びバラツキの第２の急速加熱処理依存性を示
すグラフである。ここで、第１の急速加熱処理は、６７
５℃固定で行っている。また、スパッタリングにより形
成したチタン膜の厚さは、３０ｎｍに固定した。図１２
（ａ）及び（ｂ）から解るように従来例では、８５０℃
を越えるような熱処理では、凝集が起こり始めるので、
シート抵抗値が上昇を始めることが判った。一方、本発
明では、１０５０℃でも凝集が起こっていないことが証
明された。

【０１１５】実施例１０図１３（ａ）は本発明のシリサイド膜を形成した試料
を、図１３（ｂ）は従来の酸化膜を介して砒素イオン注
入を行った後シリサイド化反応を行いシリサイド膜を形
成した試料を、９００℃、３０分処理した後のチタンシ
リサイド膜表面の走査型電子顕微鏡（ＳＥＭ）写真であ
る。図１３（ａ）及び（ｂ）から解るように、本発明で
は、９００℃、３０分程度の高温、長時間アニールを行
った後でも凝集が発生していないことが証明された。

【０１１６】実施例１１図１４（ａ）〜（ｃ）、図１５（ｄ）〜（ｆ）、図１６
（ｇ）〜（ｉ）、図１７（ｊ）〜（ｋ）は、本発明のＣ
ＭＯＳ半導体装置の製造方法の工程の断面図である。以
下、ＣＭＯＳ半導体装置の製造方法を説明する。

【０１１７】まず、周知の方法で図示は行っていない
が、半導体基板４０１にＩＧ処理を行いＤＺゾーンを形
成した。この後、ｐウエル４０２、ｎウエル４０３を形
成し、フィールド酸化膜（素子分離領域）４０４を形成
した。次に、図示は行っていないが、閾値電圧の制御及
び短チャネル効果の防止用の不純物イオンの注入をｐチ
ャネル、ｎチャネル側にそれぞれ行った。この後、厚さ
５ｎｍのゲート酸化膜４０５を形成した。次いで、実施
例２の多結晶シリコン膜堆積方法と同様にして、ゲート
電極となる厚さ１００〜２００ｎｍの多結晶シリコン膜
４０６を堆積し、所望のパターンにパターンニングした
（図１４（ａ）参照）。

【０１１８】次に、図１４（ｂ）に示すように、実施例
３のシリコン窒化膜の堆積方法と同様にして、シリコン
半導体基板４０１との界面に酸素が混入しない方法でシ
リコン窒化膜４０７を５〜３０ｎｍ程度堆積した。次
に、フォトリソグラフィー工程を経て、ｐチャネル側
（ｎウエル）をフォトレジスト４０８でマスクした。こ
の後、チャネル領域近傍に浅い接合を形成するために、
ｎチャネル側（ｐウエル）にシリコン半導体基板中でド
ナーとして振る舞う不純物イオン（砒素）４０９を２０
〜４０ＫｅＶのエネルギー、ドーズ量１〜３×１０¹⁴／
ｃｍ²程度でイオン注入法により注入した（図１４
（ｃ）参照）後、フォトレジスト４０８を除去した。

【０１１９】次に、フォトグラフィー工程を経て、ｎチ
ャネル側（ｐウエル）をフォトレジスト４１０でマスク
した。この後、チャネル領域近傍に浅い接合を形成する
ために、ｐチャネル側（ｎウエル）にシリコン半導体基
板中でアクセプタとして振る舞う不純物イオン（例えば
インジウム）を４０〜８０ＫｅＶのエネルギー、ドーズ
量１〜５×１０¹⁴／ｃｍ²程度でイオン注入法により注
入した（図１５（ｄ）参照）後、フォトレジスト４１０
を除去した。ＢＦ₂等の場合は、ドーズ量、２０〜４０
ＫｅＶのエネルギーで１〜５×１０¹⁴／ｃｍ²程度で注
入する。

【０１２０】次に、図１５（ｅ）に示すように、ゲート
電極の側壁にサイドウォールスペーサー４１２を形成し
た。この実施例では、シリコン酸化膜を１００〜３００
ｎｍ程度堆積した後、シリコン窒化膜４０７に対し選択
比が、５０〜１００程度あるＣ₄Ｆ₈＋ＣＯ系のガスで
シリコン窒化膜表面が露出するまで酸化膜エッチバック
を行うことにより形成した。

【０１２１】次に、フォトグラフィー工程を経て、ｐチ
ャネル側（ｎウエル）をフォトレジスト４１３でマスク
した。この後、ソース及びドレイン領域の形成のため
に、ｎチャネル側（ｐウエル）にシリコン半導体基板中
でドナーとして振る舞う不純物イオン（砒素）４１４
を、注入エネルギー３０ＫｅＶ〜６０ＫｅＶ、ドーズ量
１×１０¹⁴〜５×１０¹⁴／ｃｍ²程度でイオン注入法に
より注入した（図１５（ｆ）参照）。なお、サイドウォ
ールスペーサーの厚さが２００ｎｍで、注入エネルギー
８０ＫｅＶで不純物イオンを注入した場合、短チャネル
効果を防止する能力が悪化することが判った。

【０１２２】次に、図１６（ｇ）に示すように、活性化
及び結晶回復のためのアニールを窒素雰囲気中で９００
℃、１０分程度行った。この熱処理により、閾値電圧の
制御及び短チャネル効果の防止用の不純物イオン、チャ
ネル近傍に浅い接合を形成するために注入した不純物イ
オン、ｎチャネル側のソース及びドレイン領域の形成の
ために注入した不純物イオンを活性化することができ
た。なお、図中４１５はｎ型ソース及びドレイン領域を
示している。

【０１２３】次に、図１６（ｈ）に示すように、シリコ
ン窒化膜４０７を除去した後、約３０ｎｍ程度のチタン
膜４１６を堆積した。ここでは、ロードロック室、アル
ゴンスパッタクリーニングチャンバー及びチタンスパッ
タチャンバーを有するベースプレッシャーが１〜３×１
０^-8ｔｏｒｒのクラスタ型装置を使用し、シリコン窒化
膜をアルゴンスパッタエッチングした後、チタン堆積炉
に真空搬送することによりチタン膜を堆積した。この装
置により、シリコン半導体基板の活性領域と堆積された
チタン膜の界面に、自然酸化膜を形成することなくチタ
ン膜を堆積することが可能であった。

【０１２４】上記クラスタ型装置におけるチタン膜の形
成方法を以下に詳しく述べる。まず、フッ酸系溶液に
て、シリコン窒化膜４０７表面の自然酸化膜を除去し
た。この後直ちにウェハをロードロック室に入れ、次い
でエッチングチャンバーに搬送し、シリコン窒化膜４０
７を除去することにより、ウェハ表面を清浄化した。清
浄化の方法は、アルゴンスパッタクリーニングエッチン
グ法を用いた。次に、真空中（３×１０^-8ｔｏｒｒ）
で、スパッタチャンバーに搬送し、アルゴン雰囲気中で
チタン膜４１６を堆積した。

【０１２５】実施例では、純金属チタン（純度９９．９
９９９％のチタンターゲットを使用した）を堆積した。
次に、窒化チタン膜と、活性領域（ソース及びドレイン
領域）及びゲート電極の多結晶シリコン層との界面に、
濃度のピーク（Ｒｐ）が来るようにシリコンをイオン注
入法により注入した。シリコン注入を行うことによっ
て、界面付近のシリコンとチタンが混合されシリサイド
化の初期反応をスムーズに行うことができる。

【０１２６】次に、図１６（ｉ）に示すように、窒素雰
囲気中、６７５℃で１０秒程度、第１の急速加熱処理を
行い、シリコン膜（ゲート電極の多結晶シリコン層及び
シリコン半導体基板のソース及びドレイン領域）側に、
チタンとシリコンの反応により、Ｃ４９結晶型のＴｉＳ
ｉ₂のチタンシリサイド膜４１８を形成すると共にチタ
ン膜の表面側に窒化チタン膜４１７を形成した。この
時、シリコン膜（シリコン半導体基板等）が露出してい
ない領域（サイドウォールスペーサー４１２、フィール
ド酸化膜４０４等）では、供給されるシリコンが無いの
で、チタンシリサイド膜は形成されない。従って、自己
整合的に、シリコン膜（シリコン半導体基板等）が露出
した領域（ソース及びドレイン領域並びにゲート電極）
のみチタンシリサイド膜４１８が形成された。本発明に
より形成されたチタンシリサイド膜は、実施例３で示し
たように非常に耐熱性に優れた膜質を有していた。

【０１２７】次に、フォトリソグラフィー工程を経て、
ｎチャネル側をフォトレジスト４１９でマスクした。こ
の後、ソース及びドレイン領域を形成するために、ｐチ
ャネル側にシリコン半導体基板中でアクセプタとして振
る舞う不純物イオン（ボロン）を、注入エネルギー１０
〜２０ＫｅＶ、ドーズ量１×１０¹⁵〜５×１０¹⁵／ｃｍ
²程度でイオン注入法により注入した（図１７（ｊ）参
照）後、フォトレジスト４１９を除去した。

【０１２８】次に、硫酸と、過酸化水素水の混合溶液で
窒化チタン膜４１７及び未反応のチタン膜を除去した。
この後、１０００℃で１０秒間、第２の急速加熱処理を
行い、チタンシリサイド膜４１８を化学量論的に安定
な、Ｃ５４結晶型のＴｉＳｉ₂に変化させると共に、ソ
ース及びドレイン領域４２１を形成するために、ｐチャ
ネル側に注入した不純物イオンを活性化した（図１７
（ｋ）参照）。

【０１２９】この後、周知の工程を経て所望のＣＭＯＳ
半導体装置を形成することができた。なお、周知の方法
で、層間絶縁膜を堆積した後、短チャネル効果とトレー
ドオフの関係を有するが、ｐチャネル側の拡散層の接合
リーク電流を低減させる為には、８５０℃程度、Ｎ₂、
３０分の熱処理を行った。実施例１１で形成したＣＭＯ
Ｓ半導体装置の拡散層の接合リーク電流は、ｎチャネル
側及びｐチャネル側共、図１８に示すように面成分が１
ｎＡ／ｃｍ²以下（０．９〜０．６ｎＡ／ｃｍ ²）であ
り、図１９に示すように周囲長成分１ｐＡ／ｃｍ以下
（１〜０．５ｐＡ／ｃｍ²）であった。酸化膜を介して
イオン注入を行った後にシリサイド化を行う従来法と比
較して、接合リーク電流が２〜３桁程度減少しており、
非常に優れた特性を有する半導体装置を得ることができ
た。なお、図１８及び図１９中、ｎ ⁺／ｐはｐウエル中
のｎ⁺型ソース及びドレイン領域を示し、ｐ⁺／ｎはｎ
ウエル中のｐ⁺型ソース及びドレイン領域を示してい
る。

【０１３０】実施例１２図２０は、本発明のＣＭＯＳ半導体装置のゲート電極の
幅（ゲート長）に対するシート抵抗の依存性のグラフで
ある。本発明の方法によって製造したゲート電極は、
０．２μｍ以下の配線であっても、シート抵抗値が上昇
しないという優れた特性を得ることができた。ここで、
従来例は、ゲート電極への不純物ドープを燐拡散法によ
り行っており、ｐチャネル側においても、ゲート電極は
ｎ⁺の導電型を有している。なお、図２０中、●は本発
明の方法により製造されたｎ⁺のＴｉＳｉ₂であり、○
は本発明の方法により製造されたｐ⁺のＴｉＳｉ₂であ
り、▲は従来法により製造されたｎ⁺のＴｉＳｉ₂であ
る。

【０１３１】実施例１３実施例１２では、ボロンイオンの注入をシリサイド化反
応後に行っているが、シリサイド化反応前に行っても良
い。

【０１３２】即ち、図１６（ｇ）の工程を経た後、フォ
トグラフィー工程を経て、ｎチャネル側（ｐウエル）を
フォトレジストでマスクした。この後、ソース及びドレ
イン領域を形成するために、ｐチャネル側（ｎウエル）
にシリコン半導体基板中でアクセプタとして振る舞う不
純物イオン（ボロン）を、注入エネルギー１０〜２０Ｋ
ｅＶ、ドーズ量１×１０¹⁵〜５×１０¹⁵／ｃｍ²程度で
イオン注入法により注入した。この際チャネリング効果
を防止するため、ボロン注入前にＳｉ注入３０ＫｅＶ、
１×１０¹⁵／ｃｍ²を行っている。

【０１３３】なお、この後、フォトレジストマスクを除
去し、短チャネル効果とトレードオフの関係を有する
が、ｐチャネル側（ｎウエル）の拡散層の接合リーク電
流を低減させるために、８５０℃、Ｎ₂、３０分の熱処
理を行った。次に、図１６（ｈ）及び（ｉ）の工程を経
た後、図１７（ｋ）と同様に、硫酸と過酸化水素水の混
合溶液で窒化チタン膜、及び未反応のチタン膜を除去し
た。

【０１３４】次いで、１０００℃で１０秒間の第２の急
速加熱処理を行い、チタンシリサイド膜を化学量論的に
安定な、Ｃ５４結晶型のＴｉＳｉ₂に変化させるととも
に、ボロンを活性化させた。後は、周知の工程を経て所
望のＣＭＯＳ半導体装置を形成した。

【０１３５】実施例１４図２２（ａ）〜（ｃ）及び図２３（ｄ）〜（ｇ）は、本
発明の半導体装置の製造方法における工程の断面図であ
る。まず、図２２（ａ）に示すように、シリコン半導体
基板５０１上に、ｐウエル領域５０２、フィールド酸化
膜５０３及びゲート酸化膜５０４を公知の手法により形
成した。次に、ゲート電極となる真性の多結晶シリコン
５０５を、１００〜２００ｎｍ程度堆積し、フォトリソ
グラフィとドライエッチング工程によりパターンニング
した。次に、図２２（ｂ）に示すように、シリコン窒化
膜５０６を、５〜２０ｎｍ程度堆積した。

【０１３６】次いで、図２２（ｃ）に示すように、⁷⁵Ａ
ｓ⁺をイオン注入法により、２０〜３０ＫｅＶ、１〜５
×１０¹⁴／ｃｍ²の条件で注入し、５×１０¹⁸〜５×１
０¹⁹／ｃｍ³の濃度の張り出し接合部となるＬＤＤ領域
５０７を形成した。次に、図２３（ｄ）に示すように、
酸化膜５０８を、２００〜３００ｎｍ程度堆積し、続い
て酸化膜５０８を異方性を持つドライエッチングにより
エッチバックし、ゲート電極の側壁にサイドウォールス
ペーサー５０９を形成した。この際、サイドウォールス
ペーサー５０９は、少なくとも片側に１５０〜２００ｎ
ｍ程度残るようにした。

【０１３７】次に、図２３（ｅ）に示すように、５〜２
０ｎｍ程度のシリコン窒化膜５１０を堆積し、シリコン
窒化膜５１０を介して、⁷⁵Ａｓ⁺をイオン注入法によ
り、４０〜６０ＫｅＶ、１〜３×１０¹⁵／ｃｍ²の条件
で注入し、ソース及びドレイン領域５１１を形成した。
続いて、図２３（ｆ）に示すように、ＬＤＤ領域５０
７、ソース及びドレイン領域５１１の活性化及び注入ダ
メージ除去のために９００〜９５０℃で１０分程度熱処
理を行った。

【０１３８】次に、図２３（ｇ）に示すように、シリコ
ン窒化膜５１０を逆スパッタリングで除去し、高融点金
属であるＴｉをスパッタリングにより、３５ｎｍ堆積
し、熱処理を施してＴｉＳｉ₂を形成した。続いて、サ
イドウォールスペーサー５０９上の未反応のＴｉをウエ
ットエッチングにより除去し、安定化のための熱処理を
経てチタンシリサイド膜５１２を形成した。この後、周
知の工程を経て所望のｎチャネル型の絶縁ゲート型電界
効果トランジスタを形成することができた。

【０１３９】得られたトランジスタのしきい値電圧（Ｖ
ｔｈ）のゲート長依存性を測定し、その結果を図２４に
示した。なお、図２４は、⁷⁵Ａｓ⁺を３０ＫｅＶ及び３
×１０¹⁴／ｃｍ²の条件でＬＤＤ領域、⁷⁵Ａｓ⁺を３×
１０¹⁵／ｃｍ²の条件でソース及びドレイン領域をそれ
ぞれ形成し、９００℃で１０分間活性化のために熱処理
し、サイドウォールスペーサーの厚さが１８０ｎｍのト
ランジスタについて測定した。

【０１４０】図２４から、ソース及びドレイン領域の横
方向の広がりを抑制することができることが判った。ま
た、サイドウォールスペーサーを１５０〜２００ｎｍと
厚膜化したことにより、チタンシリサイド膜のリークを
抑制するために、熱処理により接合深さを１２０〜２０
０ｎｍと深くしても、トランジスタの短チャネル効果を
抑制することができることが判った。更に、得られたト
ランジスタの準静的（Ｑｕａｓｉ−ｓｔａｔｉｃ）Ｃ−
Ｖを測定し、その結果を図２５に示した。なお、測定し
たトランジスタの形成条件は、上記図２４に使用したも
のと同じとした。図２５から、この実施例におけるトラ
ンジスタのゲート電極が１００〜２００ｎｍ程度と薄い
ので、ソース及びドレイン領域の注入エネルギーが比較
的低エネルギーでもゲート電極の空乏化の抑制が可能で
あることが判った。

【０１４１】更に、ＬＤＤ領域の濃度を５×１０¹⁸〜５
×１０¹⁹／ｃｍ³と、比較的高濃度にすることにより、
ＬＤＤ領域の横方向の広がりによる寄生抵抗の増大を抑
制することができた。また、ＬＤＤ領域、ソース及びド
レイン領域の形成の為の注入の際、それぞれシリコン窒
化膜を介して注入しているので、酸素原子のノックオン
が抑制され、チタンシリサイド膜形成の際の凝集を抑制
することができた。

【０１４２】

【発明の効果】本発明の半導体装置の製造方法は、
（ａ）シリコン半導体基板上にシリコン窒化膜を形成
し、（ｂ）シリコン半導体基板の所望の領域に不純物イ
オンを注入し、その際シリコン半導体基板の表面層に、
不純物イオンの注入と共にシリコン窒化膜からの窒素原
子とシリコン原子を混入することからなることを特徴と
する。

【０１４３】従って、従来の酸化膜を介して不純物イオ
ンを注入する場合と比較し、Ｏ（酸素原子）の代わりに
Ｎ（窒素原子）がシリコン半導体基板中に混入する。そ
のため、本発明の第１の製造方法では、酸素原子の混入
を極力抑えることができるので、酸素原子に起因する深
い準位のトラップが減少する。更に、不純物イオン注入
時に発生する結晶欠陥を窒素原子で埋めることができる
ので、汚染物である重金属がシリコン半導体基板中に拡
散しトラップされ、リークセンターとして働くことを極
力抑えることができる。従って、接合リーク電流を低減
させることができる。

【０１４４】また、（ａ）′シリコン半導体基板上にシ
リコン窒化膜を形成し、（ｂ）′シリコン半導体基板の
所望の領域に不純物イオンを注入し、その際シリコン半
導体基板の表面層に、不純物イオンの注入と共にシリコ
ン窒化膜からの窒素原子とシリコン原子を混入し、
（ｃ）′シリコン窒化膜を除去し、（ｄ）′シリコン半
導体基板上にチタン膜を形成し、（ｅ）′次いで、チタ
ン膜を有するシリコン半導体基板を熱処理に付し、チタ
ン膜を窒素原子含有のチタンシリサイド膜に変換するこ
とを特徴とする。

【０１４５】従って、シリコン窒化膜を介して不純物イ
オンを注入し、シリコン窒化膜を除去する工程と、チタ
ン膜を形成する工程を、クラスタ型装置にて窒化シリコ
ン膜を除去した後、大気解放なしで行うことができる。
そのため、シリコン膜（シリコン半導体基板及びゲート
電極の多結晶シリコン膜）表面に極力自然酸化膜が成長
しない状態で、前記シリコン膜上にチタン膜を形成する
ことが可能となり、チタン−シリコン系のシリサイド化
反応において極力酸素の影響を排除することが可能とな
る。その結果、低抵抗で耐熱性に優れたチタンシリサイ
ド膜を形成できる。従って、層間絶縁膜形成後のリフロ
ーの為の熱処理を行ってもチタンシリサイド膜が凝集す
ることがなく、接合リーク電流を低減することが可能と
なる。

【０１４６】更に、１×１０¹⁸個／ｃｍ³以下の酸素濃
度のシリコン半導体基板が、イントリンシックゲッタリ
ング処理により形成することができるので、容易に前記
酸度濃度に調節することができる。また、上記工程
（ｃ）′前に、熱処理が行われ、それによってシリコン
半導体基板の表面層に含まれる不純物イオンが活性化さ
れ、不純物拡散層が形成されるので、チタンシリサイド
膜の耐熱性を気にすることなく十分な活性化及びイオン
注入時の結晶欠陥の回復を行うことができる。特に、窒
素原子で結晶欠陥を埋めることができるので、結晶欠陥
にチタンがトラップされず、接合リーク電流を低減する
ことができる。

【０１４７】更に、前記工程（ｃ）′と（ｄ）′が、実
質的に酸素の不存在下で行われるので、シリコン半導体
基板及びゲート電極（多結晶シリコン膜）表面に極力自
然酸化膜が成長しない状態で、前記シリコン半導体基板
及びゲート電極上にチタン膜を形成することができる。
その結果、チタン−シリコン系のシリサイド化反応にお
いて極力酸素の影響を排除することができる。

【０１４８】また、工程（ａ）′に付されるシリコン半
導体基板が、不活性ガス、−１００℃以下の露点、大気
圧以上の雰囲気下に予め保持され、これによってシリコ
ン半導体基板の表面における水分を除去されている。従
って、形成したシリコン窒化膜とシリコン半導体基板又
はゲート電極（多結晶シリコン膜）との界面の酸素原子
が極力排除される。そのため、シリコン窒化膜を介して
不純物イオンを注入する際に、ノックオンされる酸素原
子を極力少なくすることができる。

【０１４９】本発明の半導体装置の製造方法によれば、
（ａ）″表面層に第１導電型及び第２導電型ウエルと、
この上に形成されたゲート絶縁膜及びゲート電極、及び
素子分離領域とを有するシリコン半導体基板上に、シリ
コン窒化膜を形成し、（ｂ）″シリコン窒化膜を介して
シリコン半導体基板の所望の領域に不純物イオンを注入
するに際して、（１）ホトレジストを使用して第１導電
型ウエルをマスクし、第１導電型不純物イオンを注入
し、第２導電型ウエルの表面層に第１導電型不純物イオ
ンの注入と共にシリコン窒化膜からの窒素原子とシリコ
ン原子を混入し、（２）第１導電型ウエル上のマスクを
除去し、ホトレジストを使用して第２導電型ウエルをマ
スクし、第２導電型不純物イオンを注入し、第１導電型
ウエルの表面層に第２導電型不純物イオンの注入と共に
シリコン窒化膜からの窒素原子とシリコン原子を混入
し、（３）第２導電型ウエル上のマスクを除去し、第１
導電型及び第２導電型ウエル上のゲート電極の側壁にシ
リコン窒化膜を介してサイドウォールスペーサーを形成
し、ホトレジストを使用して第１導電型ウエルをマスク
し、第１導電型不純物イオンを注入し、第２導電型ウエ
ルの表面層に第１導電型不純物イオンの注入と共にシリ
コン窒化膜からの窒素原子とシリコン原子を混入し、
（４）第１導電型ウエル上のマスクを除去し、ホトレジ
ストを使用して第２導電型ウエルをマスクし、第２導電
型不純物イオンを注入し、第１導電型ウエルの表面層に
第２導電型不純物イオンの注入と共にシリコン窒化膜か
らの窒素原子とシリコン原子を混入し、（ｃ）″第２導
電型ウエル上のマスク及びシリコン窒化膜を除去し、
（ｄ）″シリコン半導体基板上にチタン膜を形成し、
（ｅ）″チタン膜を有するシリコン半導体基板を第１の
熱処理に付し、チタン膜を窒素原子含有のチタンシリサ
イド膜に変換し、（ｆ）素子分離領域上のチタン膜を除
去し、（ｇ）第２の熱処理によりチタンシリサイド膜を
化学量論的に安定なＴｉＳｉ ₂Ｃ５４結晶に変換するこ
とを特徴とする。

【０１５０】従って、上記効果に加えて、ｐ型シリコン
のシリサイド化と比較し、ｎ型シリコンのシリサイド化
はシリサイド反応が阻害されシート抵抗値が高くなり、
耐熱性に関しても悪くなるという現象もなくなり、ｐ型
及びｎ型シリコンとも一様な膜厚のチタンシリサイド膜
を形成することが可能となる。更に、ｎチャネル側（ｐ
ウエル）の活性化のための熱処理（アニール）とｐチャ
ネル側（ｎウエル）の活性化のためのアニール条件を別
々に設定する事が可能となる。加えて、接合リークが低
減されたサリサイドｎチャネルと、短チャネル効果の影
響が少ないサリサイドｐチャネルを同時に満足するＣＭ
ＯＳ半導体装置を形成することが可能となる。また、ｎ
チャネル及びｐチャネルの両方の形成条件を満足する表
面チャネルトランジスタの製造が、ソース及びドレイン
領域とゲート電極に同時に不純物イオンを注入する方法
で可能となる。

【０１５１】また、上記工程（ｂ）″の（４）の不純物
イオンの注入が、工程（ｅ）″の後に行うことにより、
不純物イオンとチタンとの反応を抑制することができる
ので、トランジスタ寄生直列抵抗を小さくすることがで
きる。更に、上記工程（ｄ）″と工程（ｅ）″の間に、
シリコンイオンをシリコン半導体基板の表面層に注入す
る工程を含むので、シリサイド化反応を行う前にチタン
とシリコンのミキシングを行うことができ、シリサイド
化反応初期過程を均一に行うことができる。特に、微細
配線の低抵抗化及び抵抗バラツキ（シリサイドの膜厚バ
ラツキ）を抑えることができるとともに耐熱性を向上さ
せることができる。

【０１５２】また、第２の熱処理を９００℃以上で行う
ことによって、微細配線においても結晶型をＣ４９から
Ｃ５４へ転移させることが可能となる。従って、低抵抗
化を達成することができる。従来のシリサイド化技術で
は、耐熱性が悪く８００℃を越える熱処理で凝集し微細
配線を抵抗の高いＣ４９から抵抗の低いＣ５４結晶へ転
移させることが不可能であった。しかし、本発明の耐熱
性の良好なチタンシリサイド膜に高温の第２の熱処理を
行うことによって、微細配線においても低抵抗化を達成
することが可能となる。

【０１５３】本発明の半導体装置は、シリコン半導体基
板の表面層に形成された第１導電型及び第２導電型ウェ
ルと、シリコン半導体基板上に形成された素子分離領域
と、第１導電型及び第２導電型ウェル上に形成されたゲ
ート絶縁膜及びゲート電極と、ゲート電極上に形成され
たチタンシリサイド膜と、ゲート絶縁膜及びゲート電極
の側壁とゲート絶縁膜の両側に隣接するシリコン半導体
基板の一部を覆うシリコン窒化膜と、シリコン窒化膜上
に形成されたサイドウォールスペーサーと、サイドウォ
ールスペーサーの両側のシリコン半導体基板の表面層に
形成されたソース領域及びドレイン領域と、サイドウォ
ールスペーサー下のシリコン半導体基板の表面層に形成
された前記ソース領域及びドレイン領域よりも浅い接合
を有する領域と、前記ソース領域及びドレイン領域の表
面層に形成されたチタンシリサイド膜とを有することを
特徴とし、上記製造方法により製造することができる。

【０１５４】更に、導電型がｐ型であるソース領域とド
レイン領域の接合深さが、導電型がｎ型であるソース領
域とドレイン領域の接合深さと同程度か又は浅いことに
より、ｎチャネル、ｐチャネルとも短チャネル効果に強
いＣＭＯＳトランジスタ構造となる。また、第１導電型
ウエルがｐ型及び第２導電型ウエルがｎ型であり、ｐ型
ウエルに存在するチタンシリサイド膜の膜厚が、ｎ型ウ
エルに存在するチタンシリサイド膜の膜厚とほぼ等しい
ことにより、ｐチャネル側とｎチャネル側のチタンシリ
サイド膜のシート抵抗を略等しくすることができる。従
来報告されている半導体装置では、ｎチャネル側を設計
通りのシート抵抗にしたとき、ｐチャネル側のチタンシ
リサイド膜の厚さが、ｎチャネル側のチタンシリサイド
膜よりも厚くなっていた。このようにチタンシリサイド
膜の厚さが不均一な場合、チタンシリサイド膜とシリコ
ン半導体基板との界面と、接合領域との距離がなくな
る。そのため接合リーク電流が増大することとなるが、
本発明ではこの接合リーク電流の増大を防ぐことができ
る。

【０１５５】更に、サイドウォールスペーサーのシリコ
ン半導体基板に平行な方向の厚さが、ソース領域及びド
レイン領域の深さの０．７倍以上であること及び／又は
ゲート電極より厚いことにより、チャネル近傍でのソー
ス領域及びドレイン領域の深さ方向の広がりを防止で
き、短チャネル効果を抑制することができる。

【０１５６】また、本発明の製造方法によれば、
（ａ）"'ゲート絶縁膜及び１００〜２００ｎｍの多結晶
シリコンからなるゲート電極を備えたシリコン半導体基
板上に第１のシリコン窒化膜を形成し、（ｂ）"'（１）
シリコン半導体基板の所望の領域に、ゲート電極下のチ
ャネル領域とは逆導電型の不純物イオンを注入し、不純
物イオンの注入と共にシリコン窒化膜からの窒素原子と
シリコン原子をゲート電極及びシリコン半導体基板の表
面層に混入し、（２）第１のシリコン窒化膜を除去し、
シリコン半導体基板全面に厚さ２００〜３００ｎｍの絶
縁膜を堆積し、異方性エッチングに付すことによりゲー
ト電極の側壁にサイドウォールスペーサーを形成し、ゲ
ート電極下のチャネル領域とは逆導電型の不純物イオン
を注入し、不純物イオンの注入と共にシリコン窒化膜か
らの窒素原子とシリコン原子をゲート電極、ソース及び
ドレイン領域となるべきシリコン半導体基板の表面層に
混入し、（ｃ）"'シリコン窒化膜を除去した後、結晶欠
陥回復のための熱処理を行い、（ｄ）"'シリコン半導体
基板上にチタン膜を形成し、（ｅ）"'次いで、チタン膜
を有するシリコン半導体基板を熱処理に付し、チタン膜
を自己整合的に窒素原子含有のチタンシリサイド膜に変
換することを特徴とする。

【０１５７】従って、良好なトランジスタ特性を有する
半導体装置を、製造工程を煩雑にすることなく極めて容
易に形成することが可能となる。

【０１５８】更に、（ｂ）"'（１）における不純物イオ
ンが、２０〜３０ＫｅＶ、５×１０ ¹³〜５×１０¹⁴／ｃ
ｍ²の条件で注入されることにより、ＬＤＤ領域の接合
深さの浅い半導体装置を得ることができる。また、
（ｂ）"'（２）における不純物イオンが、４０〜６０Ｋ
ｅＶ、１×１０ ¹⁵〜５×１０¹⁵／ｃｍ²の条件で注入さ
れることにより、高濃度のソース及びドレイン領域を形
成することができ、ＬＤＤ領域の横方向の広がりによる
寄生抵抗の増大を抑制することができる。

【０１５９】また、（ｃ）"'における結晶欠陥回復のた
めの熱処理が、９００〜９５０℃、５〜３０分の条件で
行われることにより、チタンシリサイド膜からソース及
びドレイン領域の接合部を遠ざけることができ、そのた
め接合リークを低減することができる。

【０１６０】更に、本発明の半導体装置は、少なくとも
多結晶シリコンを含む厚さ１００〜２００ｎｍのゲート
電極をゲート絶縁膜を介して備えたシリコン半導体基
板、ゲート電極上に形成されたチタンシリサイド膜と、
ゲート電極側壁に形成された厚さ１５０〜２００ｎｍの
サイドウォールスペーサーと、サイドウォールスペーサ
ーの両側のシリコン半導体基板の表面層に形成された深
さ１２０〜２００ｎｍのソース領域及びドレイン領域
と、サイドウォールスペーサー下のシリコン半導体基板
の表面層に形成された前記ソース領域及びドレイン領域
よりも浅い接合を有する深さ５０〜７０ｎｍの領域（Ｌ
ＤＤ領域）と、前記ソース領域及びドレイン領域の表面
層に形成されたチタンシリサイド膜とを有することを特
徴とする。従って、ゲート電極の空乏化及び接合リーク
と、短チャネル効果のトレードオフの関係が解消でき、
良好な特性の半導体装置を形成することができる。

【０１６１】また、ソース領域及びドレイン領域よりも
浅い接合を有する領域が、５×１０ ¹⁸〜５×１０¹⁹／ｃ
ｍ³の不純物濃度を有することにより、ＬＤＤ領域の横
方向の広がりによる寄生抵抗の増大を抑制することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体装置の概略断面図で
ある。

【図２】本発明の実施例２にて堆積した多結晶シリコン
膜中の酸素濃度と、ロックロード室を持たない従来のＬ
Ｐ−ＣＶＤ装置によって堆積した多結晶シリコン膜中の
酸素濃度のＳＩＭＳ分析結果である。

【図３】本発明の実施例３の工程の概略断面図である。

【図４】本発明の実施例３の工程の概略断面図である。

【図５】本発明で用いたロードロック室を備えたＬＰ−
ＣＶＤ装置の概略図である。

【図６】表面自然酸化膜を除去したウェハを、本発明で
用いたＬＰ−ＣＶＤ装置におけるロードロック室内に放
置した時と、大気中に放置した時の表面吸着酸素（水分
子）量をＸＰＳにより分析した結果である。

【図７】本発明で用いたロードロック室を備えたＬＰ−
ＣＶＤ装置によってシリコン半導体基板上にシリコン窒
化膜を形成した場合と、ロードロック室を備えていない
従来のＬＰ−ＣＶＤ装置によってシリコン半導体基板上
にシリコン窒化膜を形成した場合の、シリコン半導体基
板とシリコン窒化膜との界面の酸素濃度を、オージェ電
子分光法により分析した結果である。

【図８】本発明により形成したチタンシリサイド膜と、
従来のシリコン酸化膜を介して砒素イオン注入した後、
シリサイド化を行ったチタンシリサイド膜中の酸素濃度
をＳＩＭＳにより分析した結果である。

【図９】本発明により形成したチタンシリサイド膜と、
従来のシリコン酸化膜を介して砒素イオン注入した後、
シリサイド化を行ったチタンシリサイド膜のシート抵抗
及びバラツキの第１の急速加熱処理依存性を示すグラフ
である。

【図１０】本発明により形成したチタンシリサイド膜
と、従来のシリコン酸化膜を介して不純物イオン注入し
た後、シリサイド化を行ったチタンシリサイド膜のシー
ト抵抗の不純物のドーズ量依存性を示すグラフである。

【図１１】本発明により形成したチタンシリサイド膜
と、従来のシリコン酸化膜を介して不純物イオン注入し
た後、シリサイド化を行ったチタンシリサイド膜のシー
ト抵抗の質量数依存性を示すグラフである。

【図１２】本発明により形成したチタンシリサイド膜
と、従来のシリコン酸化膜を介して砒素イオン注入した
後、シリサイド化を行ったチタンシリサイド膜のシート
抵抗及びバラツキの第２の急速加熱処理依存性を示すグ
ラフである。

【図１３】本発明のシリサイド膜と、従来の酸化膜を介
して砒素イオン注入を行った後シリサイド化反応を行い
チタンシリサイド膜を形成した試料の表面のＳＥＭ写真
である。

【図１４】本発明の実施例１１のＣＭＯＳ半導体装置の
製造工程の概略断面図である。

【図１５】本発明の実施例１１のＣＭＯＳ半導体装置の
製造工程の概略断面図である。

【図１６】本発明の実施例１１のＣＭＯＳ半導体装置の
製造工程の概略断面図である。

【図１７】本発明の実施例１１のＣＭＯＳ半導体装置の
製造工程の概略断面図である。

【図１８】本発明の実施例１１及び従来例のＣＭＯＳ半
導体装置の接合リーク電流面成分を示すグラフである。

【図１９】本発明の実施例１１及び従来例のＣＭＯＳ半
導体装置の接合リーク電流周囲長成分を示すグラフであ
る。

【図２０】本発明の実施例１１のＣＭＯＳ半導体装置の
ゲート電極の幅（ゲート長）に対するシート抵抗の依存
性を示すグラフである。

【図２１】本発明及び従来例のＣＭＯＳ半導体装置の要
部の概略断面図である。

【図２２】本発明の実施例１４の半導体装置の製造工程
の概略断面図である。

【図２３】本発明の実施例１４の半導体装置の製造工程
の概略断面図である。

【図２４】本発明の実施例１４の半導体装置のしきい値
電圧（Ｖｔｈ）のゲート長依存性を示すグラフである。

【図２５】本発明の実施例１４の半導体装置の準静的
（Ｑｕａｓｉ−ｓｔａｔｉｃ）Ｃ−Ｖを示すグラフであ
る。

【図２６】従来の自己整合シリサイド化技術に関する工
程の概略断面図である。

【図２７】従来の半導体装置の概略断面図である。

【図２８】従来の半導体装置の製造工程の概略断面図で
ある。

【図２９】従来の半導体装置の製造工程の概略断面図で
ある。

【符号の説明】

１０１、３０１、４０１、５０１、６０１、７０１、８
０１シリコン半導体基板１０２、３０３、４０７、５０６、５１０、７０２シ
リコン窒化膜１０３、３０４、７０４砒素イオン１０４、３０５、７０６窒素２０１ウエハ２０２カセット室２０３ロードロック室２０４堆積炉３０２ＤＺゾーン３０６、４６１、６０８チタン膜３０７ｎ型拡散層３０８、４１８、５１２、６１０チタンシリサイド膜４０２ｎウエル４０３、５０２、８０２ｐウエル４０４、５０３、６０２フィールド酸化膜４０５、６０３ゲート酸化膜４０６、５０５、６０４多結晶シリコン４０８、４１０、４１３、４１９フォトレジスト４０９、４１４ドナー不純物注入４１１、４２０アクセプタ不純物注入４１２、５０９、６０５、８０９サイドウォールスペ
ーサー４１５、５１１ｎ型ソース及びドレイン領域４１７、６０９窒化チタン膜４２１ｐ型ソース及びドレイン領域５０７、８０７ＬＤＤ領域５０８、６０６酸化膜６０７、８１１ソース及びドレイン領域７０３自然酸化膜７０５酸素８０３素子分離領域８０４ゲート絶縁膜８０５ゲート電極８０６、８１０薄い絶縁膜８０８厚い絶縁膜８１２サリサイド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/08 ３２１Ｆ (72)発明者松岡俊匡大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者中野雅行大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】（ａ）シリコン半導体基板上にシリコン
窒化膜を形成し、（ｂ）シリコン半導体基板の所望の領
域に不純物イオンを注入し、その際シリコン半導体基板
の表面層に、不純物イオンの注入と共にシリコン窒化膜
からの窒素原子とシリコン原子を混入することからなる
ことを特徴とする半導体装置の製造方法。
【請求項２】シリコン窒化膜が形成される直前のシリ
コン半導体基板が、不純物イオンを注入する所望の領域
において１×１０¹⁸個／ｃｍ³以下の酸素濃度を有する
請求項１記載の製造方法。
【請求項３】シリコン半導体基板が、イントリンシッ
クゲッタリング処理により１×１０¹⁸個／ｃｍ³以下の
酸素濃度にされる請求項２記載の製造方法。
【請求項４】（ａ）′シリコン半導体基板上にシリコ
ン窒化膜を形成し、（ｂ）′シリコン半導体基板の所望
の領域に不純物イオンを注入し、その際シリコン半導体
基板の表面層に、不純物イオンの注入と共にシリコン窒
化膜からの窒素原子とシリコン原子を混入し、（ｃ）′
シリコン窒化膜を除去し、（ｄ）′シリコン半導体基板
上にチタン膜を形成し、（ｅ）′次いで、チタン膜を有
するシリコン半導体基板を熱処理に付し、チタン膜を窒
素原子含有のチタンシリサイド膜に変換することを特徴
とする半導体装置の製造方法。
【請求項５】工程（ｃ）′前に、熱処理が行われ、そ
れによってシリコン半導体基板の表面層に含まれる不純
物イオンが活性化され、不純物拡散層が形成される請求
項４記載の製造方法。
【請求項６】工程（ｃ）′と工程（ｄ）′が、実質的
に酸素の不存在下で行われる請求項４記載の製造方法。
【請求項７】工程（ａ）′に付されるシリコン半導体
基板が、不活性ガス、−１００℃以下の露点、大気圧以
上の雰囲気下に予め保持され、これによってシリコン半
導体基板の表面における水分を除去されている請求項１
〜６いずれか１つに記載の半導体装置の製造方法。
【請求項８】（ａ）″表面層に第１導電型及び第２導
電型ウエルと、この上に形成されたゲート絶縁膜及びゲ
ート電極、及び素子分離領域とを有するシリコン半導体
基板上に、シリコン窒化膜を形成し、（ｂ）″シリコン窒化膜を介してシリコン半導体基板の
所望の領域に不純物イオンを注入するに際して、（１）ホトレジストを使用して第１導電型ウエル領域を
マスクし、第１導電型不純物イオンを注入し、第２導電
型ウエルの表面層に第１導電型不純物イオンの注入と共
にシリコン窒化膜からの窒素原子とシリコン原子を混入
し、（２）第１導電型ウエル上のマスクを除去し、ホトレジ
ストを使用して第２導電型ウエルをマスクし、第２導電
型不純物イオンを注入し、第１導電型ウエルの表面層に
第２導電型不純物イオンの注入と共にシリコン窒化膜か
らの窒素原子とシリコン原子を混入し、（３）第２導電型ウエル上のマスクを除去し、第１導電
型及び第２導電型ウエル上のゲート電極の側壁にシリコ
ン窒化膜を介してサイドウォールスペーサーを形成し、
ホトレジストを使用して第１導電型ウエルをマスクし、
第１導電型不純物イオンを注入し、第２導電型ウエルの
表面層に第１導電型不純物イオンの注入と共にシリコン
窒化膜からの窒素原子とシリコン原子を混入し、（４）第１導電型ウエル上のマスクを除去し、ホトレジ
ストを使用して第２導電型ウエルをマスクし、第２導電
型不純物イオンを注入し、第１導電型ウエルの表面層に
第２導電型不純物イオンの注入と共にシリコン窒化膜か
らの窒素原子とシリコン原子を混入し、第２導電型ウエ
ル上のマスクを除去し、（ｃ）″シリコン窒化膜を除去し、（ｄ）″シリコン半導体基板上にチタン膜を形成し、（ｅ）″チタン膜を有するシリコン半導体基板を第１の
熱処理に付し、チタン膜を窒素原子含有のチタンシリサ
イド膜に変換し、（ｆ）第１の熱処理により形成されたチタンシリサイド
膜以外の膜及び未反応のチタン膜を除去し、（ｇ）第２の熱処理によりチタンシリサイド膜を化学量
論的に安定なＴｉＳｉ₂Ｃ５４結晶に変換することを特
徴とする半導体装置の製造方法。
【請求項９】工程（ｂ）″の（１）及び（３）の第１
導電型不純物イオンがドナー不純物イオンであり、工程
（ｂ）″の（２）及び（４）の第２導電型不純物イオン
がアクセプタ不純物イオンである請求項８記載の製造方
法。
【請求項１０】工程（ｂ）″の（３）及び（４）の後
に、熱処理が行われ、それによってウエルの表面層に含
まれる不純物イオンが活性化され、不純物拡散層が形成
される請求項８又は９記載の製造方法。
【請求項１１】工程（ｂ）″の（４）の不純物イオン
の注入が、工程（ｅ）″の後に行われる請求項８記載の
製造方法。
【請求項１２】工程（ｂ）″の（３）の後及び工程
（ｇ）で第２の熱処理が行われ、それによってウエルの
表面層に含まれる不純物イオンが活性化され、不純物拡
散層が形成される請求項１１記載の製造方法。
【請求項１３】工程（ｄ）″と工程（ｅ）″の間に、
シリコンイオンをシリコン半導体基板とチタン膜の界面
領域に注入する請求項８〜１２いずれか１つの製造方
法。
【請求項１４】第２の熱処理が、９００℃以上で行わ
れる請求項８〜１３いずれか１つの製造方法。
【請求項１５】工程（ｂ）″の（３）において、サイ
ドウォールスペーサ形成後、フォトレジストを使用して
第１の導電型ウエルをマスクする前に再度シリコン窒化
膜を堆積する工程を挿入する請求項８〜１４いずれか１
つの製造方法。
【請求項１６】（ａ）"'ゲート絶縁膜及び１００〜２
００ｎｍの多結晶シリコンからなるゲート電極を備えた
シリコン半導体基板上に第１のシリコン窒化膜を形成
し、（ｂ）"'（１）シリコン半導体基板の所望の領域に、ゲ
ート電極下のチャネル領域とは逆導電型の不純物イオン
を注入し、不純物イオンの注入と共にシリコン窒化膜か
らの窒素原子とシリコン原子をゲート電極及びシリコン
半導体基板の表面層に混入し、（２）第１のシリコン窒化膜を除去し、シリコン半導体
基板全面に厚さ２００〜３００ｎｍの絶縁膜を堆積し、
異方性エッチングに付すことによりゲート電極の側壁に
サイドウォールスペーサーを形成し、ゲート電極下のチ
ャネル領域とは逆導電型の不純物イオンを注入し、不純
物イオンの注入と共にシリコン窒化膜からの窒素原子と
シリコン原子をゲート電極、ソース及びドレイン領域と
なるべきシリコン半導体基板の表面層に混入し、（ｃ）"'シリコン窒化膜を除去した後、結晶欠陥回復の
ための熱処理を行い、（ｄ）"'シリコン半導体基板上にチタン膜を形成し、（ｅ）"'次いで、チタン膜を有するシリコン半導体基板
を熱処理に付し、チタン膜を自己整合的に窒素原子含有
のチタンシリサイド膜に変換することを特徴とする半導
体装置の製造方法。
【請求項１７】（ｂ）"'（１）における不純物イオン
が、２０〜３０ＫｅＶ、５×１０¹³〜５×１０¹⁴／ｃｍ
²の条件で注入される請求項１６記載の製造方法。
【請求項１８】（ｂ）"'（２）における不純物イオン
が、４０〜６０ＫｅＶ、１×１０¹⁵〜５×１０¹⁵／ｃｍ
²の条件で注入される請求項１６又は１７記載の製造方
法。
【請求項１９】（ｃ）"'における結晶欠陥回復のため
の熱処理が、９００〜９５０℃、５〜３０分の条件で行
われる請求項１６〜１８いずれか１つに記載の製造方
法。
【請求項２０】シリコン半導体基板の表面層に形成さ
れた第１導電型及び第２導電型ウエルと、シリコン半導
体基板上に形成された素子分離領域と、第１導電型及び
第２導電型ウエル上に形成されたゲート絶縁膜及びゲー
ト電極と、ゲート電極上に形成されたチタンシリサイド
膜と、ゲート電極側壁に形成されたサイドウォールスペ
ーサーと、サイドウォールスペーサーの両側のシリコン
半導体基板の表面層に形成されたソース領域及びドレイ
ン領域と、サイドウォールスペーサー下のシリコン半導
体基板の表面層に形成された前記ソース領域及びドレイ
ン領域よりも浅い接合を有する領域と、前記ソース領域
及びドレイン領域の表面層に形成されたチタンシリサイ
ド膜とを有することを特徴とする半導体装置。
【請求項２１】導電型がｐ型であるソース領域とドレ
イン領域の接合深さが、導電型がｎ型であるソース領域
とドレイン領域の接合深さと同程度か又は浅い請求項２
０記載の半導体装置。
【請求項２２】第１導電型ウエルがｐ型及び第２導電
型ウエルがｎ型であり、ｐ型ウエルに存在するチタンシ
リサイド膜の膜厚が、ｎ型ウエルに存在するチタンシリ
サイド膜の膜厚とほぼ等しいことからなる請求項２０記
載の半導体装置。
【請求項２３】サイドウォールスペーサーのシリコン
半導体基板に平行な方向の厚さが、ソース領域及びドレ
イン領域の深さの０．７倍以上である請求項２０記載の
半導体装置。
【請求項２４】サイドウォールスペーサーのシリコン
半導体基板に平行な方向の厚さが、ゲート電極より厚い
請求項２０記載の半導体装置。
【請求項２５】サイドウォールスペーサーは、ゲート
絶縁膜及びゲート電極の側壁とゲート絶縁膜の両側に隣
接するシリコン半導体基板の一部を覆うシリコン窒化膜
とシリコン窒化膜上に形成されたシリコン酸化膜の２層
膜よりなる請求項２０記載の半導体装置。
【請求項２６】少なくとも多結晶シリコンを含む厚さ
１００〜２００ｎｍのゲート電極をゲート絶縁膜を介し
て備えたシリコン半導体基板、ゲート電極上に形成され
たチタンシリサイド膜と、ゲート電極側壁に形成された
厚さ１５０〜２００ｎｍのサイドウォールスペーサー
と、サイドウォールスペーサーの両側のシリコン半導体
基板の表面層に形成されたチャネルと逆導電性を有する
深さ１２０〜２００ｎｍのソース領域及びドレイン領域
と、サイドウォールスペーサー下のシリコン半導体基板
の表面層に形成された前記ソース領域及びドレイン領域
よりも浅い接合を有するチャネルと逆導電性を有する深
さ５０〜７０ｎｍの領域と、前記ソース領域及びドレイ
ン領域の表面層に形成されたチタンシリサイド膜とを有
することを特徴とする半導体装置。
【請求項２７】ソース領域及びドレイン領域よりも浅
い接合を有する領域が、５×１０¹⁸〜５×１０¹⁹／ｃｍ
³の不純物濃度を有する請求項２６記載の半導体装置。