JPH0982812A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0982812A JPH0982812A JP7257162A JP25716295A JPH0982812A JP H0982812 A JPH0982812 A JP H0982812A JP 7257162 A JP7257162 A JP 7257162A JP 25716295 A JP25716295 A JP 25716295A JP H0982812 A JPH0982812 A JP H0982812A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
Abstract
(57)【要約】
【課題】 シート抵抗の低いＮ型拡散層及びＰ型拡散層
を有し且つ信頼性も高い半導体装置を製造する。 【解決手段】 Ｓｉ基板３１の表面を露出させた状態で
Ａｓ+ ４５をイオン注入してＮ+ 型の拡散層４６を形成
し、Ｓｉ基板３１をＳｉＯ2 膜で被覆した状態でＢＦ2
+ をイオン注入してＰ+ 型の拡散層を形成する。この結
果、Ｎ+ 型の拡散層４６及びＰ+ 型の拡散層の表面にお
けるシリサイド化反応を促進させることができる。ま
た、シリサイド化反応の際にＮ+ 型の拡散層４６におけ
るアロイスパイクを防止でき、Ｐ+ 型の拡散層では短チ
ャネル効果を抑制することができる。
を有し且つ信頼性も高い半導体装置を製造する。 【解決手段】 Ｓｉ基板３１の表面を露出させた状態で
Ａｓ+ ４５をイオン注入してＮ+ 型の拡散層４６を形成
し、Ｓｉ基板３１をＳｉＯ2 膜で被覆した状態でＢＦ2
+ をイオン注入してＰ+ 型の拡散層を形成する。この結
果、Ｎ+ 型の拡散層４６及びＰ+ 型の拡散層の表面にお
けるシリサイド化反応を促進させることができる。ま
た、シリサイド化反応の際にＮ+ 型の拡散層４６におけ
るアロイスパイクを防止でき、Ｐ+ 型の拡散層では短チ
ャネル効果を抑制することができる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体基板に
Ｎ型拡散層とＰ型拡散層とを有し、Ｎ型拡散層及びＰ型
拡散層の表面に半導体と金属との化合物膜を有する半導
体装置の製造方法に関するものである。
Ｎ型拡散層とＰ型拡散層とを有し、Ｎ型拡散層及びＰ型
拡散層の表面に半導体と金属との化合物膜を有する半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の微細化、高速化を実現する
ためには、拡散層のシート抵抗を低減させる必要があ
り、そのための一つの手段として、拡散層の表面に半導
体と金属との化合物膜を形成することが考えられてい
る。
ためには、拡散層のシート抵抗を低減させる必要があ
り、そのための一つの手段として、拡散層の表面に半導
体と金属との化合物膜を形成することが考えられてい
る。
【０００３】図７、８は、この様な化合物膜をソース／
ドレイン領域の表面に有するＣＭＯＳトランジスタの製
造方法の一従来例を示している。この一従来例では、図
７（ａ）に示す様に、Ｓｉ基板１１の表面にＳｉＯ2 膜
１２を選択的に形成して素子分離領域を決定し、ＮＭＯ
Ｓ領域１３及びＰＭＯＳ領域１４の両方の素子活性領域
の表面にゲート酸化膜としてのＳｉＯ2 膜１５を形成す
る。
ドレイン領域の表面に有するＣＭＯＳトランジスタの製
造方法の一従来例を示している。この一従来例では、図
７（ａ）に示す様に、Ｓｉ基板１１の表面にＳｉＯ2 膜
１２を選択的に形成して素子分離領域を決定し、ＮＭＯ
Ｓ領域１３及びＰＭＯＳ領域１４の両方の素子活性領域
の表面にゲート酸化膜としてのＳｉＯ2 膜１５を形成す
る。
【０００４】その後、多結晶Ｓｉ膜１６でゲート電極を
形成し、ＮＭＯＳ領域１３及びＰＭＯＳ領域１４に、夫
々ＬＤＤ領域としてのＮ- 型の拡散層１７及びＰ- 型の
拡散層１８を形成する。そして、ＳｉＯ2 膜２１から成
る側壁スペーサを多結晶Ｓｉ膜１６の側面に形成した
後、図７（ｂ）に示す様に、膜厚が１０ｎｍ程度のＳｉ
Ｏ2 膜２２を常圧ＣＶＤ法で全面に堆積させる。
形成し、ＮＭＯＳ領域１３及びＰＭＯＳ領域１４に、夫
々ＬＤＤ領域としてのＮ- 型の拡散層１７及びＰ- 型の
拡散層１８を形成する。そして、ＳｉＯ2 膜２１から成
る側壁スペーサを多結晶Ｓｉ膜１６の側面に形成した
後、図７（ｂ）に示す様に、膜厚が１０ｎｍ程度のＳｉ
Ｏ2 膜２２を常圧ＣＶＤ法で全面に堆積させる。
【０００５】次に、図８（ａ）に示す様に、ＰＭＯＳ領
域１４のみをレジスト２３で覆い、３０ｋｅＶの加速エ
ネルギー及び３×１０15ｃｍ-2のドーズ量で、ＳｉＯ2
膜２２を介してＡｓ+ ２４をＮＭＯＳ領域１３にのみイ
オン注入して、ＮＭＯＳトランジスタのソース／ドレイ
ン領域としてのＮ+ 型の拡散層２５を形成する。
域１４のみをレジスト２３で覆い、３０ｋｅＶの加速エ
ネルギー及び３×１０15ｃｍ-2のドーズ量で、ＳｉＯ2
膜２２を介してＡｓ+ ２４をＮＭＯＳ領域１３にのみイ
オン注入して、ＮＭＯＳトランジスタのソース／ドレイ
ン領域としてのＮ+ 型の拡散層２５を形成する。
【０００６】次に、図８（ｂ）に示す様に、レジスト２
３を除去した後、今度はＮＭＯＳ領域１３のみをレジス
ト２６で覆い、３０ｋｅＶの加速エネルギー及び３×１
０15ｃｍ-2のドーズ量で、ＳｉＯ2 膜２２を介してＢＦ
2 + ２７をＰＭＯＳ領域１４にのみイオン注入して、Ｐ
ＭＯＳトランジスタのソース／ドレイン領域としてのＰ
+ 型の拡散層２８を形成する。
３を除去した後、今度はＮＭＯＳ領域１３のみをレジス
ト２６で覆い、３０ｋｅＶの加速エネルギー及び３×１
０15ｃｍ-2のドーズ量で、ＳｉＯ2 膜２２を介してＢＦ
2 + ２７をＰＭＯＳ領域１４にのみイオン注入して、Ｐ
ＭＯＳトランジスタのソース／ドレイン領域としてのＰ
+ 型の拡散層２８を形成する。
【０００７】その後、図示してはいないが、レジスト２
６及びＳｉＯ2 膜２２を除去し、全面に堆積させた高融
点金属膜とＳｉ基板１１及び多結晶Ｓｉ膜１６とをシリ
サイド化反応させて、拡散層２５、２８の表面及び多結
晶Ｓｉ膜１６の上面にのみ自己整合的に高融点金属シリ
サイド膜を形成する。そして、更に、ソース／ドレイン
電極や表面保護膜等を形成して、このＣＭＯＳトランジ
スタを完成させる。
６及びＳｉＯ2 膜２２を除去し、全面に堆積させた高融
点金属膜とＳｉ基板１１及び多結晶Ｓｉ膜１６とをシリ
サイド化反応させて、拡散層２５、２８の表面及び多結
晶Ｓｉ膜１６の上面にのみ自己整合的に高融点金属シリ
サイド膜を形成する。そして、更に、ソース／ドレイン
電極や表面保護膜等を形成して、このＣＭＯＳトランジ
スタを完成させる。
【０００８】
【発明が解決しようとする課題】ところが、ＡｓはＢ等
に比べて拡散係数が小さいので、上述の一従来例の様に
ＳｉＯ2 膜２２を介してＡｓ+ ２４をイオン注入する
と、接合の浅い拡散層２５しか形成することができな
い。このため、拡散層２５の表面に高融点金属シリサイ
ド膜を形成する際にアロイスパイクが発生し易く、拡散
層２５で接合リークが生じ易くて、信頼性の高いＣＭＯ
Ｓトランジスタを製造することが困難であった。
に比べて拡散係数が小さいので、上述の一従来例の様に
ＳｉＯ2 膜２２を介してＡｓ+ ２４をイオン注入する
と、接合の浅い拡散層２５しか形成することができな
い。このため、拡散層２５の表面に高融点金属シリサイ
ド膜を形成する際にアロイスパイクが発生し易く、拡散
層２５で接合リークが生じ易くて、信頼性の高いＣＭＯ
Ｓトランジスタを製造することが困難であった。
【０００９】また、上述の様に接合の浅い拡散層２５し
か形成することができないので、この拡散層２５の表面
における不純物濃度を低くすることが困難である。更
に、ＳｉＯ2 膜２２を介してＡｓ+ ２４をイオン注入し
ているので、ノックオン効果によって酸素がＳｉ基板１
１中に混入する。これらの結果、拡散層２５の表面に高
融点金属シリサイド膜を形成するためのシリサイド化反
応が抑制されて、数Ω／□程度とシート抵抗が十分に低
い拡散層２５を有するＣＭＯＳトランジスタを製造する
ことも困難であった。
か形成することができないので、この拡散層２５の表面
における不純物濃度を低くすることが困難である。更
に、ＳｉＯ2 膜２２を介してＡｓ+ ２４をイオン注入し
ているので、ノックオン効果によって酸素がＳｉ基板１
１中に混入する。これらの結果、拡散層２５の表面に高
融点金属シリサイド膜を形成するためのシリサイド化反
応が抑制されて、数Ω／□程度とシート抵抗が十分に低
い拡散層２５を有するＣＭＯＳトランジスタを製造する
ことも困難であった。
【００１０】なお、接合の深い拡散層２５を形成し且つ
ノックオン効果を抑制するために、Ｓｉ基板１１上にＳ
ｉＯ2 膜２２を堆積させなければ、今度は、ＢＦ2 + ２
７中のＦがＳｉ基板１１中に混入し、拡散層２８の表面
に高融点金属シリサイド膜を形成するためのシリサイド
化反応が抑制されて、シート抵抗が十分に低い拡散層２
８を有するＣＭＯＳトランジスタを製造することが困難
になる。
ノックオン効果を抑制するために、Ｓｉ基板１１上にＳ
ｉＯ2 膜２２を堆積させなければ、今度は、ＢＦ2 + ２
７中のＦがＳｉ基板１１中に混入し、拡散層２８の表面
に高融点金属シリサイド膜を形成するためのシリサイド
化反応が抑制されて、シート抵抗が十分に低い拡散層２
８を有するＣＭＯＳトランジスタを製造することが困難
になる。
【００１１】しかも、Ｓｉ基板１１上にＳｉＯ2 膜２２
を堆積させなければ、Ｂの拡散係数が大きいので、接合
の浅い拡散層２８を形成することが困難になり、ＰＭＯ
Ｓトランジスタの短チャネル効果が顕著になって、信頼
性の高いＣＭＯＳトランジスタを製造することも困難に
なる。
を堆積させなければ、Ｂの拡散係数が大きいので、接合
の浅い拡散層２８を形成することが困難になり、ＰＭＯ
Ｓトランジスタの短チャネル効果が顕著になって、信頼
性の高いＣＭＯＳトランジスタを製造することも困難に
なる。
【００１２】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、半導体基板にＮ型拡散層とＰ型拡散層とを
有し、前記Ｎ型拡散層及び前記Ｐ型拡散層の表面に半導
体と金属との化合物膜を有する半導体装置の製造方法に
おいて、前記半導体基板の表面を露出させた状態でこの
半導体基板にＮ型不純物をイオン注入して前記Ｎ型拡散
層を形成する工程と、前記半導体基板の表面を被覆膜で
被覆した状態でこの被覆膜を介して前記半導体基板にＰ
型不純物をイオン注入して前記Ｐ型拡散層を形成する工
程と、前記Ｎ型不純物及び前記Ｐ型不純物の前記イオン
注入の後に、前記Ｎ型拡散層及び前記Ｐ型拡散層の表面
に前記化合物膜を形成する工程とを具備することを特徴
としている。
製造方法は、半導体基板にＮ型拡散層とＰ型拡散層とを
有し、前記Ｎ型拡散層及び前記Ｐ型拡散層の表面に半導
体と金属との化合物膜を有する半導体装置の製造方法に
おいて、前記半導体基板の表面を露出させた状態でこの
半導体基板にＮ型不純物をイオン注入して前記Ｎ型拡散
層を形成する工程と、前記半導体基板の表面を被覆膜で
被覆した状態でこの被覆膜を介して前記半導体基板にＰ
型不純物をイオン注入して前記Ｐ型拡散層を形成する工
程と、前記Ｎ型不純物及び前記Ｐ型不純物の前記イオン
注入の後に、前記Ｎ型拡散層及び前記Ｐ型拡散層の表面
に前記化合物膜を形成する工程とを具備することを特徴
としている。
【００１３】請求項２の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記Ｎ型不純物
としてＡｓを用いることを特徴としている。
項１の半導体装置の製造方法において、前記Ｎ型不純物
としてＡｓを用いることを特徴としている。
【００１４】請求項３の半導体装置の製造方法は、請求
項１の半導体装置の製造方法において、前記被覆膜とし
てＳｉＯ2 膜を用いることを特徴としている。
項１の半導体装置の製造方法において、前記被覆膜とし
てＳｉＯ2 膜を用いることを特徴としている。
【００１５】請求項４の半導体装置の製造方法は、請求
項３の半導体装置の製造方法において、前記半導体基板
の表面を前記ＳｉＯ2 膜で被覆した状態で、前記半導体
基板にイオン注入した前記Ｎ型不純物及び前記Ｐ型不純
物を活性化させるための熱処理を行うことを特徴として
いる。
項３の半導体装置の製造方法において、前記半導体基板
の表面を前記ＳｉＯ2 膜で被覆した状態で、前記半導体
基板にイオン注入した前記Ｎ型不純物及び前記Ｐ型不純
物を活性化させるための熱処理を行うことを特徴として
いる。
【００１６】請求項１〜３の半導体装置の製造方法で
は、半導体基板の表面を露出させた状態でＮ型不純物を
イオン注入しているので、半導体基板の表面を被覆膜で
被覆した状態でこの被覆膜を介してＮ型不純物をイオン
注入する場合に比べて、半導体基板の比較的深い位置ま
でＮ型不純物をイオン注入することができる。このた
め、Ａｓ等の様に拡散係数の小さいＮ型不純物でも、接
合の比較的深いＮ型拡散層を形成することができる。
は、半導体基板の表面を露出させた状態でＮ型不純物を
イオン注入しているので、半導体基板の表面を被覆膜で
被覆した状態でこの被覆膜を介してＮ型不純物をイオン
注入する場合に比べて、半導体基板の比較的深い位置ま
でＮ型不純物をイオン注入することができる。このた
め、Ａｓ等の様に拡散係数の小さいＮ型不純物でも、接
合の比較的深いＮ型拡散層を形成することができる。
【００１７】また、半導体基板の比較的深い位置までＮ
型不純物をイオン注入することができるので、Ｎ型拡散
層の表面における不純物濃度を低くすることができ、且
つ、被覆膜がＳｉＯ2 膜等である場合の様にノックオン
効果によって酸素が半導体基板中に混入するのを抑制す
ることもできて、Ｎ型拡散層の表面に半導体と金属との
化合物膜を形成する際の化合反応を促進させることがで
きる。
型不純物をイオン注入することができるので、Ｎ型拡散
層の表面における不純物濃度を低くすることができ、且
つ、被覆膜がＳｉＯ2 膜等である場合の様にノックオン
効果によって酸素が半導体基板中に混入するのを抑制す
ることもできて、Ｎ型拡散層の表面に半導体と金属との
化合物膜を形成する際の化合反応を促進させることがで
きる。
【００１８】一方、半導体基板の表面を被覆膜で被覆し
た状態でこの被覆膜を介してＰ型不純物をイオン注入し
ているので、ＢＦ2 + 等の様にＰ型不純物自体と他の不
純物との化合物をイオン注入しても、Ｐ型不純物以外の
不純物が半導体基板中に混入するのを抑制することがで
きて、Ｐ型拡散層の表面に半導体と金属との化合物膜を
形成する際の化合反応を促進させることができる。
た状態でこの被覆膜を介してＰ型不純物をイオン注入し
ているので、ＢＦ2 + 等の様にＰ型不純物自体と他の不
純物との化合物をイオン注入しても、Ｐ型不純物以外の
不純物が半導体基板中に混入するのを抑制することがで
きて、Ｐ型拡散層の表面に半導体と金属との化合物膜を
形成する際の化合反応を促進させることができる。
【００１９】また、半導体基板の表面を被覆膜で被覆し
た状態でこの被覆膜を介してＰ型不純物をイオン注入し
ているので、半導体基板の比較的浅い位置にＰ型不純物
をイオン注入することができる。このため、Ｂ等の様に
拡散係数の大きいＰ型不純物でも、接合の比較的浅いＰ
型拡散層を形成することができる。
た状態でこの被覆膜を介してＰ型不純物をイオン注入し
ているので、半導体基板の比較的浅い位置にＰ型不純物
をイオン注入することができる。このため、Ｂ等の様に
拡散係数の大きいＰ型不純物でも、接合の比較的浅いＰ
型拡散層を形成することができる。
【００２０】請求項４の半導体装置の製造方法では、半
導体基板の表面をＳｉＯ2 膜で被覆した状態で、Ｎ型不
純物及びＰ型不純物を活性化させるための熱処理を行っ
ているので、この熱処理を例えば窒素雰囲気中で行って
も、除去の困難な半導体窒化物が半導体基板の表面に形
成されるのを防止することができる。このため、その後
にＮ型拡散層及びＰ型拡散層の表面に半導体と金属との
化合物膜を形成する際の化合反応を均一に生じさせるこ
とができる。
導体基板の表面をＳｉＯ2 膜で被覆した状態で、Ｎ型不
純物及びＰ型不純物を活性化させるための熱処理を行っ
ているので、この熱処理を例えば窒素雰囲気中で行って
も、除去の困難な半導体窒化物が半導体基板の表面に形
成されるのを防止することができる。このため、その後
にＮ型拡散層及びＰ型拡散層の表面に半導体と金属との
化合物膜を形成する際の化合反応を均一に生じさせるこ
とができる。
【００２１】
【発明の実施の形態】以下、ＣＭＯＳトランジスタの製
造に適用した本願の発明の一具体例を、図１〜６を参照
しながら説明する。本具体例では、図１（ａ）に示す様
に、Ｓｉ基板３１の表面に、９５０℃程度の温度のウエ
ット酸化を行う従来公知のＬＯＣＯＳ法やトレンチ法等
によってＳｉＯ2 膜３２を選択的に形成して、素子分離
領域を決定する。
造に適用した本願の発明の一具体例を、図１〜６を参照
しながら説明する。本具体例では、図１（ａ）に示す様
に、Ｓｉ基板３１の表面に、９５０℃程度の温度のウエ
ット酸化を行う従来公知のＬＯＣＯＳ法やトレンチ法等
によってＳｉＯ2 膜３２を選択的に形成して、素子分離
領域を決定する。
【００２２】その後、トランジスタのソース／ドレイン
間のパンチスルーを抑制するための埋め込み層（図示せ
ず）を形成したり、トランジスタの閾値電圧を調整した
りするために、ＮＭＯＳ領域３３及びＰＭＯＳ領域３４
の各々のウェル領域に不純物をイオン注入する。
間のパンチスルーを抑制するための埋め込み層（図示せ
ず）を形成したり、トランジスタの閾値電圧を調整した
りするために、ＮＭＯＳ領域３３及びＰＭＯＳ領域３４
の各々のウェル領域に不純物をイオン注入する。
【００２３】そして、Ｈ2 ／Ｏ2 を用いる８５０℃程度
の温度のパイロジェニック酸化等によって、膜厚が８ｎ
ｍ程度のＳｉＯ2 膜３５を、ゲート酸化膜としてＮＭＯ
Ｓ領域３３及びＰＭＯＳ領域３４の両方の素子活性領域
の表面に形成する。更に、ＳｉＨ4 を原料ガスとし堆積
温度が６２０℃程度の減圧ＣＶＤ法によって多結晶Ｓｉ
膜３６を堆積させ、従来公知のフォトリソグラフィ及び
ドライエッチングによって多結晶Ｓｉ膜３６をゲート電
極のパターンに加工する。
の温度のパイロジェニック酸化等によって、膜厚が８ｎ
ｍ程度のＳｉＯ2 膜３５を、ゲート酸化膜としてＮＭＯ
Ｓ領域３３及びＰＭＯＳ領域３４の両方の素子活性領域
の表面に形成する。更に、ＳｉＨ4 を原料ガスとし堆積
温度が６２０℃程度の減圧ＣＶＤ法によって多結晶Ｓｉ
膜３６を堆積させ、従来公知のフォトリソグラフィ及び
ドライエッチングによって多結晶Ｓｉ膜３６をゲート電
極のパターンに加工する。
【００２４】なお、多結晶Ｓｉ膜３６の代わりに非晶質
Ｓｉ膜等を用いてもよい。また、本具体例では、後に多
結晶Ｓｉ膜３６の上面にもシリサイド膜を自己整合的に
形成するが、このシリサイド膜の自己整合的な形成を行
わない場合は、ＷＳｉ2 膜等のシリサイド膜を多結晶Ｓ
ｉ膜３６上に連続的に堆積させてポリサイド層を形成し
たり、自己整合コンタクトのためのオフセット用のＳｉ
Ｏ2 膜を多結晶Ｓｉ膜３６上に連続的に堆積させたりし
てもよい。
Ｓｉ膜等を用いてもよい。また、本具体例では、後に多
結晶Ｓｉ膜３６の上面にもシリサイド膜を自己整合的に
形成するが、このシリサイド膜の自己整合的な形成を行
わない場合は、ＷＳｉ2 膜等のシリサイド膜を多結晶Ｓ
ｉ膜３６上に連続的に堆積させてポリサイド層を形成し
たり、自己整合コンタクトのためのオフセット用のＳｉ
Ｏ2 膜を多結晶Ｓｉ膜３６上に連続的に堆積させたりし
てもよい。
【００２５】次に、図１（ｂ）に示す様に、ＮＭＯＳ領
域３３には２０ｋｅＶの加速エネルギー及び６×１０12
ｃｍ-2のドーズ量でＡｓ+ ３７等をイオン注入し、ＰＭ
ＯＳ領域３４には２０ｋｅＶの加速エネルギー及び２×
１０13ｃｍ-2のドーズ量でＢＦ2 + ３８等をイオン注入
して、夫々ＬＤＤ領域としてのＮ- 型の拡散層４１及び
Ｐ- 型の拡散層４２を形成する。
域３３には２０ｋｅＶの加速エネルギー及び６×１０12
ｃｍ-2のドーズ量でＡｓ+ ３７等をイオン注入し、ＰＭ
ＯＳ領域３４には２０ｋｅＶの加速エネルギー及び２×
１０13ｃｍ-2のドーズ量でＢＦ2 + ３８等をイオン注入
して、夫々ＬＤＤ領域としてのＮ- 型の拡散層４１及び
Ｐ- 型の拡散層４２を形成する。
【００２６】次に、図２（ａ）に示す様に、ＳｉＨ4 を
原料ガスとする常圧ＣＶＤ法やＴＥＯＳを原料ガスとす
る減圧ＣＶＤ法やＯ3 ＋ＴＥＯＳを原料ガスとする常圧
ＣＶＤ法等によって、膜厚が１５０ｎｍ程度のＳｉＯ2
膜４３を堆積させ、異方性ドライエッチングによってＳ
ｉＯ2 膜４３をエッチバックして、このＳｉＯ2 膜４３
から成る側壁スペーサを多結晶Ｓｉ膜３６の側面に形成
する。なお、ＳｉＯ2膜４３の代わりにＳｉＮ膜等を用
いてもよい。
原料ガスとする常圧ＣＶＤ法やＴＥＯＳを原料ガスとす
る減圧ＣＶＤ法やＯ3 ＋ＴＥＯＳを原料ガスとする常圧
ＣＶＤ法等によって、膜厚が１５０ｎｍ程度のＳｉＯ2
膜４３を堆積させ、異方性ドライエッチングによってＳ
ｉＯ2 膜４３をエッチバックして、このＳｉＯ2 膜４３
から成る側壁スペーサを多結晶Ｓｉ膜３６の側面に形成
する。なお、ＳｉＯ2膜４３の代わりにＳｉＮ膜等を用
いてもよい。
【００２７】次に、図２（ｂ）に示す様に、ＰＭＯＳ領
域３４のみをレジスト４４で覆い、このレジスト４４と
多結晶Ｓｉ膜３６とＳｉＯ2 膜３２、４３とをマスクに
して、６０ｋｅＶの加速エネルギー及び３×１０15ｃｍ
-2のドーズ量でＡｓ+ ４５をＮＭＯＳ領域３３にのみイ
オン注入して、ＮＭＯＳトランジスタのソース／ドレイ
ン領域としてのＮ+ 型の拡散層４６を形成する。
域３４のみをレジスト４４で覆い、このレジスト４４と
多結晶Ｓｉ膜３６とＳｉＯ2 膜３２、４３とをマスクに
して、６０ｋｅＶの加速エネルギー及び３×１０15ｃｍ
-2のドーズ量でＡｓ+ ４５をＮＭＯＳ領域３３にのみイ
オン注入して、ＮＭＯＳトランジスタのソース／ドレイ
ン領域としてのＮ+ 型の拡散層４６を形成する。
【００２８】なお、拡散層４６を形成する領域では、Ｓ
ｉ基板３１の表面を露出させた状態でＡｓ+ ４５をイオ
ン注入しているが、Ａｓは拡散係数が小さい。このた
め、６０ｋｅＶという高い加速エネルギーでＡｓ+ ４５
をイオン注入しても、拡散層４６の接合はあまり深くな
らず、ＮＭＯＳトランジスタの短チャネル効果を抑制す
ることができる。
ｉ基板３１の表面を露出させた状態でＡｓ+ ４５をイオ
ン注入しているが、Ａｓは拡散係数が小さい。このた
め、６０ｋｅＶという高い加速エネルギーでＡｓ+ ４５
をイオン注入しても、拡散層４６の接合はあまり深くな
らず、ＮＭＯＳトランジスタの短チャネル効果を抑制す
ることができる。
【００２９】また、Ｓｉ基板３１の表面を露出させた状
態でＡｓ+ ４５をイオン注入すると、Ｓｉ基板３１の表
面をＳｉＯ2 膜で覆いこのＳｉＯ2 膜を介してＡｓ+ ４
５をイオン注入する場合に比べて、チャネリングが生じ
て、閾値電圧が低下する。しかし、ゲート長の変化に対
する閾値電圧の変化の割合はＳｉＯ2 膜の有無で差がな
いので、チャネル領域の不純物濃度を調整することによ
って所望の閾値電圧を得ることが可能である。
態でＡｓ+ ４５をイオン注入すると、Ｓｉ基板３１の表
面をＳｉＯ2 膜で覆いこのＳｉＯ2 膜を介してＡｓ+ ４
５をイオン注入する場合に比べて、チャネリングが生じ
て、閾値電圧が低下する。しかし、ゲート長の変化に対
する閾値電圧の変化の割合はＳｉＯ2 膜の有無で差がな
いので、チャネル領域の不純物濃度を調整することによ
って所望の閾値電圧を得ることが可能である。
【００３０】更に、Ｓｉ基板３１の表面を露出させた状
態でＡｓ+ ４５をイオン注入すると、Ｓｉ基板３１の表
面をＳｉＯ2 膜で覆いこのＳｉＯ2 膜を介してＡｓ+ ４
５をイオン注入する場合に比べて、Ｓｉ基板３１が汚染
される。しかし、後に拡散層の表面にシリサイド膜を形
成すれば、この汚染は特に問題にはならない。
態でＡｓ+ ４５をイオン注入すると、Ｓｉ基板３１の表
面をＳｉＯ2 膜で覆いこのＳｉＯ2 膜を介してＡｓ+ ４
５をイオン注入する場合に比べて、Ｓｉ基板３１が汚染
される。しかし、後に拡散層の表面にシリサイド膜を形
成すれば、この汚染は特に問題にはならない。
【００３１】次に、図３（ａ）に示す様に、レジスト４
４を除去した後、ＴＥＯＳを原料ガスとする減圧ＣＶＤ
法やＳｉＨ4 を原料ガスとする常圧ＣＶＤ法等によっ
て、膜厚が１０ｎｍ程度のＳｉＯ2 膜４７を全面に堆積
させる。
４を除去した後、ＴＥＯＳを原料ガスとする減圧ＣＶＤ
法やＳｉＨ4 を原料ガスとする常圧ＣＶＤ法等によっ
て、膜厚が１０ｎｍ程度のＳｉＯ2 膜４７を全面に堆積
させる。
【００３２】次に、図３（ｂ）に示す様に、今度はＮＭ
ＯＳ領域３３のみをレジスト４８で覆い、このレジスト
４８と多結晶Ｓｉ膜３６とＳｉＯ2 膜３２、４３とをマ
スクにして、４０ｋｅＶの加速エネルギー及び３×１０
15ｃｍ-2のドーズ量で、ＳｉＯ2 膜４７を介してＢＦ2
+ ５１をＰＭＯＳ領域３４にのみイオン注入して、ＰＭ
ＯＳトランジスタのソース／ドレイン領域としてのＰ+
型の拡散層５２を形成する。
ＯＳ領域３３のみをレジスト４８で覆い、このレジスト
４８と多結晶Ｓｉ膜３６とＳｉＯ2 膜３２、４３とをマ
スクにして、４０ｋｅＶの加速エネルギー及び３×１０
15ｃｍ-2のドーズ量で、ＳｉＯ2 膜４７を介してＢＦ2
+ ５１をＰＭＯＳ領域３４にのみイオン注入して、ＰＭ
ＯＳトランジスタのソース／ドレイン領域としてのＰ+
型の拡散層５２を形成する。
【００３３】その後、レジスト４８を除去しＳｉＯ2 膜
４７は残存させた状態で、窒素雰囲気中における１００
０℃、１０秒間の高速アニールを行って、拡散層４６、
５２中の不純物を活性化させる。
４７は残存させた状態で、窒素雰囲気中における１００
０℃、１０秒間の高速アニールを行って、拡散層４６、
５２中の不純物を活性化させる。
【００３４】なお、ＳｉＯ2 膜４７を除去した状態でこ
のアニールを行うと、Ｓｉ基板３１の表面や多結晶Ｓｉ
膜３６の上面にＳｉＮ膜が形成され、このＳｉＮ膜はフ
ッ酸等でのエッチングによる除去が困難であるので、後
に行うＳｉ基板３１の表面や多結晶Ｓｉ膜３６の上面で
のシリサイド化反応が不均一になる。このため、本具体
例では、上述の様に、ＳｉＯ2 膜４７を残存させた状態
でアニールを行っている。
のアニールを行うと、Ｓｉ基板３１の表面や多結晶Ｓｉ
膜３６の上面にＳｉＮ膜が形成され、このＳｉＮ膜はフ
ッ酸等でのエッチングによる除去が困難であるので、後
に行うＳｉ基板３１の表面や多結晶Ｓｉ膜３６の上面で
のシリサイド化反応が不均一になる。このため、本具体
例では、上述の様に、ＳｉＯ2 膜４７を残存させた状態
でアニールを行っている。
【００３５】次に、図４（ａ）に示す様に、フッ酸やフ
ッ酸とフッ化アンモニウムとの混合液である緩衝フッ酸
等を用いるウエットエッチングや、異方性ドライエッチ
ング等によって、ＳｉＯ2 膜４７を除去する。そして、
図４（ｂ）に示す様に、Ｔｉ膜やＣｏ膜やＮｉ膜やＰｔ
膜等であり膜厚が３０ｎｍ程度である高融点金属膜５３
を、ＣＶＤ法や蒸着法で全面に堆積させる。
ッ酸とフッ化アンモニウムとの混合液である緩衝フッ酸
等を用いるウエットエッチングや、異方性ドライエッチ
ング等によって、ＳｉＯ2 膜４７を除去する。そして、
図４（ｂ）に示す様に、Ｔｉ膜やＣｏ膜やＮｉ膜やＰｔ
膜等であり膜厚が３０ｎｍ程度である高融点金属膜５３
を、ＣＶＤ法や蒸着法で全面に堆積させる。
【００３６】次に、図４（ｃ）に示す様に、窒素雰囲気
中またはアルゴン雰囲気中における６５０℃、３０秒間
の第１段階の高速アニールを行い、高融点金属膜５３と
Ｓｉ基板３１及び多結晶Ｓｉ膜３６とをシリサイド化反
応させて、拡散層４６、５２の表面及び多結晶Ｓｉ膜３
６の上面にのみ自己整合的にＣ４９相の高融点金属シリ
サイド膜５４を形成する。
中またはアルゴン雰囲気中における６５０℃、３０秒間
の第１段階の高速アニールを行い、高融点金属膜５３と
Ｓｉ基板３１及び多結晶Ｓｉ膜３６とをシリサイド化反
応させて、拡散層４６、５２の表面及び多結晶Ｓｉ膜３
６の上面にのみ自己整合的にＣ４９相の高融点金属シリ
サイド膜５４を形成する。
【００３７】次に、図５（ａ）に示す様に、ＳｉＯ2 膜
３２、４３上に形成されたためにシリサイド化反応を起
こさずに残った高融点金属膜５３を、アンモニア過水
（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：２：６）を用いる室
温、１０分間のエッチングによって選択的に除去する。
なお、アンモニア過水の代わりに、塩酸過水や硫酸過水
等を用いてもよい。
３２、４３上に形成されたためにシリサイド化反応を起
こさずに残った高融点金属膜５３を、アンモニア過水
（ＮＨ3 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：２：６）を用いる室
温、１０分間のエッチングによって選択的に除去する。
なお、アンモニア過水の代わりに、塩酸過水や硫酸過水
等を用いてもよい。
【００３８】次に、図５（ｂ）に示す様に、窒素雰囲気
中またはアルゴン雰囲気中における８００℃、３０秒間
の第２段階の高速アニールを行い、Ｃ４９相の高融点金
属シリサイド膜５４を相転移させて、シート抵抗が５Ω
／□程度と低いＣ５４相の高融点金属シリサイド膜５５
を形成する。
中またはアルゴン雰囲気中における８００℃、３０秒間
の第２段階の高速アニールを行い、Ｃ４９相の高融点金
属シリサイド膜５４を相転移させて、シート抵抗が５Ω
／□程度と低いＣ５４相の高融点金属シリサイド膜５５
を形成する。
【００３９】次に、図６（ａ）に示す様に、層間絶縁膜
５６を全面に形成する。その後、図６（ｂ）に示す様
に、高融点金属シリサイド膜５５に達する接続孔５７を
開孔し、この接続孔５７をタングステンプラグ５８等で
埋める。そして、Ａｌ配線６１及び表面保護膜６２等を
形成して、このＣＭＯＳトランジスタを完成させる。
５６を全面に形成する。その後、図６（ｂ）に示す様
に、高融点金属シリサイド膜５５に達する接続孔５７を
開孔し、この接続孔５７をタングステンプラグ５８等で
埋める。そして、Ａｌ配線６１及び表面保護膜６２等を
形成して、このＣＭＯＳトランジスタを完成させる。
【００４０】なお、以上の具体例では、高融点金属シリ
サイド膜５５を形成するシリサイド化反応のために２段
階アニールを行っているが、１段階アニールでシリサイ
ド化反応を生じさせてもよい。また、以上の具体例は本
願の発明をＣＭＯＳトランジスタの製造に適用したもの
であるが、本願の発明はＣＭＯＳトランジスタ以外の半
導体装置の製造にも当然に適用することができる。
サイド膜５５を形成するシリサイド化反応のために２段
階アニールを行っているが、１段階アニールでシリサイ
ド化反応を生じさせてもよい。また、以上の具体例は本
願の発明をＣＭＯＳトランジスタの製造に適用したもの
であるが、本願の発明はＣＭＯＳトランジスタ以外の半
導体装置の製造にも当然に適用することができる。
【００４１】
【発明の効果】請求項１〜３の半導体装置の製造方法で
は、Ｎ型拡散層及びＰ型拡散層の表面に半導体と金属と
の化合物膜を形成する際の化合反応を促進させることが
できるので、シート抵抗の低いＮ型拡散層及びＰ型拡散
層を有する半導体装置を製造することができる。
は、Ｎ型拡散層及びＰ型拡散層の表面に半導体と金属と
の化合物膜を形成する際の化合反応を促進させることが
できるので、シート抵抗の低いＮ型拡散層及びＰ型拡散
層を有する半導体装置を製造することができる。
【００４２】しかも、接合の比較的深いＮ型拡散層を形
成することができるので、Ｎ型拡散層の表面に半導体と
金属との化合物膜を形成する際のアロイスパイクを防止
することができて、接合リークの少ないＮ型拡散層を形
成することができ、また、接合の比較的浅いＰ型拡散層
を形成することができるので、短チャネル効果を抑制す
ることができ、従って、信頼性の高い半導体装置を製造
することができる。
成することができるので、Ｎ型拡散層の表面に半導体と
金属との化合物膜を形成する際のアロイスパイクを防止
することができて、接合リークの少ないＮ型拡散層を形
成することができ、また、接合の比較的浅いＰ型拡散層
を形成することができるので、短チャネル効果を抑制す
ることができ、従って、信頼性の高い半導体装置を製造
することができる。
【００４３】請求項４の半導体装置の製造方法では、Ｎ
型拡散層及びＰ型拡散層の表面に半導体と金属との化合
物膜を形成する際の化合反応を均一に生じさせることが
できるので、シート抵抗の更に低いＮ型拡散層及びＰ型
拡散層を有する半導体装置を製造することができる。
型拡散層及びＰ型拡散層の表面に半導体と金属との化合
物膜を形成する際の化合反応を均一に生じさせることが
できるので、シート抵抗の更に低いＮ型拡散層及びＰ型
拡散層を有する半導体装置を製造することができる。
【図１】本願の発明の一具体例における最初の工程を順
次に示す側断面図である。
次に示す側断面図である。
【図２】図１に続く工程を順次に示す側断面図である。
【図３】図２に続く工程を順次に示す側断面図である。
【図４】図３に続く工程を順次に示す側断面図である。
【図５】図４に続く工程を順次に示す側断面図である。
【図６】図５に続く工程を順次に示す側断面図である。
【図７】本願の発明の一従来例における最初の工程を順
次に示す側断面図である。
次に示す側断面図である。
【図８】図７に続く工程を順次に示す側断面図である。
３１ Ｓｉ基板 ４５ Ａｓ+ ４６ 拡散層 ４７ ＳｉＯ2 膜 ５１ ＢＦ2 + ５２ 拡散層 ５５ 高融点金属シリサイド膜
Claims (4)
- 【請求項１】 半導体基板にＮ型拡散層とＰ型拡散層と
を有し、前記Ｎ型拡散層及び前記Ｐ型拡散層の表面に半
導体と金属との化合物膜を有する半導体装置の製造方法
において、 前記半導体基板の表面を露出させた状態でこの半導体基
板にＮ型不純物をイオン注入して前記Ｎ型拡散層を形成
する工程と、 前記半導体基板の表面を被覆膜で被覆した状態でこの被
覆膜を介して前記半導体基板にＰ型不純物をイオン注入
して前記Ｐ型拡散層を形成する工程と、 前記Ｎ型不純物及び前記Ｐ型不純物の前記イオン注入の
後に、前記Ｎ型拡散層及び前記Ｐ型拡散層の表面に前記
化合物膜を形成する工程とを具備することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記Ｎ型不純物としてＡｓを用いること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記被覆膜としてＳｉＯ2 膜を用いるこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記半導体基板の表面を前記ＳｉＯ2 膜
で被覆した状態で、前記半導体基板にイオン注入した前
記Ｎ型不純物及び前記Ｐ型不純物を活性化させるための
熱処理を行うことを特徴とする請求項３記載の半導体装
置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257162A JPH0982812A (ja) | 1995-09-08 | 1995-09-08 | 半導体装置の製造方法 |
| US08/705,656 US6057185A (en) | 1995-09-08 | 1996-08-30 | Method of manufacturing semiconductor device |
| KR1019960037853A KR970018020A (ko) | 1995-09-05 | 1996-09-02 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7257162A JPH0982812A (ja) | 1995-09-08 | 1995-09-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982812A true JPH0982812A (ja) | 1997-03-28 |
Family
ID=17302568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7257162A Pending JPH0982812A (ja) | 1995-09-05 | 1995-09-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6057185A (ja) |
| JP (1) | JPH0982812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451318B1 (ko) * | 1997-12-26 | 2004-11-26 | 주식회사 하이닉스반도체 | 채널링 방지를 위한 반도체 장치의 제조 방법 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255203B1 (en) * | 1998-01-16 | 2001-07-03 | National Science Council | Technique for low-temperature formation of excellent silicided α-Si gate structures |
| TW487976B (en) * | 2001-06-05 | 2002-05-21 | United Microelectronics Corp | Method of fabricating a transistor |
| WO2003079174A2 (en) * | 2002-03-11 | 2003-09-25 | Tahl Salomon | Systems and methods employing changeable touch-key |
| KR100953332B1 (ko) * | 2002-12-31 | 2010-04-20 | 동부일렉트로닉스 주식회사 | 반도체 장치의 제조 방법 |
| CN101295675B (zh) * | 2007-04-24 | 2010-04-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4474624A (en) * | 1982-07-12 | 1984-10-02 | Intel Corporation | Process for forming self-aligned complementary source/drain regions for MOS transistors |
| US4480375A (en) * | 1982-12-09 | 1984-11-06 | International Business Machines Corporation | Simple process for making complementary transistors |
| JPS6074663A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 相補型半導体装置の製造方法 |
| JPH01145849A (ja) * | 1987-12-01 | 1989-06-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01165159A (ja) * | 1987-12-22 | 1989-06-29 | Oki Electric Ind Co Ltd | 相補型ｍｏｓ半導体装置の製造方法 |
| US5106768A (en) * | 1990-08-31 | 1992-04-21 | United Microelectronics Corporation | Method for the manufacture of CMOS FET by P+ maskless technique |
| JP3211394B2 (ja) * | 1992-08-13 | 2001-09-25 | ソニー株式会社 | 半導体装置の製造方法 |
| US5510295A (en) * | 1993-10-29 | 1996-04-23 | International Business Machines Corporation | Method for lowering the phase transformation temperature of a metal silicide |
| JP2891092B2 (ja) * | 1994-03-07 | 1999-05-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5849634A (en) * | 1994-04-15 | 1998-12-15 | Sharp Kk | Method of forming silicide film on silicon with oxygen concentration below 1018 /cm3 |
| US5506158A (en) * | 1994-07-27 | 1996-04-09 | Texas Instruments Incorporated | BiCMOS process with surface channel PMOS transistor |
| EP0724287A3 (en) * | 1995-01-30 | 1999-04-07 | Nec Corporation | Method for fabricating semiconductor device having titanium silicide film |
| US5489540A (en) * | 1995-03-22 | 1996-02-06 | Advanced Micro Devices Inc. | Method of making simplified LDD and source/drain formation in advanced CMOS integrated circuits using implantation through well mask |
| JPH0974195A (ja) * | 1995-07-06 | 1997-03-18 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| US5672544A (en) * | 1996-04-22 | 1997-09-30 | Pan; Yang | Method for reducing silicided poly gate resistance for very small transistors |
-
1995
- 1995-09-08 JP JP7257162A patent/JPH0982812A/ja active Pending
-
1996
- 1996-08-30 US US08/705,656 patent/US6057185A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451318B1 (ko) * | 1997-12-26 | 2004-11-26 | 주식회사 하이닉스반도체 | 채널링 방지를 위한 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6057185A (en) | 2000-05-02 |
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