KR100953332B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100953332B1
KR100953332B1 KR1020020087899A KR20020087899A KR100953332B1 KR 100953332 B1 KR100953332 B1 KR 100953332B1 KR 1020020087899 A KR1020020087899 A KR 1020020087899A KR 20020087899 A KR20020087899 A KR 20020087899A KR 100953332 B1 KR100953332 B1 KR 100953332B1
Authority
KR
South Korea
Prior art keywords
film
substrate
forming
gate electrode
semiconductor device
Prior art date
Application number
KR1020020087899A
Other languages
English (en)
Other versions
KR20040061618A (ko
Inventor
김대균
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020087899A priority Critical patent/KR100953332B1/ko
Priority to US10/747,830 priority patent/US6864126B2/en
Publication of KR20040061618A publication Critical patent/KR20040061618A/ko
Application granted granted Critical
Publication of KR100953332B1 publication Critical patent/KR100953332B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

개시된 발명은 엘디디 구조와 실리사이드막을 갖는 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것으로서, 특히, 기판 상에 게이트 전극부를 형성하는 단계와, 상기 게이트 전극부를 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 기판에 얕은 접합의 제1예비 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극부를 갖는 기판 상에 상기 게이트 전극부의 상부 표면과 상기 제1예비 소스/드레인 영역이 형성된 기판 표면을 노출시키는 콘택을 갖는 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막을 이온 주입 마스크로 사용한 이온 주입을 실시함에 따라 상기 얕은 접합의 제1예비 소스/드레인 영역에 깊은 접합의 제2예비 소스/드레인 영역이 형성된 엘디디 소스/드레인 영역을 형성하는 단계와, 상기 게이트 전극부의 상부 표면과 상기 엘디디 소스/드레인 영역이 형성된 기판 표면에 실리사이드막을 형성하는 단계와, 상기 콘택에 금속 배선을 매립시키는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 장치의 제조 방법{method for manufacturing a semiconductor device}
도 1a 내지 도 1k는 종래의 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 엘디디(LDD : lightly doped drain) 구조와 실리사이드막(silicide layer)을 갖는 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
일반적인 반도체 장치의 제조에서, 트랜지스터를 형성하는 방법은 다음과 같다. 먼저, 기판 상에 게이트 전극을 형성한 후, 상기 게이트 전극을 이온 주입 마스크로 사용한 이온 주입을 실시하여 얕은 접합의 소스/드레인 영역을 형성한다. 그리고, 상기 게이트 전극의 측벽에 스페이서를 형성한 후, 상기 스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 깊은 접합의 소스/드레인 영역을 형성 한다.
이에 따라, 상기 기판 상에 게이트 전극 및 얕은 접합의 소스/드레인 영역과 깊은 접합의 소스/드레인 영역을 갖는 엘디디의 소스/드레인 영역을 포함하는 트랜지스터가 형성된다.
그리고, 상기 트랜지스터의 전기적 동작시 저항을 줄이기 위한 일환으로서, 상기 게이트 전극의 상부와 상기 소스/드레인 전극이 형성된 기판의 표면에 실리사이드막을 형성한다. 이때, 상기 스페이서는 실리사이드막이 형성되는 것을 저지하는다.
도 1a 내지 도 1k는 종래의 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 게이트 전극의 형성을 위한 게이트 산화막(12) 및 게이트 폴리(14)를 형성한다. 그리고, 상기 게이트 폴리 산화막(14) 상에 게이트 전극의 패터닝을 위한 마스크층(15)을 형성한다.
도 1b를 참조하면, 상기 마스크층(15)을 식각 마스크로 사용한 상기 게이트 폴리 산화막(14) 및 게이트 산화막(12)을 패터닝하여 게이트 폴리 패턴(14a) 및 게이트 산화막 패턴(12a)으로 이루어지는 게이트 전극부(16)를 형성한다.
도 1c를 참조하면, 상기 게이트 전극부(16)를 이온 주입 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 게이트 전극부(16)와 인접한 기판(10)의 표면 아래에 얕은 접합의 소스/드레인 영역(18)이 형성된다.
도 1d를 참조하면, 상기 게이트 전극부(16)의 측벽에 스페이서(20)를 형성한 다. 상기 스페이서(20)는 상기 게이트 전극부(16)를 갖는 기판(10) 상에 절연막을 형성한 후, 상기 절연막을 전면 식각함으로서 형성된다.
도 1e를 참조하면, 상기 스페이서(20)를 이온 주입 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 스페이서(20)와 인접한 기판(10)의 표면 아래에 깊은 접합의 소스/드레인 영역(22)이 형성된다.
따라서, 상기 얕은 접합과 깊은 접합을 갖는 엘디디의 소스/드레인 영역(24)이 형성된다.
도 1f를 참조하면, 상기 게이트 전극부(16)를 갖는 기판(10) 상에 금속막(26)을 형성한다. 이때, 상기 금속막(26)은 티타늄막과 티타늄 질화막이 순차적으로 적층된 구조를 갖는다.
도 1g를 참조하면, 상기 금속막(26)을 갖는 기판(10)을 열처리시킨다. 상기 열처리에 의해 살리사이데이션(Salicidation) 반응이 일어난다. 이에 따라, 일부 영역 즉, 게이트 전극부(16)의 상부와 소스/드레인 영역(24)이 형성된 기판(10)의 표면에 형성된 금속막(26)이 예비 실리사이드막(28a)으로 형성된다. 그러나, 상기 스페이서(20)가 형성된 부위에는 상기 예비 실리사이드막(28a)이 형성되지 않는다. 따라서, 상기 살리사데이션 반응이 일어나지 않은 금속막(26)은 제거한다.
도 1h를 참조하면, 상기 예비 실리사이드막(28a)을 갖는 기판(10)을 열처리시킨다. 이에 따라, 상기 예비 실리사이드막(28a)은 실리사이드막(28)을 형성된다.
도 1i를 참조하면, 상기 실리사이드막(28)이 형성된 기판(10) 상에 콘택(30a)을 갖는 층간 절연막 패턴(30)을 형성한다. 상기 콘택(30a)에 의해 상기 소스/드레인 영역(24)의 기판(10) 표면에 형성된 실리사이드막(28) 및 상기 게이트 전극(16)의 상부에 형성된 실리사이드막(28)이 노출된다.
도 1j 및 도 1k를 참조하면, 상기 콘택(30a)의 측벽에 장벽 금속막(을 형성한 후, 상기 콘택에 금속 배선으로 형성하기 위한 도전성 물질을 매립시킨다. 상기 금속 배선의 매립은 상기 도전성 물질을 형성한 후, 전면 식각을 실시함으로서 달성된다.
이와 같이, 상기 일련의 공정을 실시함으로서 반도체 장치의 제조가 이루어진다.
여기서, 상기 스페이서는 이온 주입 마스크 및 실리사이드막의 형성을 저지하는 두 가지의 역할을 갖는다. 그러나, 상기 스페이서는 반도체 장치의 제조에서는 필요한 부분이지만, 상기 반도체 장치의 구동적인 측면에서는 불필요한 부분이다. 특히, 상기 스페이스는 전기적 구동에서는 리키지(leakage)의 원인으로 작용한다. 그리고, 상기 스페이서를 생략시킨 공정이 개발되어 실시 중에 있지만, 저항의 증가라는 문제점을 갖는다.
본 발명의 목적은, 스페이서를 생략하여도 전기적 특성에는 전혀 지장이 없고, 엘디디 구조 및 실리사이드막의 적용이 가능한 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명이 제조 방법은, 기판 상에 게이트 전극부를 형성하는 단계; 상기 게이트 전극부를 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 기판에 얕은 접합의 제1예비 소스/드레인 영역을 형성하는 단계; 상기 게이트 전극부를 포함한 기판 전면에 질화막을 형성하는 단계; 상기 게이트 전극부를 갖는 기판 상에 상기 게이트 전극부의 상부 표면과 상기 제1예비 소스/드레인 영역이 형성된 기판 표면을 노출시키는 콘택을 갖는 층간 절연막 패턴을 형성하는 단계; 상기 층간 절연막을 이온 주입 마스크로 사용한 이온 주입을 실시함에 따라 상기 얕은 접합의 제1예비 소스/드레인 영역에 깊은 접합의 제2예비 소스/드레인 영역을 형성하여 엘디디 소스/드레인 영역을 형성하는 단계; 상기 게이트 전극부의 상부 표면과 상기 엘디디 소스/드레인 영역이 형성된 기판 표면에 실리사이드막을 형성하는 단계; 및 상기 콘택에 금속 배선을 매립시키는 단계를 포함하는 것을 특징으로 한다.
삭제
삭제
삭제
그리고, 상기 제조 방법은, 상기 게이트 전극을 갖는 기판 상에 250 내지 350Å의 두께를 갖는 질화막을 형성하는 단계와, 상기 콘택의 측벽 및 저면에 장벽 금속층을 균일하게 형성하는 단계를 더 포함하는 것이 바람직하다.
특히, 상기 실리사이드막의 형성은 상기 게이트 전극의 상부 표면과 소스/드레인 전극이 형성된 기판 표면에 금속막을 형성하는 단계와, 상기 기판을 1차 열처리시키는 단계와, 상기 1차 열처리시킨 기판을 인시튜로 2차 열처리시키는 단계를 포함한다.
이때, 본 발명의 일실시예에따라 상기 금속막은 티타늄막, 질화 티타늄막 및 코발트막으로 구성된 그룹으로부터 선택되는 적어도 어느 하나인 것이 바람직하며, 본 발명의 다른 실시예에 따라 상기 실리사이드막을 형성하기 위한 금속막이 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막으로도 형성될 수 있다.
본 발명의 다른 실시예에 있어, 상기 티타늄막은 250 내지 350Å의 두께를 갖고, 상기 질화 티타늄막은 100 내지 200Å의 두께를 갖고, 상기 1차 열처리는 질소 가스를 사용한 700 내지 740℃의 온도 분위기에서 25 내지 35초 동안 실시하고, 상기 2차 열처리는 질소 가스를 사용한 800 내지 840℃의 온도 분위기에서 15 내지 25초 동안 실시한다.
또한, 본 발명의 또 다른 실시예에 따라 상기 실리사이드막을 형성하기 위한 금속막이 코발트막, 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막을 형성될 수 있다.
본 발명의 또 다른 실시예에 있어, 상기 코발트막은 120 내지 170Å의 두께를 갖고, 상기 티타늄막은 80 내지 120Å의 두께를 갖고, 상기 질화 티타늄막은 130 내지 170Å의 두께를 갖고, 상기 1차 열처리는 질소 가스를 사용한 460 내지 500℃의 온도 분위기에서 50 내지 70초 동안 실시하고, 상기 2차 열처리는 질소 가스를 사용한 800 내지 840℃의 온도 분위기에서 25 내지 35초 동안 실시한다.
그리고, 상기 금속 배선은 텅스텐막이고, 상기 텅스텐막과 연결되고, 층간 절연막 상에 형성되는 금속 배선은 알루미늄막인 것이 바람직하다.
이와 같이, 상기 방법에 따라 제조된 반도체 장치의 경우에는 스페이서가 생략된다. 그리고, 상기 스페이서가 생략되지만, 엘디디 구조 및 실리사이드막의 형 성은 가능하다. 특히, 상기 스페이서의 생략에도 불구하고, 전기적 특성에는 영향을 끼치지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하기로 한다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 기판(40) 상에 게이트 산화막(42) 및 게이트 폴리(44)를 순차적으로 적층한다. 그리고, 상기 게이트 폴리(44) 상에 마스크층(46)을 형성한다. 상기 마스크층(46)은 포토레지스트 패턴인 것이 바람직하다. 따라서, 상기 마스크층(46)의 형성은 포토레지스트막을 형성한 후, 사진 식각 공정을 실시하여 포토레지스트 패턴으로 형성함에 의해 달성된다.
도 2b를 참조하면, 상기 마스크층(46)을 식각 마스크로 사용한 식각을 실시한다. 상기 식각에 의해 상기 게이트 폴리(44) 및 게이트 산화막(42) 각각은 게이트 폴리 패턴(44a) 및 게이트 산화막 패턴(42a)으로 형성된다. 이어서, 상기 마스크층(46)을 제거한다.
따라서, 상기 기판(40)에는 게이트 산화막 패턴(42a) 및 게이트 산화막 패턴(44a)으로 이루어지는 게이트 전극부(48)가 형성된다.
도 2c를 참조하면, 상기 게이트 전극(48)을 이온 주입 마스크로 사용한 이온 주입을 실시한다. 이에 따라, 상기 게이트 전극부(48)와 인접하는 기판(40) 표면의 아래 부분에 얕은 접합의 제1예비 소스/드레인 영역(50)이 형성된다.
도 2d를 참조하면, 상기 게이트 전극부(48)를 갖는 기판(40) 상에 약 300Å의 두께를 갖는 질화막(52)을 형성한다. 상기 질화막(52)의 형성은 후속 공정에서 콘택을 갖는 층간 절연막 패턴을 형성할 때 미스얼라인(misalign)에 대한 마진(margin)을 확보하기 위함이다.
도 2e를 참조하면, 상기 기판(40) 상에 콘택(54a)을 갖는 층간 절연막 패턴(54)을 형성한다. 그리고, 상기 콘택(54a)에 의해 상기 제1예비 소스/드레인 영역(50)이 형성된 기판(40)의 표면과 상기 게이트 전극부(48)의 상부 표면 즉, 게이트 폴리 패턴(44a)이 노출된다.
상기 콘택(54a)을 갖는 층간 절연막 패턴(54)의 형성은 다음과 같다. 먼저, 기판(40) 상에 층간 절연막을 형성한다. 상기 층간 절연막의 예로서는 BPSG막, TEOS막 등을 들 수 있다. 이들은 단독으로 적층하거나 또는 순차적으로 적층할 수 있다. 그리고, 화학 기계적 연마와 같은 평탄화 공정을 실시하여 상기 층간 절연막의 표면을 평탄화시킨다. 이어서, 상기 층간 절연막 상에 식각 마스크로서 포토레지스트 패턴을 형성한다. 다음에, 상기 포토레지스트 패턴을 식각 마스크로 사용한 식각을 실시한다. 이에 따라, 상기 콘택(54a)을 갖는 층간 절연막 패턴(54)이 형성된다.
도 2f를 참조하면, 상기 콘택(54a)을 갖는 기판(40)에 이온 주입을 실시한다. 이때, 상기 층간 절연막 패턴(54)은 이온 주입 마스크로 기능하고, 상기 콘택(54a)에 의해 노출된 부위에 이온이 주입된다.
상기 이온의 주입에 의해 상기 제1예비 소스/드레인 전극(50)의 영역에는 깊 은 접합의 제2예비 소스/드레인 영역(56)이 형성된다. 이와 같이, 상기 제1예비 소스/드레인 전극(50) 및 제2예비 소스/드레인 전극(56)이 형성됨으로서 엘디디 구조의 소스/드레인 영역(58)이 형성된다. 그리고, 상기 게이트 전극부(48)는 상기 이온 주입에 의해 그것의 도핑 농도가 높아진다. 이와 같이, 상기 도핑 농도가 높아질 경우 상기 게이트 전극부(48)의 전기적 구동에서 저항에 대한 우수한 특성을 가질 수 있다.
도 2g를 참조하면, 상기 이온 주입을 계속적으로 실시한다. 이와 같이, 상기 계속적인 이온 주입에 의해 상기 노출된 부위가 단결정화의 구조를 갖는다. 이때, 상기 도 2g의 계속적인 이온 주입의 생략이 가능하다.
도 2h를 참조하면, 상기 콘택(54a)의 측벽 및 저면에 장벽 금속층(60)을 형성한다. 상기 장벽 금속층(60)의 예로서는 티타늄막, 질화 티타늄막, 코발트막 등을 들 수 있다. 특히, 상기 장벽 금속층(60)의 예로서는 티타늄막과 질화 티타늄막이 순차적으로 적층되는 구성 또는 코발트막, 티타늄막 및 질화 티타늄막이 순차적으로 적층되는 구성을 들 수 있다.
도 2i를 참조하면, 상기 기판(40)을 열처리하여 상기 콘택(54a)의 저면의 표면 상에 실리사이드막(62)을 형성한다. 이때, 상기 실리사이드막(62)은 상기 장벽 금속층(60)을 이용하여 형성한다.
하지만, 상기 장벽 금속층(60)의 생략도 가능하기 때문에, 상기 콘택의 저부에만 상기 실리사이드막(62)으로 형성하기 위한 금속막을 형성한 후, 상기 금속막을 실리사이드막(62)으로 형성할 수도 있다. 그러나, 상기 금속막의 경우에도 상기 장벽 금속층과 마찬가지로 티타늄막, 질화 티타늄막, 코발트막 등을 들 수 있다. 특히, 상기 금속막의 예로서 티타늄막과 질화 티타늄막이 순차적으로 적층되는 구성 또는 코발트막, 티타늄막 및 질화 티타늄막이 순차적으로 적층되는 구성을 들 수 있다.
따라서, 공정의 간편화를 위하여 상기 장벽 금속층(60)의 일부를 실리사이드막(62)으로 형성하는 것이 바람직하다.
상기 실리사이드막(62)을 형성하기 위한 방법은 다음과 같다. 먼저, 상기 게이트 전극부(48)의 상부 표면과 소스/드레인 영역(58)이 형성된 기판(40) 표면에 금속막을 형성한 후, 상기 결과물을 갖는 기판(40)을 1차 열처리시키고, 인시튜로 2차 열처리시킨다. 이에 따라, 상기 금속막이 살리사이데이션(Salicidation) 반응을 통하여 상기 실리사이드막(62)으로 형성된다. 이때, 상기 금속막이 장벽 금속층(60)에 해당할 수도 있다.
만약, 상기 실리사이드막(62)을 형성하기 위한 금속막이 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막인 경우, 상기 티타늄막은 300Å 정도의 두께를 갖고, 상기 질화 티타늄막은 150Å 정도의 두께를 갖는다. 그리고, 상기 티타늄과 질화 티타늄막의 구성에서, 상기 1차 열처리는 질소 가스를 사용한 720℃ 정도의 온도 분위기에서 약 30초 동안 실시하고, 상기 2차 열처리는 질소 가스를 사용한 820℃ 정도의 온도 분위기에서 약 20초 동안 실시한다.
만약, 상기 실리사이드막(62)을 형성하기 위한 금속막이 코발트막, 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막인 경우, 상기 코발트막은 150Å 정 도의 두께를 갖고, 상기 티타늄막은 100Å 정도의 두께를 갖고, 상기 질화 티타늄막은 150Å 정도의 두께를 갖고, 상기 1차 열처리는 질소 가스를 사용한 460 내지 500℃의 온도 분위기에서 50 내지 70초 동안 실시하고, 상기 2차 열처리는 질소 가스를 사용한 800 내지 840℃의 온도 분위기에서 25 내지 35초 동안 실시한다.
도 2j를 참조하면, 상기 콘택(54a)에 금속 배선(64)으로서의 도전 물질을 매립시킨다. 상기 도전 물질의 예로서는 매립 특성이 우수한 텅스텐인 것이 바람직하다. 상기 매립 금속 배선(64)의 형성은 다음과 같다. 먼저, 상기 도전 물질을 상기 층간 절연막 패턴(54) 상에 형성한다. 따라서, 상기 콘택(54a)에도 상기 도전 물질이 매립된다. 이어서, 화학 기계적 연마 등과 같은 평탄화 공정을 실시한다. 이때, 상기 평탄화를 위한 타겟으로서는 상기 층간 절연막 패턴(54)의 표면이다. 따라서, 상기 평탄화를 실시함으로서 상기 콘택(54a)에만 금속 배선(64)으로서의 도전 물질이 매립된다.
이어서, 상기 도전 물질이 매립된 층간 절연막 패턴(54) 상에 금속 배선으로서의 금속막을 형성한다. 이때, 상기 금속막은 상기 콘택의 금속 배선(64)과 연결되는 구성을 갖는다. 따라서, 상기 매립 금속 배선(64)에 의해 전기적으로 연결된다.
이와 같이, 본 발명에 의하면, 스페이서가 생략된 구조의 반도체 장치의 제조가 가능하다. 특히, 상기 스페이서를 생략함에도 불구하고 엘디디 구조 및 실리사이드막의 형성이 가능하다.
따라서, 본 발명의 제조 방법을 반도체 장치 특히, 에스램과 같은 반도체 장치에 적절하게 적용함으로서 전기적 특성 뿐만 아니라 구동적 특성의 향상까지도 동시에 꾀할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 기판 상에 게이트 전극부를 형성하는 단계;
    상기 게이트 전극부를 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 기판에 얕은 접합의 제1예비 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극부를 포함한 기판 전면에 질화막을 형성하는 단계;
    상기 게이트 전극부를 갖는 기판 상에 상기 게이트 전극부의 상부 표면과 상기 제1예비 소스/드레인 영역이 형성된 기판 표면을 노출시키는 콘택을 갖는 층간 절연막 패턴을 형성하는 단계;
    상기 층간 절연막을 이온 주입 마스크로 사용한 이온 주입을 실시함에 따라 상기 얕은 접합의 제1예비 소스/드레인 영역에 깊은 접합의 제2예비 소스/드레인 영역을 형성하여 엘디디 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극부의 상부 표면과 상기 엘디디 소스/드레인 영역이 형성된 기판 표면에 실리사이드막을 형성하는 단계; 및
    상기 콘택에 금속 배선을 매립시키는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 게이트 전극부를 포함한 기판 전면에 형성되는 질화막은 250 내지 350Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 콘택의 측벽 및 저면에 장벽 금속층을 균일하게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서, 상기 실리사이드막의 형성은,
    상기 게이트 전극부의 상부 표면과 상기 엘디디 소스/드레인 영역이 형성된 기판 표면에 금속막을 형성하는 단계;
    상기 기판을 1차 열처리시키는 단계; 및
    상기 1차 열처리시킨 기판을 인시튜로 2차 열처리시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서, 상기 금속막은 티타늄막, 질화 티타늄막 및 코발트막으로 구성된 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항에 있어서, 상기 실리사이드막을 형성하기 위한 금속막이 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막으로 형성되는 것을 특징으로 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 티타늄막은 250 내지 350Å의 두께를 갖고, 상기 질화 티타늄막은 100 내지 200Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 금속막은 1차 및 2차 열처리에 의해 형성되며, 상기 1차 열처리는 질소 가스를 사용한 700 내지 740℃의 온도 분위기에서 25 내지 35초 동안 실시하고, 상기 2차 열처리는 질소 가스를 사용한 800 내지 840℃의 온도 분위기에서 15 내지 25초 동안 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 4 항에 있어서, 상기 실리사이드막을 형성하기 위한 금속막이 코발트막, 티타늄막 및 질화 티타늄막이 순차적으로 적층된 다층막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서, 상기 코발트막은 120 내지 170Å의 두께를 갖고, 상기 티타늄막은 80 내지 120Å의 두께를 갖고, 상기 질화 티타늄막은 130 내지 170Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서, 상기 금속막은 1차 및 2차 열처리에 의해 형성되며, 상기 1차 열처리는 질소 가스를 사용한 460 내지 500℃의 온도 분위기에서 50 내지 70초 동안 실시하고, 상기 2차 열처리는 질소 가스를 사용한 800 내지 840℃의 온도 분위기에서 25 내지 35초 동안 실시하는 것을 특징으로 하는 반도체 장치의 제 조 방법.
  12. 제 1 항에 있어서, 상기 금속 배선은 텅스텐막인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020020087899A 2002-12-31 2002-12-31 반도체 장치의 제조 방법 KR100953332B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020020087899A KR100953332B1 (ko) 2002-12-31 2002-12-31 반도체 장치의 제조 방법
US10/747,830 US6864126B2 (en) 2002-12-31 2003-12-29 Methods of manufacturing semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020087899A KR100953332B1 (ko) 2002-12-31 2002-12-31 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040061618A KR20040061618A (ko) 2004-07-07
KR100953332B1 true KR100953332B1 (ko) 2010-04-20

Family

ID=32733068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020087899A KR100953332B1 (ko) 2002-12-31 2002-12-31 반도체 장치의 제조 방법

Country Status (2)

Country Link
US (1) US6864126B2 (ko)
KR (1) KR100953332B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555515B1 (ko) * 2003-08-27 2006-03-03 삼성전자주식회사 코발트층 캡핑막을 갖는 반도체 소자 및 그 제조방법
JP4671614B2 (ja) * 2004-03-03 2011-04-20 パナソニック株式会社 半導体装置
US7488690B2 (en) * 2004-07-06 2009-02-10 Applied Materials, Inc. Silicon nitride film with stress control
EP1650796A3 (fr) * 2004-10-20 2010-12-08 STMicroelectronics (Crolles 2) SAS Procédé de prise de contact sur une région d'un circuit intégré, en particulier sur les électrodes d'un transistor
US7615426B2 (en) * 2005-02-22 2009-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. PMOS transistor with discontinuous CESL and method of fabrication
US7655493B2 (en) * 2005-07-14 2010-02-02 Fairchild Imaging, Inc Multi spectral sensor
US20070218685A1 (en) * 2006-03-17 2007-09-20 Swaminathan Sivakumar Method of forming trench contacts for MOS transistors
US20080206991A1 (en) * 2007-02-22 2008-08-28 Nadia Rahhal-Orabi Methods of forming transistor contacts and via openings
KR100857229B1 (ko) * 2007-05-28 2008-09-05 삼성전자주식회사 반도체 소자 및 그 형성방법
JP2010141281A (ja) * 2008-11-11 2010-06-24 Renesas Technology Corp 半導体装置およびその製造方法
US8765561B2 (en) * 2011-06-06 2014-07-01 United Microelectronics Corp. Method for fabricating semiconductor device
US8569171B2 (en) * 2011-07-01 2013-10-29 Globalfoundries Inc. Mask-based silicidation for FEOL defectivity reduction and yield boost
US8581348B2 (en) * 2011-12-13 2013-11-12 GlobalFoundries, Inc. Semiconductor device with transistor local interconnects
CN103474352B (zh) * 2012-06-07 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种无需侧墙制作半导体器件的方法
US9209175B2 (en) 2013-07-17 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having epitaxy regions with reduced facets
CN104701150B (zh) * 2013-12-05 2018-08-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US20170194454A1 (en) * 2016-01-06 2017-07-06 International Business Machines Corporation NiPt AND Ti INTERSECTING SILICIDE PROCESS AND STRUCTURE
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN113130516A (zh) 2020-01-15 2021-07-16 联华电子股份有限公司 半导体影像感测元件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125621A (ja) 1996-10-21 1998-05-15 Nec Corp 半導体装置およびその製造方法
KR20000013433A (ko) * 1998-08-08 2000-03-06 윤종용 선택적 금속 실리사이드막 형성방법
KR20010039150A (ko) * 1999-10-29 2001-05-15 박종섭 반도체 소자의 트랜지스터 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946799A (en) * 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
US5508212A (en) * 1995-04-27 1996-04-16 Taiwan Semiconductor Manufacturing Co. Salicide process for a MOS semiconductor device using nitrogen implant of titanium
US5675166A (en) * 1995-07-07 1997-10-07 Motorola, Inc. FET with stable threshold voltage and method of manufacturing the same
JPH0982812A (ja) * 1995-09-08 1997-03-28 Sony Corp 半導体装置の製造方法
US5672544A (en) * 1996-04-22 1997-09-30 Pan; Yang Method for reducing silicided poly gate resistance for very small transistors
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US5744395A (en) * 1996-10-16 1998-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
US5849622A (en) * 1997-03-07 1998-12-15 Advanced Micro Devices, Inc. Method of forming a source implant at a contact masking step of a process flow
JP3735792B2 (ja) * 1997-05-30 2006-01-18 オリヱント化学工業株式会社 正帯電性荷電制御剤及び静電荷像現像用トナー
US6096591A (en) * 1997-06-30 2000-08-01 Advanced Micro Devices, Inc. Method of making an IGFET and a protected resistor with reduced processing steps
US5858846A (en) * 1997-08-04 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Salicide integration method
US5918130A (en) 1997-09-08 1999-06-29 Advanced Micro Devices, Inc. Transistor fabrication employing formation of silicide across source and drain regions prior to formation of the gate conductor
US6087234A (en) * 1997-12-19 2000-07-11 Texas Instruments - Acer Incorporated Method of forming a self-aligned silicide MOSFET with an extended ultra-shallow S/D junction
US6100118A (en) * 1998-06-11 2000-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fabrication of metal fuse design for redundancy technology having a guard ring
US6521540B1 (en) * 1999-07-01 2003-02-18 Chartered Semiconductor Manufacturing Ltd. Method for making self-aligned contacts to source/drain without a hard mask layer
US6087235A (en) * 1999-10-14 2000-07-11 Advanced Micro Devices, Inc. Method for effective fabrication of a field effect transistor with elevated drain and source contact structures
US6465294B1 (en) * 2001-03-16 2002-10-15 Taiwan Semiconductor Manufacturing Company Self-aligned process for a stacked gate RF MOSFET device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10125621A (ja) 1996-10-21 1998-05-15 Nec Corp 半導体装置およびその製造方法
KR20000013433A (ko) * 1998-08-08 2000-03-06 윤종용 선택적 금속 실리사이드막 형성방법
KR20010039150A (ko) * 1999-10-29 2001-05-15 박종섭 반도체 소자의 트랜지스터 제조방법

Also Published As

Publication number Publication date
US6864126B2 (en) 2005-03-08
KR20040061618A (ko) 2004-07-07
US20040147082A1 (en) 2004-07-29

Similar Documents

Publication Publication Date Title
KR100953332B1 (ko) 반도체 장치의 제조 방법
US6737308B2 (en) Semiconductor device having LDD-type source/drain regions and fabrication method thereof
US20050142771A1 (en) Semiconductor device and method for fabricating the same
KR20030000074A (ko) 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
JP2007134712A (ja) 半導体装置及びその製造方法
US7388264B2 (en) Semiconductor device having LDD-type source/drain regions and fabrication method thereof
US5714410A (en) Method for fabricating CMOS analog semiconductor
KR100596772B1 (ko) 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법
US9012285B2 (en) Semiconductor device and method of manufacturing same
JP2006060173A (ja) 半導体装置及びその製造方法
KR100365409B1 (ko) 반도체 소자의 게이트 전극 형성방법
US7015103B2 (en) Method for fabricating vertical transistor
KR20050066872A (ko) 높은 브레이크다운 전압을 갖는 고전압 반도체 소자 및 그제조 방법
KR20000000869A (ko) 반도체장치의 제조 방법
KR100552848B1 (ko) 선택적 실리사이드 공정을 이용한 모스 전계효과트랜지스터의 제조 방법
KR101102775B1 (ko) 반도체 소자의 제조 방법
KR100262297B1 (ko) 반도체소자의 트랜지스터 형성방법
KR100460200B1 (ko) 반도체 소자 및 그 제조 방법
KR100572210B1 (ko) 반도체 소자의 제조 방법
KR100548524B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100902578B1 (ko) 반도체 장치의 제조 방법
JPH11195787A (ja) 半導体装置
KR100294825B1 (ko) 반도체소자의 콘택형성방법
KR100806836B1 (ko) 반도체 소자의 살리사이드 형성 방법
JP4508397B2 (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee