JP2007134712A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】基板上にNMOSトランジスタを形成し、NMOSトランジスタ上に第1層間絶縁膜を形成し、第1層間絶縁膜を脱水素化することを含む半導体装置の製造方法。脱水素化することは、第1層間絶縁膜のストレスを変化させうる。特に、第1層間絶縁膜は脱水素化の後、200MPa以上の引張ストレスを有しうる。脱水素化された層間絶縁膜を含む半導体装置も提供される。
【選択図】図2D
Description
最近、高性能MOSトランジスタを実現するため、チャネル領域にチャネルストレスを提供してキャリアの移動度(mobility)を向上させる方法が研究されている(特許文献1,2、非特許文献1,2)。
NMOSトランジスタ上に所定引張ストレスを有するライナ膜を形成し、ライナ膜上に第1層間絶縁膜としてO3-TEOS膜を形成した後、第1層間絶縁膜をFT-IR(Fourier Transform-Infrared Spectrometers)を用いて成分を分析した。引き続き、NMOSトランジスタ上に形成された第1層間絶縁膜をO3プラズマ処理した後、第1層間絶縁膜のFT-IRを用いて成分を分析した。その結果が図10に図示されている。
第1ないし第4NMOSトランジスタ上に所定引張ストレスを有するライナ膜を形成し、ライナ膜上に第1層間絶縁膜としてO3-TEOS膜を形成した後、第1層間絶縁膜のストレス大きさを各々測定した(As-Depo)。引き続き、第1ないし第4NMOSトランジスタ上に形成された第1層間絶縁膜を各々NH3プラズマ処理、O3プラズマ処理、N2プラズマ処理、O3プラズマ処理後、N2プラズマ処理して、第1層間絶縁膜のストレス大きさを各々測定した(Treatment)。その結果が、図11にともに図示されている。
シミュレーションプログラムにNMOSトランジスタ上に所定の引張ストレスを有するライナ膜を位置し、ライナ膜上に所定の引張ストレスを有した第1層間絶縁膜が位置するように設定した。その後、第1層間絶縁膜の厚さを変更させながら、それによる電子の移動度変化(mobility change)をシミュレーションした。その結果が、図12に図示されている。
10 半導体基板
20 素子分離領域
30 第1アクチブ領域
32 Pウェル
40 第2アクチブ領域
42 Nウェル
100 NMOSトランジスタ
110 第1ゲート絶縁膜
120 第1ゲート電極
130 スペーサ
146 チャネル領域
160 ソース/ドレイン領域
200 PMOSトランジスタ
210 第2ゲート絶縁膜
220 第2ゲート電極
230 スペーサ
246 チャネル領域
260 ソース/ドレイン領域
310 第1ライナ膜
312 第2ライナ膜
320 第1層間絶縁膜
400 プラズマ処理
Claims (54)
- 基板上にNMOSトランジスタを形成する工程と、
前記NMOSトランジスタ上に第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜を脱水素化する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第1層間絶縁膜を脱水素化する工程は、前記第1層間絶縁膜のストレスを変化させることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化する工程は、前記第1層間絶縁膜を脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記脱水素化ガスは、N2、O2、O3、N2O、H2及び/またはD2と、これらの組合わせを含むことを特徴とする請求項3に記載の半導体装置の製造方法。
- 脱水素化の後、前記第1層間絶縁膜は、少なくとも約200MPaの引張ストレスを有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜は、O3-TEOS、NSG、PSG、BSG、BPSG、FSG、SOG及び/またはTOSZを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を形成した後、前記第1層間絶縁膜内に前記NMOSトランジスタと接続されるコンタクトを形成する工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化した後、前記第1層間絶縁膜上に第2層間絶縁膜を形成する工程をさらに含み、前記第2層間絶縁膜は前記第1層間絶縁膜のストレスより小さなストレスを有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化した後、前記第1層間絶縁膜上にキャッピング層を形成する工程をさらに含み、前記キャッピング層は水分及び/または外部イオンの前記第1層間絶縁膜への侵入を遮断または阻止することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記キャッピング層を形成する工程は、前記第1層間絶縁膜を脱水素化した後、インサイチュ(in−situ)で形成することを特徴とする請求項9に記載の半導体直接回路装置の製造方法。
- 前記第1層間絶縁膜を形成する前に、前記NMOSトランジスタ上に引張ストレスを有するライナ膜を形成する工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記NMOSトランジスタは、ゲート絶縁膜及びゲート電極を含み、前記ゲート絶縁膜、前記ゲート電極及び前記ライナ膜の総厚さをt1とし、前記ライナ膜及び前記第1層間絶縁膜の総厚さをt2とする時、t2/t1≧1.14であることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化した後、
前記第1層間絶縁膜上にストレスを有する追加層間絶縁膜を形成し、
前記追加層間絶縁膜を脱水素化する工程をさらに含み、
前記追加層間絶縁膜を形成して前記追加層間絶縁膜を脱水素化する工程は、1回以上繰り返すことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記追加層間絶縁膜を脱水素化する工程は、前記追加層間絶縁膜を脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理する工程を含むことを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を形成する前に、前記NMOSトランジスタ上に引張ストレスを有するライナ膜を形成する工程をさらに含むことを特徴とする請求項14に記載の半導体装置の製造方法。
- 前記NMOSトランジスタは、ゲート絶縁膜及びゲート電極を含み、前記ゲート絶縁膜、前記ゲート電極及び前記ライナ膜の総厚さをt1とし、前記ライナ膜と前記脱水素化された第1及び追加層間絶縁膜の総厚さをt3とする時、t3/t1≧1.14であることを特徴とする請求項15に記載の半導体装置の製造方法。
- 前記半導体基板上にNMOSトランジスタを形成する工程は、前記半導体基板上にNMOSトランジスタとPMOSトランジスタとをともに形成する工程を含み、
前記NMOSトランジスタ上にストレスを有する第1層間絶縁膜を形成する工程は、前記NMOSトランジスタとPMOSトランジスタとの上にストレスを有する第1層間絶縁膜を形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記第1層間絶縁膜を脱水素化した後、前記PMOSトランジスタ上の第1層間絶縁膜の一部分に窒素及び/またはゲルマニウムをイオン注入する工程をさらに含むことを特徴とする請求項17に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化する前に、前記PMOSトランジスタ上の第1層間絶縁膜の一部分上にマスクパターンを形成する工程をさらに含むことを特徴とする請求項17に記載の半導体装置の製造方法。
- 基板上にNMOSトランジスタを形成する工程と、
前記NMOSトランジスタ上に、引張ストレスを有するO3-TEOS膜を含む第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜を脱水素化する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第1層間絶縁膜を脱水素化する工程は、前記第1層間絶縁膜を脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理する工程を含むことを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記脱水素化ガスは、N2、O2、O3、N2O、H2、及び/またはD2と、これらの組合わせを含むことを特徴とする請求項21に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜は、200MPa以上の引張ストレスを有することを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を形成した後、前記第1層間絶縁膜内に前記NMOSトランジスタと接続されるコンタクトを形成する工程をさらに含むことを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化する工程は、脱水素化された第1層間絶縁膜を形成する工程を含み、前記脱水素化された第1層間絶縁膜上に第2層間絶縁膜を形成する工程をさらに含み、前記第2層間絶縁膜は前記脱水素化された第1層間絶縁膜より小さなストレスを有することを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化する工程は、脱水素化された第1層間絶縁膜を形成する工程を含み、前記脱水素化された第1層間絶縁膜上に水分及び/または外部イオンの前記脱水素化された第1層間絶縁膜への侵入を遮断または阻止するキャッピング層を形成する工程をさらに含むことを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記キャッピング層を形成する工程は、前記第1層間絶縁膜を脱水素化した後、インサイチュで形成することを特徴とする請求項26に記載の半導体直接回路装置の製造方法。
- 前記第1層間絶縁膜を形成する前に、前記NMOSトランジスタ上に引張ストレスを有するライナ膜を形成する工程をさらに含むことを特徴とする請求項20に記載の半導体装置の製造方法。
- 前記NMOSトランジスタはゲート絶縁膜及びゲート電極を含み、前記ゲート絶縁膜、前記ゲート電極及び前記ライナ膜の総厚さをt1とし、前記ライナ膜及び前記脱水素化された第1層間絶縁膜の総厚さをt2とする時、t2/t1≧1.14であることを特徴とする請求項27に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化する工程は、脱水素化された第1層間絶縁膜を形成する工程を含み、
前記脱水素化された第1層間絶縁膜上に引張ストレスを有する追加層間絶縁膜を形成する工程と、
前記追加層間絶縁膜を脱水素化する工程とをさらに含み、
前記追加層間絶縁膜を形成して前記追加層間絶縁膜を脱水素化する工程を1回以上繰り返すことを特徴とする請求項20に記載の半導体装置の製造方法。 - 前記追加層間絶縁膜を脱水素化する工程は、前記追加層間絶縁膜を脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理する工程を含むことを特徴とする請求項30に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を形成する前に、前記NMOSトランジスタ上に引張ストレスを有するライナ膜を形成する工程をさらに含むことを特徴とする請求項31に記載の半導体装置の製造方法。
- 前記NMOSトランジスタはゲート絶縁膜及びゲート電極を含み、前記第1層間絶縁膜の脱水素化は、脱水素化された第1層間絶縁膜を形成することを含み、前記追加層間絶縁膜の脱水素化は、脱水素化された追加層間絶縁膜を形成することを含み、前記ゲート絶縁膜、前記ゲート電極及び前記ライナ膜の総厚さをt1とし、前記ライナ膜と前記脱水素化された第1及び追加層間絶縁膜の総厚さをt3とする時、t3/t1≧1.14であることを特徴とする請求項32に記載の半導体装置の製造方法。
- 前記半導体基板上にNMOSトランジスタを形成する工程は、前記半導体基板上にNMOSトランジスタとPMOSトランジスタとをともに形成する工程を含み、
前記NMOSトランジスタ上に前記第1層間絶縁膜を形成する工程は、前記NMOSトランジスタとPMOSトランジスタとの上に前記第1層間絶縁膜を形成する工程を含むことを特徴とする請求項20に記載の半導体装置の製造方法。 - 前記第1層間絶縁膜を脱水素化した後、前記PMOSトランジスタ上の第1層間絶縁膜の一部分に窒素及び/またはゲルマニウムをイオン注入する工程をさらに含むことを特徴とする請求項34に記載の半導体装置の製造方法。
- 前記第1層間絶縁膜を脱水素化する前に、前記PMOSトランジスタ上の第1層間絶縁膜の一部分上にマスクパターンを形成する工程をさらに含むことを特徴とする請求項34に記載の半導体装置の製造方法。
- 基板上にゲート絶縁膜及びゲート電極を含むNMOSトランジスタと、
前記NMOSトランジスタ上のライナ膜であって、引張ストレスを有する前記ライナ膜と、
前記ライナ膜上に、脱水素化されて引張ストレスが増加した脱水素化された第1層間絶縁膜と、を含み、
前記NMOSトランジスタのゲート絶縁膜、ゲート電極及び前記ライナ膜の総厚さをt1とし、ライナ膜及び脱水素化された第1層間絶縁膜の総厚さをt2とする時、t2/t1≧1.14であることを特徴とする半導体装置。 - 前記脱水素化された第1層間絶縁膜内に前記NMOSトランジスタと接続されるコンタクトをさらに含むことを特徴とする請求項37に記載の半導体装置。
- 前記脱水素化された第1層間絶縁膜は、脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理されて形成されることを特徴とする請求項37に記載の半導体装置。
- 前記脱水素化された第1層間絶縁膜上の第2層間絶縁膜をさらに含み、前記第2層間絶縁膜は前記脱水素化された第1層間絶縁膜より小さな引張ストレスを有することを特徴とする請求項37に記載の半導体装置。
- 前記脱水素化された第1層間絶縁膜上のキャッピング層をさらに含み、前記キャッピング層は水分及び/または外部イオンの前記脱水素化された第1層間絶縁膜への侵入を遮断または阻止することを特徴とする請求項37に記載の半導体装置。
- 前記キャッピング層は、前記脱水素化された第1層間絶縁膜上のインサイチュキャッピング層を含むことを特徴とする請求項41に記載の半導体装置。
- 前記脱水素化された第1層間絶縁膜上に脱水素化された追加層間絶縁膜であって、前記脱水素化された追加層間絶縁膜は前記脱水素化された追加層間絶縁膜の脱水素化によって増加した引張ストレスを有し、
前記ライナ膜と前記脱水素化された第1及び追加層間絶縁膜の総厚さをt3とする時、t3/t1≧1.14であることを特徴とする請求項37に記載の半導体装置。 - 基板上に形成されたNMOSトランジスタと、
前記NMOSトランジスタ上の第1層間絶縁膜と、
前記第1層間絶縁膜上の第2層間絶縁膜とを備え、
前記第1層間絶縁膜は前記第1層間絶縁膜の脱水素化によって引張ストレスを有し、
前記第2層間絶縁膜は前記第1層間絶縁膜より小さなストレスを有することを特徴とする半導体装置。 - 前記脱水素化された第1層間絶縁膜は、脱水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理されて形成されることを特徴とする請求項44に記載の半導体装置。
- 前記第2層間絶縁膜上に、水分及び/または外部イオンの前記第2層間絶縁への侵入を遮断または阻止するキャッピング層をさらに備えることを特徴とする請求項44に記載の半導体装置。
- 前記キャッピング層は、前記第2層間絶縁膜上のインサイチュキャッピング層を含むことを特徴とする請求項46に記載の半導体直接回路装置。
- 前記NMOSトランジスタと前記第1層間絶縁膜との間にライナ膜をさらに含み、前記ライナ膜は引張ストレスを有することを特徴とする請求項44に記載の半導体装置。
- 前記NMOSトランジスタは、ゲート絶縁膜及びゲート電極を含み、前記ゲート絶縁膜、前記ゲート電極及び前記ライナ膜の総厚さをt1とし、前記ライナ膜及び前記脱水素化された第1層間絶縁膜の総厚さをt2とする時、t2/t1≧1.14であることを特徴とする請求項48に記載の半導体装置。
- 前記第1層間絶縁膜と前記第2層間絶縁膜との間の追加層間絶縁膜をさらに含み、前記追加層間絶縁膜は前記追加層間絶縁膜の脱水素化によって引張ストレスが増加し、
前記NMOSトランジスタはゲート絶縁膜及びゲート電極を含み、前記ゲート絶縁膜、前記ゲート電極及び前記ライナ膜の総厚さをt1とし、前記ライナ膜と前記脱水素化された第1及び追加層間絶縁膜の総厚さをt3とする時、t3/t1≧1.14であることを特徴とする請求項48に記載の半導体装置。 - 半導体基板上に形成されたNMOSトランジスタ及びPMOSトランジスタと、
前記NMOS及びPMOSトランジスタ上の第1層間絶縁膜と、を含み、
前記PMOSトランジスタ上の第1層間絶縁膜は、窒素及び/またはゲルマニウムが前記第1層間絶縁膜の一部分にイオン注入されたことを特徴とする半導体装置。 - 前記第1層間絶縁膜は、脱水水素化ガス雰囲気でプラズマ処理、UV処理及び/または熱処理されて形成されることを特徴とする請求項51に記載の半導体装置。
- 前記第1層間絶縁膜上のキャッピング層をさらに含み、前記キャッピング層は水分及び/または外部イオンの前記第1層間絶縁膜への侵入を遮断または阻止することを特徴とする請求項51に記載の半導体装置。
- 前記キャッピング層は、前記脱水素化された第1層間絶縁膜上のインサイチュキャッピング層を含むことを特徴とする請求項53に記載の半導体直接回路装置。
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