JP2001250956A - 半導体装置 - Google Patents

半導体装置

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JP2001250956A
JP2001250956A JP2000062908A JP2000062908A JP2001250956A JP 2001250956 A JP2001250956 A JP 2001250956A JP 2000062908 A JP2000062908 A JP 2000062908A JP 2000062908 A JP2000062908 A JP 2000062908A JP 2001250956 A JP2001250956 A JP 2001250956A
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政隆 伊藤
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Abstract

(57)【要約】 （修正有） 【課題】 ＴＦＴの電気的特性の値は、基板内のＴＦＴ
においてバラツキが大きいとゲート電圧のマージンを大
きくとることになり、動作に必要な電圧も高くなり、し
たがって消費電力が増加し、液晶表示装置等では階調表
現の再現性を悪くする。 【解決手段】 ガラス基板中のアルカリ金属イオンがゲ
ート電圧によって活性層に混入し、電気特性を劣化させ
ることを抑制するためＴＦＴのバックチャネル側にそれ
ぞれ酸素と窒素の組成比の異る酸化窒化シリコン膜
（Ａ）を５０ｎｍ〜１００ｎｍと、酸化窒化シリコン膜
（Ｂ）を３０ｎｍ〜７０ｎｍとを積層させたブロッキン
グ層を設ける。特に影響の大きい酸化窒化シリコン膜
（Ｂ）の膜厚を精密にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は基板上に形成された
薄膜トランジスタ（以下、ＴＦＴと記す）およびそれを
用いた電気光学装置に関する。特にＴＦＴの活性層とす
る半導体層と基板との間に設ける絶縁膜に関するもので
ある。このような絶縁膜はブロッキング層或いは下地膜
とも呼び、基板中のアルカリ金属元素などの不純物によ
り活性層が汚染されることを防止するために用いられ
る。本発明では活性層の汚染によるＴＦＴの劣化および
信頼性の低下を防止するとともに、基板内でのバラツキ
の小さい良好なＴＦＴの特性を得るのに好適な絶縁膜の
構成に関する。
【０００２】本発明の電気光学装置としては、代表的に
は液晶表示装置が挙げられる。なお、本願明細書におい
て半導体装置とは、半導体特性を利用することで機能す
る装置全般を指し、上記ＴＦＴ、電気光学装置およびそ
の電気光学装置を表示部に用いた電子機器も含むものと
する。
【０００３】
【従来の技術】近年、結晶質半導体層で活性層を形成し
たＴＦＴを用い、画素のスイッチング素子および駆動回
路を形成したアクティブマトリクス型の表示装置が、高
精細で高画質の画像表示を実現する手段として注目され
ている。結晶質半導体層の材料には、非晶質シリコン層
をレーザーアニール法や熱アニール法などの方法で結晶
化させた結晶質シリコン層が好適に用いられている。結
晶質シリコン層を用いたＴＦＴは、電界効果移動度が非
常に高く、微細加工しても高い電流駆動能力が得られる
ため、画素部の高開口率化も可能となっている。
【０００４】このようなアクティブマトリクス型の表示
装置の基板には、アルカリ酸化物を含有しない石英ガラ
ス基板やアルカリ酸化物を含有する低アルカリガラス基
板を用いることが出来るが、低価格化を実現するために
は石英ガラス基板よりも安価な低アルカリガラス基板を
用いることが望ましい。しかしながら、基板に低アルカ
リガラス基板を用いた場合、ガラス基板の耐熱性の問題
から、製造工程における最高温度は６００℃〜７００℃
以下にしなければならない。
【０００５】さらに、基板に微量に含まれるナトリウム
（Ｎａ）などのアルカリ金属がＴＦＴの活性層に混入し
ないように、少なくともガラス基板のＴＦＴが形成され
る側の表面には酸化シリコン膜や窒化シリコン膜などか
らなるブロッキング層を形成する必要があった。ガラス
基板上に作製されるＴＦＴは、トップゲート型とボトム
ゲート型（或いは逆スタガ型）の構造が知られている。
トップゲート型は活性層の基板側とは反対側の面に少な
くともゲート絶縁膜とゲート電極とが設けられた構造と
なっている。このトップゲート型のＴＦＴでは、ゲート
電極に電圧が印加されるとその極性によってはガラス基
板中のアルカリ金属元素のうち、イオン化したものが活
性層側に引き寄せられることがある。そこで、上述のよ
うなブロッキング層は活性層がゲート絶縁膜と接する反
対側の面（以降、本明細書では便宜上バックチャネル側
と記す）に形成されている。このブロッキング層の質が
悪いと、ガラス基板中のアルカリ金属元素が容易に活性
層に混入するため、ＴＦＴの電気的な特性が変動し、経
時的な信頼性も確保できなくなってしまう。
【０００６】また、ブロッキング層を設け、その上に非
晶質半導体層を形成してレーザーアニール法や熱アニー
ル法で結晶質半導体層を形成すると、ブロッキング層の
内部応力が変化し、結晶質半導体層に歪みを与える。こ
のような状況でＴＦＴを完成させたとしても、しきい値
電圧（以下、Ｖｔｈと省略する）やサブスレッショルド
定数（以下、Ｓ値と省略して記す）などのＴＦＴの電気
的特性が目標値からずれてしまう。
【０００７】
【発明が解決しようとする課題】そこで、特願平１１−
１２５３９２において、ＴＦＴのバックチャネル側に酸
化窒化シリコン膜（Ａ）と酸化窒化シリコン膜（Ｂ）と
を積層させたブロッキング層を設けることにより、基板
からのアルカリ金属元素などの不純物による汚染を防止
することが記載されている。さらに、非晶質半導体層の
結晶化の工程前後で内部応力が小さくなる、すなわち結
晶質半導体層への影響が小さくなるような、一層目の酸
化窒化シリコン膜（Ａ）と２層目の酸化窒化シリコン膜
（Ｂ）との組成と膜厚の適当な範囲が記載されている。
【０００８】酸化窒化シリコン膜（Ａ）は、含有する酸
素濃度を２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以
下、窒素濃度を２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉ
ｃ％以下とする。或いは、酸素に対する窒素の組成比を
０．６以上１．５以下とする。また、酸化窒化シリコン
膜（Ｂ）は、含有する酸素濃度を５５ａｔｏｍｉｃ％以
上６５ａｔｏｍｉｃ％以下、窒素濃度を１ａｔｏｍｉｃ
％以上２０ａｔｏｍｉｃ％以下とする。或いは、酸素に
対する窒素の組成比を０．０１以上０．４以下とする。
酸化窒化シリコン膜（Ａ）の水素濃度は１０ａｔｏｍｉ
ｃ％以上２０ａｔｏｍｉｃ％以下とし、酸化窒化シリコ
ン膜（Ｂ）の水素濃度は０．１ａｔｏｍｉｃ％以上１０
ａｔｏｍｉｃ％以下とする。
【０００９】そして、酸化窒化シリコン膜（Ａ）は、密
度が８×１０22ａｔｏｍｓ／ｃｍ3以上２×１０23ａｔ
ｏｍｓ／ｃｍ3以下とし、酸化窒化シリコン膜（Ｂ）
は、密度が６×１０22ａｔｏｍｓ／ｃｍ3以上９×１０
22ａｔｏｍｓ／ｃｍ3以下とする。このような酸化窒化
シリコン膜（Ａ）のフッ化水素アンモニウム（ＮＨ4Ｈ
Ｆ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を
１５．４％含む混合水溶液の２０℃におけるエッチング
レートは６０ｎｍ／ｍｉｎ〜７０ｎｍ／ｍｉｎ（５００
℃、１時間＋５５０℃、４時間の熱処理後では、４０ｎ
ｍ／ｍｉｎ〜５０ｎｍ／ｍｉｎ）であり、酸化窒化リコ
ン膜（Ｂ）のエッチングレートは１１０ｎｍ／ｍｉｎ〜
１３０ｎｍ／ｍｉｎ（５００℃、１時間＋５５０℃、４
時間の熱処理後では、９０ｎｍ／ｍｉｎ〜１００ｎｍ／
ｍｉｎ）である。ここで定義したエッチングレートはエ
ッチング溶液として、ＮＨ4ＨＦ2を７．１３％、ＮＨ4
Ｆを１５．４％含む水溶液を用い、２０℃のときに得ら
れる値である。
【００１０】基板に接して設ける酸化窒化シリコン膜
（Ａ）を１０ｎｍ〜１５０ｎｍ、好ましくは２０ｎｍ〜
６０ｎｍの厚さで設け、その上に酸化窒化シリコン膜
（Ｂ）を１０ｎｍ〜２５０ｎｍ、好ましくは２０ｎｍ〜
１００ｎｍの厚さで設けることで、活性層が基板中のア
ルカリ金属元素等の不純物により汚染されることを防止
することができる。
【００１１】また、ブロッキング層は酸化窒化シリコン
膜（Ａ）と酸化窒化シリコン膜（Ｂ）とを積層させて形
成するので、積層した状態での内部応力を考慮し、結晶
化工程の前後における内部応力の変化量が１×１０2Ｎ
ｍ以下となるようにすることが好ましい。
【００１２】このときの酸化窒化シリコン膜の作製方法
は、プラズマＣＶＤ法や減圧ＣＶＤ法やＥＣＲ−ＣＶＤ
法などの公知の成膜方法で形成すれば良く、特にプラズ
マＣＶＤ法を用いることが好ましい。また、原料ガスに
ＳｉＨ4、ＮＨ3、Ｎ2Ｏを用いる。組成比は原料ガスの
供給量を制御するか、反応圧力や、放電電力、放電周波
数、基板温度などの成膜に係わるパラメータを調節する
ことで可能である。ＮＨ3は酸化窒化シリコン膜の窒化
を補うものであり、供給量を適宜調節することで効果的
に酸化窒化シリコン膜の窒素の含有量を制御することが
できる。このため、酸化窒化シリコン膜（Ｂ）に比べて
窒素濃度の高い酸化窒化シリコン膜（Ａ）はＳｉＨ4、
ＮＨ3、Ｎ2Ｏから作製し、酸化窒化シリコン膜（Ｂ）は
ＳｉＨ4、Ｎ2Ｏから作製される。
【００１３】ブロッキング膜を酸化窒化シリコン膜
（Ａ）と酸化窒化シリコン膜（Ｂ）との組成と膜厚とを
上述のように形成すれば、基板からのアルカリ金属元素
の汚染を防止することができ、非晶質半導体層の結晶化
の工程前後で内部応力が小さく、結晶質半導体層への影
響を少なすることができる。よって、ＶｔｈやＳ値など
のＴＦＴの電気的特性が目標値となり、信頼性の高いＴ
ＦＴを作製することができる。
【００１４】上述のＴＦＴの電気的特性の代表的パラメ
ータであるＶｔｈは、（ドレイン電流（以下、Ｉｄと省
略する））1/2対ゲート電圧（以下、Ｖｇと省略する）
特性において、直線領域を外挿してＶｇ軸と交差する電
圧値として求めることができる。また、Ｖｔｈ近傍また
はそれ以下におけるドレイン電流とゲート電圧の関係は
サブスレッショルド特性とも呼ばれ、スイッチング素子
としてＴＦＴの性能を決める重要な特性である。このサ
ブスレッショルド特性の良さを表す定数としてＳ値が用
いられている。Ｓ値はサブスレッショルド特性を片対数
グラフにプロットしたときにドレイン電流が一桁変化す
るのに要するゲート電圧として定義されている。
【００１５】Ｖｔｈの値は回路を動作させる上で、ｎチ
ャネル型ＴＦＴで０．５Ｖ〜２．５Ｖ、ｐチャネル型Ｔ
ＦＴで−０．５Ｖ〜−２．５Ｖ程度とすると良い。な
お、Ｖｔｈを制御するために、活性層のチャネル形成領
域に１×１０16ａｔｍｏｓ／ｃｍ3〜５×１０17ａｔｍ
ｏｓ／ｃｍ3程度濃度でｐ型を付与する不純物元素を添
加する方法がとられている。このような処置をチャネル
ドープと呼び、設計通りにＴＦＴのスイッチング特性を
得るために重要な工程となっている。
【００１６】また、Ｓ値は、小さければ小さいほどＴＦ
Ｔのオン状態とオフ状態を切り替えるために必要な電圧
の幅が小さくてすむため、高速で低消費電力の動作が可
能となる。
【００１７】このようなＶｔｈやＳ値などのＴＦＴの電
気的特性の値は、基板面内のＴＦＴにおいてバラツキが
見られる。これらの特性値のバラツキが大きくなるほ
ど、ゲート電圧のマージンを大きくとらなくてはならな
いため、動作に必要な電圧が高くなり消費電力が増加し
てしまう。また、ＶｔｈやＳ値の値は液晶表示装置の階
調表現の再現性、特に中間色の再現性に著しく影響する
ため、これらの値がばらつくと表示したときにオリジナ
ルの表示内容が忠実に再現できずムラとして認識されて
しまう。
【００１８】そこで本発明では、代表されるＴＦＴの特
性のバラツキが小さいＴＦＴおよびその作製方法を提供
し、そのようなＴＦＴを用いてアクティブマトリクス型
の液晶表示装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】上述の問題を解決するた
めに、本発明者はＶｔｈやＳ値に代表されるＴＦＴの電
気的特性のバラツキと、ＴＦＴを作製するために必要な
工程との関係について数々の実験を行った。そして試行
錯誤の末、バックチャネル側に酸化窒化シリコン膜
（Ａ）と酸化窒化シリコン膜（Ｂ）とを積層させたブロ
ッキング層を設ける上述の構成において、ＴＦＴの電気
的特性のバラツキとブロッキング層の構成に密接な関係
があることを見出した。
【００２０】さらに、本発明者は実験を進め、バックチ
ャネル側に酸化窒化シリコン膜（Ａ）と酸化窒化シリコ
ン膜（Ｂ）とを積層させたブロッキング層を設ける上述
の構成において、ＴＦＴの電気的特性のバラツキが酸化
窒化シリコン膜（Ａ）よりも酸化窒化シリコン膜（Ｂ）
の膜厚、膜質ならびに膜の均一性に影響されることを見
出した。
【００２１】ＴＦＴの電気的特性のバラツキに対する評
価は、ＴＦＴで形成した回路を所望の駆動電圧で正常に
動作させるために着目する特性が、Ｖｔｈ、Ｓ値および
電界効果移動度などであるため、ここでは特にＶｔｈと
Ｓ値に着目して行った。図１および図２に、酸化窒化シ
リコン膜（Ｂ）の膜厚がＶｔｈおよびＳ値のバラツキに
与える影響を示す。図１にはＶｔｈのバラツキを示し、
図２にはＳ値（Ｓ−ｖａｌｕｅ）のバラツキを示す。そ
れぞれのプロットの形は窒化酸化シリコン膜（Ｂ）の膜
厚を示しており、○で示すプロットが３０ｎｍ、△で示
すプロットが５０ｎｍ、□で示すプロットが１００ｎｍ
である。各プロットが形成する直線の傾きが大きくなる
ほど各値のバラツキが小さいことを示している。例え
ば、図１よりＶｔｈのバラツキは、窒化酸化シリコン膜
（Ｂ）の膜厚が５０ｎｍ、３０ｎｍ，１００ｎｍの順に
大きくなり、窒化酸化シリコン膜（Ｂ）の膜厚が５０ｎ
ｍのとき９９％のＴＦＴのＶｔｈが−１．７８Ｖ〜−
１．５９Ｖの範囲に納まっており、３０ｎｍのときは−
１．７７Ｖ〜−１．４６Ｖの範囲に、１００ｎｍのとき
は−２．５１Ｖ〜−１．８２Ｖの範囲に納まっているこ
とがわかる。また、窒化酸化シリコン膜（Ｂ）の膜厚が
５０ｎｍのとき、９９％のＴＦＴのＶｔｈが−１．５９
Ｖから−１．７８Ｖを引いた値である０．１９Ｖの幅に
納まっていることがわかる。このようにして得た値をＶ
ｔｈの９９％のバラツキの幅と呼ぶ。なお、酸化窒化シ
リコン膜（Ａ）の膜厚はすべて５０ｎｍであり、バラツ
キは基板上の１０ｃｍ×１０ｃｍ内のほぼ等間隔に分散
している１００個の同一サイズのｐチャネル型ＴＦＴの
測定を行い評価した。
【００２２】図３にＶｔｈの９９％のバラツキの幅と酸
化窒化シリコン膜（Ｂ）の膜厚との関係を示す。酸化窒
化シリコン膜（Ｂ）の膜厚が厚い１００ｎｍの場合に比
べて、薄い５０ｎｍの方がＴＦＴの電気的特性のバラツ
キが著しく小さくなった。また、酸化窒化シリコン膜
（Ｂ）の膜厚が３０ｎｍの場合、５０ｎｍの場合よりも
バラツキが若干大きくなったものの１００ｎｍの場合に
比べて小さなバラツキであった。このように酸化窒化シ
リコン膜（Ｂ）の膜厚は１００ｎｍから５０ｎｍと薄く
することで効果的にバラツキは小さくなったと考えられ
る。しかしながら、膜厚が５０ｎｍから３０ｎｍとさら
に薄くなると膜質の均一性が低下してしまうためにバラ
ツキが大きくなってしまったと考えられる。
【００２３】このため、ＴＦＴの電気的特性のバラツキ
を効果的に小さくするためには、酸化窒化シリコン膜
（Ｂ）の膜厚を基板上の１０ｃｍ×１０ｃｍ内において
Ｖｔｈの９９％のバラツキの幅がほぼ０．３Ｖ以内とな
った３０ｎｍ〜７０ｎｍ、好ましくは５０ｎｍにすると
良い。
【００２４】一方、酸化窒化シリコン膜（Ａ）の膜厚は
厚くなるほど基板からの汚染を防止する効果は高くな
る。しかしながら、酸化窒化シリコン膜（Ａ）の膜厚が
１００ｎｍよりも厚くなると、酸化窒化シリコン膜
（Ａ）の膜質によっては、その上方に成膜される非晶質
シリコンが剥がれてしまう場合があった。また、酸化窒
化シリコン膜（Ａ）のアルカリ金属元素の汚染防止効果
は、酸化窒化シリコン膜（Ａ）の膜厚が５０ｎｍでも十
分に確認されている。よって、酸化窒化シリコン膜
（Ａ）の膜厚は５０ｎｍ〜１００ｎｍが望ましい。
【００２５】このように、バックチャネル側に設ける酸
化窒化シリコン膜を用いたブロッキング膜の膜厚および
膜質には最適な範囲があり、適した組み合わせとするこ
とによりＴＦＴの特性を安定化させるだけではなく、Ｖ
ｔｈやＳ値のバラツキを低減させることができる。その
結果、液晶表示装置の駆動電圧を低くすることができ消
費電力も低く、さらに階調表現の再現性を高くすること
ができる。
【００２６】
【発明の実施の形態】[実施形態１]本実施形態では、ｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ
回路の作製工程を説明する。本発明の実施形態を図４と
図５を用いて説明する。ここではＣＭＯＳ回路を形成す
るのに必要なｎチャネル型ＴＦＴとｐチャネル型ＴＦＴ
とを同一基板上に作製する方法について工程に従って詳
細に説明する。そして、ＴＦＴのＶｔｈやＳ値のバラツ
キが小さくなるブロッキング層の組成および構造を明ら
かにした。
【００２７】＜ブロッキング層の形成と非晶質半導体層
の形成：図４（Ａ）＞図４（Ａ）において、基板１０１
にはコーニング社の#７０５９ガラスや#１７３７ガラス
などに代表されるバリウムホウケイ酸ガラスやアルミノ
ホウケイ酸ガラスなどの、一般的には低アルカリガラス
もしくは無アルカリガラスと呼ばれているガラスを用い
る。このようなガラス基板には微量ではあるがナトリウ
ムなどのアルカリ金属元素が含まれていた。なお、基板
１０１はあらかじめのこの基板のガラス歪み点よりも１
０℃〜２０℃程度低い温度で熱処理しておいても良い。
【００２８】そして、この基板１０１のＴＦＴを形成す
る側の表面に、基板１０１から前記アルカリ金属元素や
その他の不純物の汚染を防ぐためにブロッキング層１０
２を形成する。ブロッキング層１０２は、ＳｉＨ4、Ｎ
Ｈ3、Ｎ2Ｏから作製する酸化窒化シリコン膜（Ａ）１０
２ａと、ＳｉＨ4、Ｎ2Ｏから作製する酸化窒化シリコン
膜（Ｂ）１０２ｂで形成した。酸化窒化シリコン膜
（Ａ）１０２ａは５０ｎｍ〜１００ｎｍの厚さで形成
し、酸化窒化シリコン膜（Ｂ）１０２ｂは３０ｎｍ〜７
０ｎｍ（好ましくは５０ｎｍ）の厚さで形成する。本実
施の形態では酸化窒化シリコン膜（Ａ）を５０ｎｍの厚
さで形成し、酸化窒化シリコン膜（Ｂ）５０ｎｍの厚さ
で形成した。このような構成のブロッキング層を形成す
ることで、アルカリ金属元素やその他の不純物の汚染を
防ぐだけでなく、ＴＦＴの電気的特性のバラツキを低減
させることができる。
【００２９】酸化窒化シリコン膜（Ａ）と酸化窒化シリ
コン膜（Ｂ）は公知の成膜法で形成すれば良いが、プラ
ズマＣＶＤ法を用いることが最も好ましい。その時の代
表的な作製条件を表１に示す。
【００３０】
【表１】
【００３１】また、表１には対比として層間絶縁膜に使
用するのに適した作製条件も示し、酸化窒化シリコン膜
（Ｃ）とした。ガス流量比はそれぞれ表１に示す条件と
し、他の作製条件においては、酸化窒化シリコン膜
（Ａ）は、基板温度３２５℃、反応圧力４０Ｐａ、放電
電力密度０．４１Ｗ／ｃｍ2、放電周波数６０ＭＨｚと
した。酸化窒化シリコン膜（Ｂ）の作製条件は、基板温
度４００℃とし、ガス流量比以外の他の作製条件は酸化
窒化シリコン膜（Ａ）と同様にした。酸化窒化シリコン
膜（Ｃ）は酸化窒化シリコン膜（Ｂ）に対してガス流量
比を異ならせ、さらに反応圧力９３Ｐａ、放電電力密度
０．１２Ｗ／ｃｍ2、放電周波数１３．５６ＭＨｚとし
た。
【００３２】このような条件で作製された酸化窒化シリ
コン膜（Ａ）〜（Ｃ）の諸特性を表２にまとめて示す。
【００３３】
【表２】
【００３４】表２には、ラザフォード・バックスキャッ
タリング・スペクトロメトリー（Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒ
ｙ：以下、ＲＢＳと省略して記す。使用装置 システ
ム；３Ｓ−Ｒ１０、加速器；ＮＥＣ３ＳＤＨ ｐｅｌｌ
ｅｔｒｏｎ エンドステーション；ＣＥ＆Ａ ＲＢＳ−
４００）から求めた水素（Ｈ）、窒素（Ｎ）、酸素
（Ｏ）、シリコン（Ｓｉ）の組成比と密度、フーリエ変
換赤外分光法（以下、ＦＴ−ＩＲと記す。使用装置Ｎｉ
ｃｏｌｅｔ Ｍａｇｎａ−ＩＲ ７６０）から求めたＮ
−Ｈ結合とＳｉ−Ｈ結合の密度、フッ化水素アンモニウ
ム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム
（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミフ
ァ社製、商品名ＬＡＬ５００）の２０℃におけるエッチ
ング速度、および熱アニールによる内部応力の変化量を
示す。内部応力の測定器はＩｏｎｉｃ Ｓｙｓｔｅｍ社
製のＭｏｄｅｌ−３０１１４を使用し、シリコンウエハ
ー基板上に作製した試料で測定した。内部応力の表記で
（＋）の記号は引張り応力（膜を内側にして変形する応
力）を表し、（−）の記号は圧縮応力（膜を外側にして
変形する応力）を表している。
【００３５】酸化窒化シリコン膜（Ａ）は酸素に対する
窒素の組成比が０．９１であり、酸化窒化シリコン膜
（Ｂ）の０．１２と比較して、窒素の含有比率が高くな
る条件とした。このとき、酸化窒化シリコン膜（Ａ）で
は酸素に対する水素の組成比が０．６２となり、酸化窒
化シリコン膜（Ｂ）では０．０３であった。その結果膜
の密度が高まり、ウエットエッチング速度は酸化窒化シ
リコン膜（Ｂ）の９６ｎｍ／ｍｉｎ（熱アニール後）と
比較して酸化窒化シリコン膜（Ａ）９６ｎｍ／ｍｉｎ
（熱アニール後）となり、速度が遅くなることから緻密
な膜であることが推定できた。ウエットエッチング速度
から比較すると、酸化窒化シリコン膜（Ｃ）は酸化窒化
シリコン膜（Ｂ）よりも速く、密度が小さい膜であるこ
とが推定できる。
【００３６】勿論、酸化窒化シリコン膜の作製条件は表
１に限定されるものではない。酸化窒化シリコン膜
（Ａ）は、ＳｉＨ4とＮＨ3とＮ2Ｏとを用い、基板温度
２５０℃〜４５０℃、反応圧力１０Ｐａ〜１００Ｐａ、
電源周波数１３．５６ＭＨｚ以上を用い、放電電力密度
０．１５Ｗ／ｃｍ2〜０．８０Ｗ／ｃｍ2として、水素濃
度１０ａｔｏｍｉｃ％〜３０ａｔｏｍｉｃ％、窒素濃度
２０ａｔｏｍｉｃ％〜３０ａｔｏｍｉｃ％、酸素濃度２
０ａｔｏｍｉｃ％〜３０ａｔｏｍｉｃ％、密度８×１０
22／ｃｍ3〜２×１０23／ｃｍ3、上記フッ化水素アンモ
ニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウ
ム（ＮＨ4Ｆ）を１５．４％含む混合溶液エッチング速
度が４０ｎｍ／ｍｉｎ〜７０ｎｍ／ｍｉｎとなるように
すれば良い。一方、酸化窒化シリコン膜（Ｂ）は、Ｓｉ
Ｈ4とＮ2Ｏとを用い、基板温度２５０℃〜４５０℃、反
応圧力１０Ｐａ〜１００Ｐａ、電源周波数１３．５６Ｍ
Ｈｚ以上を用い、放電電力密度０．１５Ｗ／ｃｍ2〜
０．８０Ｗ／ｃｍ2として、水素濃度０．１ａｔｏｍｉ
ｃ％〜１０ａｔｏｍｉｃ％、窒素濃度１２０ａｔｏｍｉ
ｃ％〜２０ａｔｏｍｉｃ％、酸素濃度５５ａｔｏｍｉｃ
％〜６５ａｔｏｍｉｃ％、密度６×１０22ａｔｏｍｓ／
ｃｍ3〜９×１０22ａｔｏｍｓ／ｃｍ3、上記フッ化水素
アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アン
モニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液エッチ
ング速度が９０ｎｍ／ｍｉｎ〜１３０ｎｍ／ｍｉｎとな
るようにすれば良い。
【００３７】また、表２では結合水素量、ウエットエッ
チング速度、内部応力については膜の堆積後の値（ａｓ
−ｄｅｐｏ）と、熱処理（５００℃、１時間＋５５０
℃、４時間：結晶化の工程における処理条件と同等なも
の）後の値（ａｎｎｅｎａｌｅｄ）を示した。表２の特
性から明らかなように、この熱処理によって酸化窒化シ
リコン膜から水素が放出され、また膜が緻密化して引張
り応力が大きくなる方向へ変化した。
【００３８】次に、２５ｎｍ〜８０ｎｍ（好ましくは３
０ｎｍ〜６０ｎｍ）の厚さで非晶質構造を有する半導体
層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公
知の方法で形成する。本実施形態では、プラズマＣＶＤ
法で非晶質シリコン膜を５４ｎｍの厚さに形成した。非
晶質構造を有する半導体膜としては、非晶質半導体膜や
微結晶半導体膜があり、非晶質シリコンゲルマニウム膜
などの非晶質構造を有する化合物半導体膜を適用しても
良い。また、ブロッキング層１０２と非晶質半導体層１
０３ａとは両者を連続形成しても良い。例えば、ブロッ
キング層１０２ｂをプラズマＣＶＤ法で成膜後、反応ガ
スをＳｉＨ4、Ｎ2ＯからＳｉＨ4とＨ2或いはＳｉＨ4の
みに切り替えれば、一旦大気雰囲気に晒すことなく連続
形成できる。その結果、ブロッキング層１０２ｂの表面
の汚染を防ぐことが可能となり、作製するＴＦＴの特性
のしきい値電圧の変動を低減させることができる。
【００３９】＜結晶化の工程：図４（Ｂ）＞そして、公
知の結晶化技術を使用して非晶質半導体層１０３ａから
結晶質半導体層１０３ｂを形成する。例えば、レーザー
アニール法や熱アニール法（固相成長法）、またはラピ
ットサーマルアニール法（ＲＴＡ法）を適用すれば良
い。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メ
タルハライドランプ、キセノンランプなどを光源に用い
る。或いは特開平７−１３０６５２号公報で開示された
技術に従って、触媒元素を用いる結晶化法で結晶質半導
体層１０３ｂを形成することもできる。結晶化の工程で
はまず、非晶質半導体層が含有する水素を放出させてお
くことが肝要であり、４００℃〜５００℃で１時間程度
の熱処理を行い含有する水素量を５ａｔｏｍ％以下にし
てから結晶化させることが望ましい。
【００４０】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００ｍＪ／ｃｍ2〜５００ｍＪ／ｃｍ
2(代表的には３００ｍＪ／ｃｍ2〜４００ｍＪ／ｃｍ2)
とする。そして線状ビームを基板全面に渡って照射し、
この時の線状ビームの重ね合わせ率（オーバーラップ
率）を８０％〜９８％として行う。このようにして結晶
質半導体層を形成することができる。
【００４１】熱アニール法による場合にはファーネスア
ニール法を用い、窒素雰囲気中で６００℃〜６６０℃程
度の温度でアニールを行う。いずれにしても非晶質半導
体層を結晶化させると原子の再配列が起こり緻密化する
ので、作製される結晶質半導体層１０３ａの厚さは当初
の非晶質半導体層１０３ｂの厚さ（本実施形態では５４
ｎｍ）よりも１％〜１５％程度減少した。
【００４２】＜島状半導体層形成、マスク層形成：図４
（Ｃ）＞そして、結晶質半導体層１０３ｂ上にフォトレ
ジストパターンを形成し、ドライエッチングによって結
晶質半導体層を島状に分割して島状半導体層１０４、１
０５ａを形成し活性層とする。ドライエッチングにはＣ
Ｆ4とＯ2の混合ガスを用いた。その後、プラズマＣＶＤ
法や減圧ＣＶＤ法、またはスパッタ法により５０ｎｍ〜
１００ｎｍの厚さの酸化シリコン膜によるマスク層１０
６を形成する。例えば、プラズマＣＶＤ法による場合、
オルトケイ酸テトラエチル（Ｔｅｔｒａｅｔｈｙｌ Ｏ
ｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）とＯ2とを混合
し、反応圧力４０Ｐａ、基板温度３００℃〜４００℃と
し、高周波（１３．５６ＭＨｚ）電力密度０．５Ｗ／ｃ
ｍ2〜０．８Ｗ／ｃｍ2で放電させ、１００ｎｍ〜１５０
ｎｍ代表的には１３０ｎｍの厚さに形成する。
【００４３】＜チャネルドープ工程：図４（Ｄ）＞そし
てフォトレジストマスク１０７を設け、ｎチャネル型Ｔ
ＦＴを形成する島状半導体層１０５ａにしきい値電圧を
制御する目的で１×１０16ａｔｏｍｓ／ｃｍ3〜５×１
０17ａｔｏｍｓ／ｃｍ3程度の濃度でｐ型を付与する不
純物元素を添加した。半導体に対してｐ型を付与する不
純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、
ガリウム（Ｇａ）など周期表の第１３族の元素が知られ
ている。ここではイオンドープ法でジボラン（Ｂ2Ｈ6）
を用いホウ素（Ｂ）を添加した。ホウ素（Ｂ）添加は必
ずしも必要でなく省略しても差し支えないが、ホウ素
（Ｂ）を添加した半導体層１０５ｂはｎチャネル型ＴＦ
Ｔのしきい値電圧を所定の範囲内に収めるために形成す
ることができる。
【００４４】＜ｎ-ドープ工程：図４（Ｅ）＞ｎチャネ
ル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与
する不純物元素を島状半導体層１０５ｂに選択的に添加
する。半導体に対してｎ型を付与する不純物元素には、
リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）など周
期律表第１５族の元素が知られている。フォトレジスト
マスク１０８を形成し、ここではリン（Ｐ）を添加すべ
く、フォスフィン（ＰＨ3）を用いたイオンドープ法を
適用した。形成される不純物領域１０９におけるリン
（Ｐ）濃度は２×１０16ａｔｏｍｓ／ｃｍ3〜５×１０
19ａｔｏｍｓ／ｃｍ3の範囲とする。本明細書中では、
不純物領域１０９に含まれるｎ型を付与する不純物元素
の濃度を（ｎ-）と表す。
【００４５】＜マスク層除去、ゲート絶縁膜形成：図４
（Ｆ）＞次に、マスク層１０６を純水で希釈したフッ酸
などのエッチング液により除去した。次に、ゲート絶縁
膜１１０をプラズマＣＶＤ法またはスパッタ法を用いて
４０ｎｍ〜ｎｍ１５０ｎｍの厚さでシリコンを含む絶縁
膜で形成する。例えば、９５ｎｍの厚さで酸化窒化シリ
コン膜（Ｂ）で形成すると良い。その他に、ゲート絶縁
膜を他のシリコンを含む絶縁膜を単層または積層構造と
して用いても良い。
【００４６】＜第１の導電層の形成：図５（Ａ）＞ゲー
ト絶縁膜上には、ゲート電極を形成するために導電層を
成膜する。この導電層は単層で形成しても良いが、必要
に応じて二層あるいは三層といった積層構造とすること
もできる。本実施形態では、導電性の窒化物金属膜から
成る導電層（Ａ）１１１と金属膜から成る導電層（Ｂ）
１１２とを積層させた。導電層（Ｂ）１１２はタンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素、または前記元素を主
成分とする合金か、前記元素を組み合わせた合金膜（代
表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成す
れば良く、導電層（Ａ）１１１は窒化タンタル（Ｔａ
Ｎ）、窒化タングステン（ＷＮ）、窒化チタン（Ｔｉ
Ｎ）膜、窒化モリブデン（ＭｏＮ）などで形成する。ま
た、導電層（Ａ）１１１はタングステンシリサイド、チ
タンシリサイド、モリブデンシリサイドを適用しても良
い。導電層（Ｂ）１１２は低抵抗化を図るために含有す
る不純物濃度を低減させると良く、特に酸素濃度に関し
ては３０ｐｐｍ以下とすると良かった。例えば、タング
ステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで
２０μΩｃｍ以下の比抵抗値を実現することができた。
【００４７】導電層（Ａ）１１１は１０ｎｍ〜５０ｎｍ
（好ましくは２０ｎｍ〜３０ｎｍ）とし、導電層（Ｂ）
１１２は２００ｎｍ〜４００ｎｍ（好ましくは２５０ｎ
ｍ〜３５０ｎｍ）とすれば良い。本実施形態では、導電
層（Ａ）１１１に５０ｎｍの厚さのＴａＮ膜を、導電層
（Ｂ）１１２には３５０ｎｍのＴａ膜を用い、いずれも
スパッタ法で形成した。ＴａＮ膜はＴａをターゲットと
してスパッタガスにＡｒと窒素との混合ガスを用いて成
膜した。ＴａはスパッタガスにＡｒを用いた。また、こ
れらのスパッタガス中に適量のＸｅやＫｒを加えておく
と、形成する膜の内部応力を緩和して膜の剥離を防止す
ることができる。α相のＴａ膜の抵抗率は２０μΩｃｍ
程度でありゲート電極に使用することができるが、β相
のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電
極とするには不向きであった。ＴａＮ膜はα相に近い結
晶構造を持つので、この上にＴａ膜を形成すればα相の
Ｔａ膜が容易に得られた。尚、図示しないが、導電層
（Ａ）１１１の下に２ｎｍ〜２０ｎｍ程度の厚さでリン
（Ｐ）をドープしたシリコン膜を形成しておくことは有
効である。これにより、その上に形成される導電膜の密
着性向上と酸化防止を図ると同時に、導電層（Ａ）また
は導電層（Ｂ）が微量に含有するアルカリ金属元素がゲ
ート絶縁膜１１０に拡散するのを防ぐことができる。い
ずれにしても、導電層（Ｂ）は抵抗率を１０μΩｃｍ〜
５００μΩｃｍの範囲ですることが好ましい。
【００４８】＜ゲート電極形成：図５（Ｂ）＞次に、フ
ォトレジストマスク１１３を形成し、導電層（Ａ）１１
１と導電層（Ｂ）１１２とを一括でエッチングしてゲー
ト電極１１４、１１５を形成する。例えば、ドライエッ
チング法によりＣＦ4とＯ2の混合ガス、またはＣｌ2を
用いて１Ｐａ〜２０Ｐａの反応圧力で行うことができ
る。ゲート電極１１４、１１５は、導電層（Ａ）から成
る１１４ａ、１１５ａと、導電層（Ｂ）から成る１１４
ｂ、１１５ｂとが一体として形成されている。この時、
ｎチャネル型ＴＦＴのゲート電極１１５は不純物領域１
０９の一部と、ゲート絶縁膜１１０を介して重なるよう
に形成する。また、ゲート電極は導電層（Ｂ）のみで形
成することも可能である。
【００４９】＜ｐ+ドープ工程：図５（Ｃ）＞次いで、
ｐチャネル型ＴＦＴのソース領域およびドレイン領域と
する不純物領域１１７を形成する。ここでは、ゲート電
極１１４をマスクとしてｐ型を付与する不純物元素を添
加し、自己整合的に不純物領域を形成する。このとき、
ｎチャネル型ＴＦＴを形成する島状半導体層はフォトレ
ジストマスク１１６で被覆しておく。そして、不純物領
域１１７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。この領域のボロン（Ｂ）濃度は３×１０20
ａｔｏｍｓ／ｃｍ3〜３×１０21ａｔｏｍｓ／ｃｍ3とな
るようにする。本明細書中では、ここで形成された不純
物領域１３４に含まれるｐ型を付与する不純物元素の濃
度を（ｐ+）と表す。
【００５０】＜ｎ+ドープ工程：図５（Ｄ）＞次に、ｎ
チャネル型ＴＦＴのソース領域またはドレイン領域を形
成する不純物領域１１８の形成を行った。ここでは、フ
ォスフィン（ＰＨ3）を用いたイオンドープ法で行い、
この領域のリン（Ｐ）濃度を１×１０20ａｔｏｍｓ／ｃ
ｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3とした。本明細書中
では、ここで形成された不純物領域１３８〜１４２に含
まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表
す。不純物領域１１７にも同時にリン（Ｐ）が添加され
るが、既に前の工程で添加されたボロン（Ｂ）濃度と比
較して不純物領域１１７に添加されたリン（Ｐ）濃度は
その１／２〜１／３程度なのでｐ型の導電性が確保さ
れ、ＴＦＴの特性に何ら影響を与えることはなかった。
【００５１】＜保護絶縁層形成、活性化工程、水素化工
程：図５（Ｅ）＞その後、それぞれの濃度で添加された
ｎ型またはｐ型を付与する不純物元素を活性化する工程
を熱アニール法で行う。この工程はファーネスアニール
法を用いれば良い。その他に、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）で行うこ
とができる。アニール処理は酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００℃
〜７００℃、代表的には５００℃〜６００℃で行うもの
であり、本実施形態では５００℃で４時間の熱処理を行
った。また、アニール処理の前に、５０ｎｍ〜２００ｎ
ｍの厚さの保護絶縁層１１９を酸化窒化シリコン膜や酸
化シリコン膜などで形成すると良い。酸化窒化シリコン
膜は表１のいずれの条件でも形成できるが、その他に
も、ＳｉＨ4を２７ｓｃｃｍ、Ｎ2Ｏを９００ｓｃｃｍと
して反応圧力１６０Ｐａ、基板温度３２５℃、放電電力
密度０．１Ｗ／ｃｍ2で形成すると良い。
【００５２】活性化の工程の後、さらに、３％〜１００
％の水素を含む雰囲気中で、３００℃〜４５０℃で１時
間〜１２時間の熱処理を行い、島状半導体層を水素化す
る工程を行った。この工程は熱的に励起された水素によ
り半導体層のダングリングボンドを終端する工程であ
る。水素化の他の手段として、プラズマ水素化（プラズ
マにより励起された水素を用いる）を行っても良い。
【００５３】＜層間絶縁層、ソース配線およびドレイン
配線形成、パッシベーション膜形成：図５（Ｆ）＞活性
化および水素化の工程が終了したら、保護絶縁層上にさ
らに酸化窒化シリコン膜または酸化シリコン膜を積層さ
せ、層間絶縁層１２０を形成する。酸化窒化シリコン膜
は保護絶縁層１１９と同様にしてＳｉＨ4を２７ｓｃｃ
ｍ、Ｎ2Ｏを９００ｓｃｃｍとして反応圧力１６０Ｐ
ａ、基板温度３２５℃とし、放電電力密度を０．１５Ｗ
／ｃｍ2として、５００ｎｍ〜１５００ｎｍ（好ましく
は６００ｎｍ〜８００ｎｍ）の厚さで形成する。
【００５４】そして、層間絶縁層１２０および保護絶縁
層１１９ＴＦＴのソース領域またはドレイン領域に達す
るコンタクトホールを形成し、ソース配線１２１、１２
４と、ドレイン配線１２２、１２３を形成する。図示し
ていないが、本実施形態ではこの電極を、Ｔｉ膜を６０
ｎｍ、窒化チタン膜（ＴｉＮ）を４０ｎｍ、Ｓｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１００ｎｍをスパッ
タ法で連続して形成した４層構造の積層膜とした。
【００５５】次に、パッシベーション膜１２５として、
窒化シリコン膜または酸化窒化シリコン膜を５０ｎｍ〜
５００ｎｍ（代表的には１００ｎｍ〜３５０ｎｍ）の厚
さで形成する。さらに、この状態で水素化処理を行うと
ＴＦＴの特性向上に対して好ましい結果が得られた。例
えば、３％〜１００％の水素を含む雰囲気中で、３００
℃〜４５０℃で１時間〜１２時間の熱処理を行うと良
く、あるいはプラズマ水素化法を用いても同様の効果が
得られた。
【００５６】こうして基板１０１上に、ｎチャネル型Ｔ
ＦＴ１３４とｐチャネル型ＴＦＴ１３３とを完成させる
ことができた。ｐチャネル型ＴＦＴ１３３には、島状半
導体層１０４にチャネル形成領域１２６、ソース領域１
２７、ドレイン領域１２８を有している。ｎチャネル型
ＴＦＴ１３４には、島状半導体層１０５にチャネル形成
領域１２９、ゲート電極１１５と重なるＬＤＤ領域１３
０（以降、このようなＬＤＤ領域をＬｏｖと記す）、ソ
ース領域１３２、ドレイン領域１３１を有している。こ
のＬｏｖ領域のチャネル長方向の長さは、チャネル長３
μｍ〜８μｍに対して、０．５μｍ〜３．０μｍ（好ま
しくは１．０μｍ〜１．５μｍ）とした。図２ではそれ
ぞれのＴＦＴをシングルゲート構造としたが、ダブルゲ
ート構造でも良いし、複数のゲート電極を設けたマルチ
ゲート構造としても差し支えない。
【００５７】このようにして作製したＴＦＴの特性の基
板内のバラツキを評価した結果が前述の図１および図２
である。図に示すように、バックチャネル側に設けた二
層のブロッキング膜の二層目（上層）となる酸化窒化シ
リコン膜（Ｂ）の膜厚が５０ｎｍであるとき、バラツキ
を小さくすることができた。このことから、二層のブロ
ッキング膜の膜厚および膜質には最適な範囲があり、適
した組み合わせとすることによりＴＦＴの特性を安定化
させるだけではなく、ＶｔｈやＳ値のバラツキを低減さ
せることができた。
【００５８】
【実施例】［実施例１］本発明の実施例を図６〜図１０
を用いて説明する。ここでは画素部の画素ＴＦＴと、画
素部の周辺に設けられる駆動回路のＴＦＴを同一基板上
に作製する方法について工程に従って詳細に説明する。
但し、説明を簡単にするために、制御回路ではシフトレ
ジスタ回路、バッファ回路などの基本回路であるＣＭＯ
Ｓ回路と、サンプリング回路を形成するｎチャネル型Ｔ
ＦＴとを図示することにする。
【００５９】図６（Ａ）において、基板２０１にはバリ
ウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス
基板を用いる。本実施例ではアルミノホウケイ酸ガラス
基板を用いた。この時ガラス歪み点よりも１０℃〜２０
℃程度低い温度であらかじめ熱処理しておいても良い。
この基板２０１のＴＦＴを形成する表面には、酸化窒化
シリコン膜（Ａ）２０２ａを５０ｎｍ〜１００ｎｍの厚
さに形成し、さらにその上に酸化窒化シリコン膜（Ｂ）
２０２ｂを３０ｎｍ〜７０ｎｍに積層させてブロッキン
グ層２０２とする。本実施例では酸化窒化シリコン膜
（Ａ）２０２ａを５０ｎｍの厚さに形成し、酸化窒化シ
リコン膜（Ｂ）２０２ｂを５０ｎｍに積層させブロッキ
ング層２０２とした。このような構成のブロッキング層
を形成することで、基板２０１からのアルカリ金属元素
をはじめとする不純物拡散を防ぐだけでなく、ＴＦＴの
電気的特性のバラツキを低減させることができる。
【００６０】次に、２５ｎｍ〜８０ｎｍ（好ましくは３
０ｎｍ〜６０ｎｍ）の厚さで非晶質構造を有する半導体
層２０３ａを、プラズマＣＶＤ法やスパッタ法などの公
知の方法で形成する。本実施例では、プラズマＣＶＤ法
で非晶質シリコン膜を５４ｎｍの厚さに形成した。非晶
質構造を有する半導体膜としては、非晶質半導体膜や微
結晶半導体膜があり、非晶質シリコンゲルマニウム膜な
どの非晶質構造を有する化合物半導体膜を適用しても良
い。また、ブロッキング層２０２と非晶質シリコン層２
０３ａとは同じ成膜法で形成することが可能であるの
で、両者を連続形成しても良い。下地膜を形成した後、
一旦大気雰囲気に晒さないことでその表面の汚染を防ぐ
ことが可能となり、しきい値電圧の変動を低減させるこ
とができる。（図６（Ａ））
【００６１】そして、公知の結晶化技術を使用して非晶
質シリコン層２０３ａから結晶質シリコン層２０３ｂを
形成する。例えば、レーザーアニール法や熱アニール法
（固相成長法）を適用すれば良いが、ここでは特開平７
−１３０６５２号公報で開示された技術に従って、触媒
元素を用いる結晶化法で結晶質シリコン層２０３ｂを形
成した。まず、重量換算で１０ｐｐｍの触媒元素を含む
水溶液をスピンコート法で塗布して触媒元素を含有する
層を形成した（図示せず）。触媒元素にはニッケル（Ｎ
ｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであ
る。結晶化の工程では、まず４００℃〜５００℃で１時
間程度の熱処理を行い、非晶質シリコン膜の含有水素量
を５ａｔｏｍ％以下にする。そして、ファーネスアニー
ル法を用い、窒素雰囲気中で５５０℃〜６００℃で１時
間〜８時間の熱アニールを行う。以上の工程までで結晶
質シリコン膜を得ることができる。この状態で表面に残
存する触媒元素の濃度は３×１０10ａｔｏｍｓ／ｃｍ 3
〜２×１０11ａｔｏｍｓ／ｃｍ2であった。その後、結
晶化率を高めるためにレーザーアニール法を併用しても
良い。例えば、ＸＣｌエキシマレーザー（波長３０８ｎ
ｍ）を用い、光学系で線状ビームを形成して、発振周波
数５Ｈｚ〜５０Ｈｚ、エネルギー密度１００ｍＪ／ｃｍ
2〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラッ
プ割合を８０％〜９８％として照射する。このようにし
て、結晶性シリコン膜２０３ｂを得る。（図６（Ｂ））
【００６２】そして、結晶質シリコン膜２０３ｂをエッ
チング処理して島状に分割し、島状半導体層２０４〜２
０７を形成し活性層とする。その後、プラズマＣＶＤ法
や減圧ＣＶＤ法、またはスパッタ法により５０ｎｍ〜１
００ｎｍの厚さの酸化シリコン膜によるマスク層２０８
を形成する。例えば、減圧ＣＶＤ法でＳｉＨ4とＯ2との
混合ガスを用い、２６６Ｐａにおいて４００℃に加熱し
て酸化シリコン膜を形成する。（図６（Ｃ））
【００６３】そしてチャネルドープ工程を行う。まず、
フォトレジストマスク２０９を設け、ｎチャネル型ＴＦ
Ｔを形成する島状半導体層２０５〜２０７の全面にしき
い値電圧を制御する目的で１×１０16ａｔｏｍｓ／ｃｍ
3〜５×１０17ａｔｏｍｓ／ｃｍ3程度の濃度でｐ型を付
与する不純物元素としてボロン（Ｂ）を添加した。ボロ
ン（Ｂ）の添加はイオンドープ法で実施しても良いし、
非晶質シリコン膜を成膜するときに同時に添加しておく
こともできる。ここでのボロン（Ｂ）添加は必ずしも必
要ではないが、ボロン（Ｂ）を添加した半導体層２１０
〜２１２はｎチャネル型ＴＦＴのしきい値電圧を所定の
範囲内に収めるために形成することが好ましい。（図６
（Ｄ））
【００６４】駆動回路のｎチャネル型ＴＦＴのＬＤＤ領
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層２１０、２１１に選択的に添加する。そのた
め、あらかじめフォトレジストマスク２１３〜２１６を
形成した。ここではリン（Ｐ）を添加すべく、フォスフ
ィン（ＰＨ3）を用いたイオンドープ法を適用した。形
成された不純物領域（ｎ-）２１７、２１８のリン
（Ｐ）濃度は２×１０16ａｔｏｍｓ／ｃｍ3〜５×１０
19ａｔｏｍｓ／ｃｍ3のとする。また、不純物領域２１
９は、画素部の保持容量を形成するための半導体層であ
り、この領域にも同じ濃度でリン（Ｐ）を添加した。
（図７（Ａ））
【００６５】次に、マスク層２０８をフッ酸などにより
除去して、図６（Ｄ）と図７（Ａ）で添加した不純物元
素を活性化させる工程を行う。活性化は、窒素雰囲気中
で５００℃〜６００℃で１時間〜４時間の熱アニール
や、レーザーアニールの方法により行うことができる。
また、両者を併用して行っても良い。なお、レーザー光
の照射条件には何ら限定される事項はなく、実施者が適
宣決定すれば良い。
【００６６】そして、ゲート絶縁膜２２０をプラズマＣ
ＶＤ法またはスパッタ法を用いて４０ｎｍ〜１５０ｎｍ
の厚さでシリコンを含む絶縁膜で形成する。例えば酸化
窒化シリコン膜（Ｂ）で形成する。ゲート絶縁膜には、
他のシリコンを含む絶縁膜を単層または積層構造として
用いても良い。（図７（Ｂ））
【００６７】次に、ゲート電極を形成するために第１の
導電層を成膜する。本実施例では導電性の窒化物金属膜
から成る導電層（Ａ）２２１と金属膜から成る導電層
（Ｂ）２２２とを積層させた。ここでは、スパッタ法で
導電層（Ａ）２２１は窒化タンタル（ＴａＮ）で５０ｎ
ｍの厚さに形成し、導電層（Ｂ）２２２をタンタル（Ｔ
ａ）で３５０ｎｍの厚さに形成した。（図７（Ｃ））
【００６８】次に、フォトレジストマスク２２３〜２２
７を形成し、導電層（Ａ）２２１と導電層（Ｂ）２２２
とを一括でエッチングしてゲート電極２２８〜２３１と
容量配線２３２を形成する。ゲート電極２２８〜２３１
と容量配線２３２は、導電層（Ａ）から成る２２８ａ〜
２３２ａと、導電層（Ｂ）から成る２２８ｂ〜２３２ｂ
とが一体として形成されている。この時、駆動回路に形
成するゲート電極２２９、２３０は不純物領域２１７、
２１８の一部と、ゲート絶縁膜２２０を介して重なるよ
うに形成する。（図７（Ｄ））
【００６９】次いで、駆動回路のｐチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極２２８をマスクとして、自己整合的に不
純物領域を形成する。ｎチャネル型ＴＦＴが形成される
領域はフォトレジストマスク２３３で被覆しておく。そ
して、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不
純物領域（ｐ+）２３４を１×１０21ａｔｏｍｓ／ｃｍ3
の濃度で形成した。（図８（Ａ））
【００７０】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行う。レジストのマスク２３５〜２３７を形成
し、ｎ型を付与する不純物元素を添加して不純物領域２
３８〜２４２を形成する。ここでは、フォスフィン（Ｐ
Ｈ3）を用いたイオンドープ法で行い、不純物領域
（ｎ+）２３８〜２４２の（Ｐ）濃度を５×１０20ａｔ
ｏｍｓ／ｃｍ3とする。不純物領域２３８には、既に前
工程で添加されたボロン（Ｂ）が含まれているが、それ
に比して１／２〜１／３の濃度でリン（Ｐ）が添加され
るので、添加されたリン（Ｐ）の影響は考えなくても良
く、ＴＦＴの特性に何ら影響を与えることはない。（図
８（Ｂ））
【００７１】そして、画素部のｎチャネル型ＴＦＴのＬ
ＤＤ領域を形成するために、ｎ型を付与する不純物添加
の工程を行う。ここではゲート電極２３１をマスクとし
て自己整合的にｎ型を付与する不純物元素をイオンドー
プ法で添加する。添加するリン（Ｐ）の濃度は５×１０
16ａｔｏｍｓ／ｃｍ3とし、図７（Ａ）および図８
（Ａ）と図８（Ｂ）で添加する不純物元素の濃度よりも
低濃度で添加することで、実質的には不純物領域
（ｎ--）２４３、２４４のみが形成される。（図８
（Ｃ））
【００７２】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール法を用
いた熱アニール法、レーザーアニール法、またはラピッ
ドサーマルアニール法（ＲＴＡ法）で行うことができ
る。ここではファーネスアニール法で活性化工程を行
う。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下の窒素雰囲気中で４００℃〜７００℃、代
表的には５００℃〜６００℃で行うものである。
【００７３】この熱アニールにおいて、ゲート電極２２
８〜２３１と容量配線２３２形成するＴａ膜２２８ｂ〜
２３２ｂは、表面から５ｎｍ〜８０ｎｍの厚さでＴａＮ
から成る導電層（Ｃ）２２８ｃ〜２３２ｃが形成され
る。その他に導電層（Ｂ）２２８ｂ〜２３２ｂがタング
ステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形
成され、チタン（Ｔｉ）の場合には窒化チタン（Ｔｉ
Ｎ）を形成することができる。また、窒素またはアンモ
ニアなどを用いた窒素を含むプラズマ雰囲気にゲート電
極２２８〜２３１を晒しても同様に形成することができ
る。さらに、３％〜１００％の水素を含む雰囲気中で、
３００℃〜４５０℃で１時間〜１２時間の熱アニールを
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。
【００７４】本実施例のように、島状半導体層を非晶質
シリコン膜から触媒元素を用いる結晶化の方法で作製し
た場合、島状半導体層中には微量（１×１０17ａｔｏｍ
ｓ／ｃｍ3〜１×１０19ａｔｏｍｓ／ｃｍ3程度）の触媒
元素が残留する。勿論、そのような状態でもＴＦＴを完
成させることが可能であるが、残留する触媒元素を少な
くともチャネル形成領域から除去する方がより好まし
い。この触媒元素を除去する手段の一つにリン（Ｐ）に
よるゲッタリング作用を利用する手段がある。ゲッタリ
ングに必要なリン（Ｐ）の濃度は図８（Ｂ）で形成する
不純物領域（ｎ+）と同程度であれば良く、ここで実施
される活性化工程の熱アニールにより、ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から
触媒元素を不純物領域２３８〜２４２に偏析させゲッタ
リングをすることができる。その結果不純物領域２３８
〜２４２には１×１０17ａｔｏｍｓ／ｃｍ3〜１×１０
19ａｔｏｍｓ／ｃｍ3程度の触媒元素が偏析する。（図
８（Ｄ））
【００７５】図１１（Ａ）および図１２（Ａ）はここま
での工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面
およびＣ−Ｃ'断面は図８（Ｄ）のＡ−Ａ'およびＣ−
Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'
断面は図１３（Ａ）および図１４（Ａ）の断面図に対応
している。図１１および図１２の上面図はゲート絶縁膜
を省略しているが、ここまでの工程で少なくとも島状半
導体層２０４〜２０７上にゲート電極２２８〜２３１と
容量配線２３２が図に示すように形成されている。
【００７６】活性化および水素化の工程が終了したら、
ゲート配線とする第２の導電層を形成する。この第２の
導電層は低抵抗材料であるアルミニウム（Ａｌ）や銅
（Ｃｕ）を主成分とする導電層（Ｄ）で形成する。いず
れにしても、第２の導電層の抵抗率は０．１μΩｃｍ〜
１０μΩｃｍ程度とする。さらに、チタン（Ｔｉ）やタ
ンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）から成る導電層（Ｅ）を積層形成すると良い。本実
施例では、チタン（Ｔｉ）を０．１重量％〜２重量％含
むアルミニウム（Ａｌ）膜を導電層（Ｄ）２４５とし、
チタン（Ｔｉ）膜を導電層（Ｅ）２４６として形成す
る。導電層（Ｄ）２４５は２００ｎｍ〜４００ｎｍ（好
ましくは２５０ｎｍ〜３５０ｎｍ）とすれば良く、導電
層（Ｅ）２４６は５０ｎｍ〜２００ｎｍ（好ましくは１
００ｎｍ〜１５０ｎｍ）で形成すれば良い。（図９
（Ａ））
【００７７】そして、ゲート電極に接続するゲート配線
を形成するために導電層（Ｅ）２４６と導電層（Ｄ）２
４５とをエッチング処理して、ゲート配線２４７、２４
８と容量配線２４９を形成する。エッチング処理は最初
にＳｉＣｌ4とＣｌ2とＢＣｌ 3との混合ガスを用いたド
ライエッチング法で導電層（Ｅ）の表面から導電層
（Ｄ）の途中まで除去し、その後リン酸系のエッチング
溶液によるウエットエッチングで導電層（Ｄ）を除去す
ることにより、下地との選択加工性を保ってゲート配線
を形成することができる。
【００７８】図１１（Ｂ）および図１２（Ｂ）はこの状
態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図
９（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。ま
た、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１３（Ｂ）およ
び図１４（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応してい
る。図１１（Ｂ）および図１２（Ｂ）において、ゲート
配線１４７、１４８の一部は、ゲート電極１２８、１２
９、１３１の一部と重なり電気的に接触している。この
様子はＢ−Ｂ'断面およびＤ−Ｄ'断面に対応した図１３
（Ｂ）および図１４（Ｂ）の断面構造図からも明らか
で、第１の導電層を形成する導電層（Ｃ）と第２の導電
層を形成する導電層（Ｄ）とが電気的に接触している。
【００７９】第１の層間絶縁膜２５０は５００ｎｍ〜１
５００ｎｍの厚さで酸化シリコン膜または酸化窒化シリ
コン膜で形成する。その後、それぞれの島状半導体層に
形成されたソース領域またはドレイン領域に達するコン
タクトホールを形成し、ソース配線２５１〜２５４と、
ドレイン配線２５５〜２５８を形成する。
【００８０】次に、パッシベーション膜２５９として、
窒化シリコン膜、酸化シリコン膜、または酸化窒化シリ
コン膜を５０ｎｍ〜５００ｎｍ（代表的には１００ｎｍ
〜３００ｎｍ）の厚さで形成する。この状態で水素化処
理を行うとＴＦＴの特性向上に対して好ましい結果が得
られる。例えば、３％〜１００％の水素を含む雰囲気中
で、３００℃〜４５０℃で１時間〜１２時間の熱処理を
行うと良く、あるいはプラズマ水素化法を用いても同様
の効果が得られる。なお、ここで後に画素電極とドレイ
ン配線を接続するためのコンタクトホールを形成する位
置において、パッシベーション膜２５９に開口部を形成
しておいても良い。（図９（Ｃ））
【００８１】図１１（Ｃ）および図１２（Ｃ）のはこの
状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は
図９（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。ま
た、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１３（Ｃ）およ
び図１４（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応してい
る。図１１（Ｃ）と図１２（Ｃ）では第１の層間絶縁膜
を省略して示すが、島状半導体層２０４、２０５、２０
７の図示されていないソースおよびドレイン領域にソー
ス配線２５１、２５２、２５４とドレイン配線２５５、
２５６、２５８が第１の層間絶縁膜に形成されたコンタ
クトホールを介して接続している。
【００８２】その後、有機樹脂からなる第２の層間絶縁
膜２６０を１．０μｍ〜２．５μｍの厚さに形成する。
有機樹脂としては、ポリイミド、アクリル、ポリアミ
ド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）
等を使用することができる。ここでは、基板に塗布後、
熱重合するタイプのポリイミドを用い、３００℃で焼成
して形成した。そして、第２の層間絶縁膜２６０にドレ
イン配線２５８に達するコンタクトホールを形成し、画
素電極２６１、２６２を形成する。画素電極は、透過型
液晶表示装置とする場合には透明導電膜を用いれば良
く、反射型の液晶表示装置とする場合には金属膜を用い
れば良い。本実施例では透過型の液晶表示装置とするた
めに、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍ
の厚さにスパッタ法で形成した。（図１０）
【００８３】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ３０１、第
１のｎチャネル型ＴＦＴ３０２、第２のｎチャネル型Ｔ
ＦＴ３０３、画素部には画素ＴＦＴ３０４、保持容量３
０５が形成した。本明細書では便宜上このような基板を
アクティブマトリクス基板と呼ぶ。
【００８４】駆動回路のｐチャネル型ＴＦＴ３０１に
は、島状半導体層２０４にチャネル形成領域３０６、ソ
ース領域３０７ａ、３０７ｂ、ドレイン領域３０８ａ，
３０８ｂを有している。第１のｎチャネル型ＴＦＴ３０
２には、島状半導体層２０５にチャネル形成領域３０
９、ゲート電極２２９と重なるＬＤＤ領域（Ｌｏｖ）３
１０、ソース領域３１１、ドレイン領域３１２を有して
いる。このＬｏｖ領域のチャネル長方向の長さは０．５
μｍ〜３．０μｍ、好ましくは１．０μｍ〜１．５μｍ
とした。第２のｎチャネル型ＴＦＴ３０３には、島状半
導体層２０６にチャネル形成領域３１３、Ｌｏｖ領域と
Ｌｏｆｆ領域（ゲート電極と重ならないＬＤＤ領域であ
り、以降Ｌｏｆｆ領域と記す）とが形成され、このＬｏ
ｆｆ領域のチャネル長方向の長さは０．３μｍ〜２．０
μｍ、好ましくは０．５μｍ〜１．５μｍである。画素
ＴＦＴ３０４には、島状半導体層２０７にチャネル形成
領域３１８、３１９、Ｌｏｆｆ領域３２０〜３２３、ソ
ースまたはドレイン領域３２４〜３２６を有している。
Ｌｏｆｆ領域のチャネル長方向の長さは０．５μｍ〜
３．０μｍ、好ましくは１．５μｍ〜２．５μｍであ
る。さらに、容量配線２３２、２４９と、ゲート絶縁膜
と同じ材料から成る絶縁膜と、画素ＴＦＴ３０４のドレ
イン領域３２６に接続し、ｎ型を付与する不純物元素が
添加された半導体層３２７とから保持容量３０５が形成
されている。図１０では画素ＴＦＴ３０４をダブルゲー
ト構造としたが、シングルゲート構造でも良いし、複数
のゲート電極を設けたマルチゲート構造としても差し支
えない。
【００８５】以上の様に本発明は実施形態で示したよう
に、ブロッキング層２０２を酸化窒化シリコン膜（Ａ）
と酸化窒化シリコン膜（Ｂ）で形成することにより、完
成したＴＦＴにおいてＴＦＴの電気的の特性を安定化さ
せるだけではなく、ＶｔｈやＳ値のバラツキを低減させ
ることができる。その結果、液晶表示装置の階調表現の
再現性、特に中間色の再現性を向上させ、さらに駆動電
圧を低くすることができ消費電力を低くすることができ
る。
【００８６】［実施例２］本実施例では、実施例１で作
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置を作製する工程を説明する。図１
５に示すように、図１０の状態のアクティブマトリクス
基板に対し、配向膜６０１を形成する。通常液晶表示素
子の配向膜にはポリイミド樹脂が多く用いられている。
対向側の対向基板６０２には、遮光膜６０３、透明導電
膜６０４および配向膜６０５を形成した。配向膜を形成
した後、ラビング処理を施して液晶分子がある一定のプ
レチルト角を持って配向するようにする。そして、画素
マトリクス回路と、ＣＭＯＳ回路が形成されたアクティ
ブマトリクス基板と対向基板とを、公知のセル組み工程
によってシール材やスペーサ（共に図示せず）などを介
して貼りあわせる。その後、両基板の間に液晶材料６０
６を注入し、封止剤（図示せず）によって完全に封止し
た。液晶材料には公知の液晶材料を用いれば良い。この
ようにして図１５に示すアクティブマトリクス型液晶表
示装置が完成する。
【００８７】次に、このアクティブマトリクス型液晶表
示装置の構成を、図１６の斜視図および図２０の上面図
を用いて説明する。尚、図１６と図１７は、図６〜図１
０と図１５の断面構造図と対応付けるため、共通の符号
を用いている。また、図１７で示すＥ−Ｅ’に沿った断
面構造は、図１０に示す画素マトリクス回路の断面図に
対応している。
【００８８】図１６においてアクティブマトリクス基板
は、ガラス基板２０１上に形成された、画素部４０６
と、走査信号駆動回路４０４と、画像信号駆動回路４０
５で構成される。表示領域には画素ＴＦＴ３０４が設け
られ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本
として構成されている。走査信号駆動回路４０４と、画
像信号駆動回路４０５はそれぞれゲート配線２３１とソ
ース配線２５４で画素ＴＦＴ３０４に接続している。ま
た、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔ Ｃｉｒｃ
ｕｉｔ）７３１が外部入力端子７３４に接続され、入力
配線４０２、４０３でそれぞれの駆動回路に接続してい
る。
【００８９】図１７は表示領域４０６のほぼ一画素分を
示す上面図である。ゲート配線２４８は、図示されてい
ないゲート絶縁膜を介してその下の半導体層２０７と交
差している。図示はしていないが、半導体層には、ソー
ス領域、ドレイン領域、ｎ--領域でなるＬoff領域が形
成されている。また、２６３はソース配線２５４とソー
ス領域３２４とのコンタクト部、２６４はドレイン配線
２５８とドレイン領域３２６とのコンタクト部、２６５
はドレイン配線２５８と画素電極２６１のコンタクト部
である。保持容量３０５は、画素ＴＦＴ３０４のドレイ
ン領域３２６から延在する半導体層３２７とゲート絶縁
膜を介して容量配線２３２、２４９が重なる領域で形成
されている。
【００９０】なお、本実施例のアクティブマトリクス型
液晶表示装置は、実施例１で説明した構造と照らし合わ
せて説明したが、実施例１の構成に限定されるものでな
く、実施形態１で示した工程を実施例１に応用して完成
させたアクティブマトリクス基板を用いても良い。いず
れにしても、本発明におけるブロッキング層を設けたア
クティブマトリクス基板であれば自由に組み合わせてア
クティブマトリクス型液晶表示装置を作製することがで
きる。
【００９１】〔実施例３〕本発明を実施して作製された
アクティブマトリクス基板および液晶表示装置は様々な
電気光学装置に用いることができる。即ち、それら電気
光学装置を表示部として組み込んだ電子機器全てに本発
明を実施できる。
【００９２】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１８および図１９に示す。
【００９３】図１８（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４で構成される。本発明を画像
入力部２００２、表示部２００３やその他の信号制御回
路に適用することができる。
【００９４】図１８（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本発明を表示部２１０２、音声入力部
２１０３やその他の信号制御回路に適用することができ
る。
【００９５】図１８（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本発明は表示部２２０５や
その他の信号制御回路に適用できる。
【００９６】図１８（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本発明は表示部２３０２やその他の信
号制御回路に適用することができる。
【００９７】図１８（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示部２４０２やその他の
信号制御回路に適用することができる。
【００９８】図１８（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）で構成される。
本発明を表示部２５０２やその他の信号制御回路に適用
することができる。
【００９９】図１９（Ａ）はフロント型プロジェクター
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示部やその他の信
号制御回路に適用することができる。
【０１００】図１９（Ｂ）はリア型プロジェクターであ
り、本体２７０１、光源光学系および表示装置２７０
２、ミラー２７０３、スクリーン２７０４で構成され
る。本発明は表示部やその他の信号制御回路に適用する
ことができる。
【０１０１】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施形態１、実施例１
および実施例２のどのような組み合わせからなる構成を
用いても実現することができる。
【０１０２】
【発明の効果】基板上に形成したＴＦＴを有する半導体
装置において、基板上に接して酸化窒化シリコン膜
（Ａ）を５０ｎｍ〜１００ｎｍ形成し、さらに酸化窒化
シリコン膜（Ｂ）を３０ｎｍ〜７０ｎｍ積層してブロッ
キング膜とすることで、活性層がアルカリ金属元素など
の不純物で汚染されるのを防止するのみでなく、基板面
内のＴＦＴにおけるＶｔｈやＳ値などのＴＦＴの電気的
特性の値のバラツキを小さくすることができる。
【０１０３】このような方法で作製されたＴＦＴを用い
れば、駆動電圧および消費電力が低く、さらに階調表現
の再現性が高いアクティブマトリクス型の液晶表示装置
を作製することができる。
【図面の簡単な説明】
【図１】 酸化窒化シリコン膜（Ｂ）の膜厚を変化させ
たときのｐチャネル型ＴＦＴのＶｔｈのバラツキを示す
図
【図２】 酸化窒化シリコン膜（Ｂ）の膜厚を変化させ
たときのｐチャネル型ＴＦＴのＳ値のバラツキを示す図
【図３】 Ｖｔｈの９９％のバラツキの幅と酸化窒化シ
リコン膜（Ｂ）の膜厚との関係を示す図
【図４】 実施形態１のＴＦＴの作製工程を示す図
【図５】 実施形態１のＴＦＴの作製工程を示す図
【図６】 実施例１のＴＦＴの作製工程を示す断面図
【図７】 実施例１のＴＦＴの作製工程を示す断面図
【図８】 実施例１のＴＦＴの作製工程を示す断面図
【図９】 実施例１のＴＦＴの作製工程を示す断面図
【図１０】 実施例１のＴＦＴの作製工程を示す断面図
【図１１】 実施例１の駆動回路ＴＦＴの作製工程を示
す上面図
【図１２】 実施例１の画素ＴＦＴ、保持容量のＴＦＴ
の作製工程を示す上面図
【図１３】 実施例１の駆動回路ＴＦＴの作製工程を示
す上面図
【図１４】 実施例１の画素ＴＦＴ、保持容量のＴＦＴ
の作製工程を示す上面図
【図１５】 実施例２の液晶表示装置の構造を示す断面
図
【図１６】 実施例２の液晶表示装置の構造を示す斜視
図
【図１７】 実施例２の表示領域を示す上面図
【図１８】 実施例３の電子機器の例を示す図
【図１９】 実施例３の電子機器の例を示す図
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/318 Ｈ０１Ｌ 29/78 ６２６Ｃ Ｈ０４Ｎ 5/66 １０２ Ｇ０２Ｆ 1/136 ５００ (72)発明者 伊藤 政隆 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 小川 裕之 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 JA28 JB57 KA07 MA05 MA08 MA18 MA26 MA29 MA30 NA24 PA01 5C058 AA06 AB01 BA35 5C094 AA03 AA07 AA22 BA03 BA43 CA19 CA25 EA04 EA07 EB05 FB14 JA08 5F058 AD04 AF04 AH02 BA05 BB06 BB07 BD01 BD15 BF04 BF07 BF09 BF23 BF25 BF29 BF30 BJ10 5F110 AA08 AA30 BB02 BB04 CC02 DD02 DD15 DD17 DD25 EE01 EE04 EE05 EE06 EE11 EE14 EE15 EE28 FF02 FF03 FF04 FF09 FF28 FF30 GG01 GG02 GG13 GG25 GG28 GG32 GG34 GG43 GG45 GG51 HJ01 HJ04 HJ12 HJ23 HL01 HL04 HL05 HL12 HL23 HM15 NN03 NN04 NN22 NN23 NN24 NN35 NN72 NN78 PP02 PP03 PP04 PP05 PP06 PP13 PP34 PP35 QQ04 QQ09 QQ11 QQ24 QQ25 QQ28

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】基板上にＴＦＴを設けた半導体装置であっ
    て、 前記基板に接して形成した酸化窒化シリコン膜（Ａ）
    と、該酸化窒化シリコン膜（Ａ）に接して形成した酸化
    窒化シリコン膜（Ｂ）と、該酸化窒化シリコン膜（Ｂ）
    上に形成した半導体層とを有し、 前記酸化窒化シリコン膜（Ａ）の酸素に対する窒素の組
    成比は０．６以上１．５以下であり、 前記酸化窒化シリコン膜（Ｂ）の酸素に対する窒素の組
    成比は０．０１以上０．４以下であり、 前記酸化窒化シリコン膜（Ａ）の膜厚は５０ｎｍ以上１
    ００ｎｍ以下であり、 前記酸化窒化シリコン膜（Ｂ）の膜厚は３０ｎｍ以上７
    ０ｎｍ以下であることを特徴とする半導体装置。
  2. 【請求項２】基板上にＴＦＴを設けた半導体装置であっ
    て、 前記基板に接して形成した酸化窒化シリコン膜（Ａ）
    と、該酸化窒化シリコン膜（Ａ）に接して形成した酸化
    窒化シリコン膜（Ｂ）と、該酸化窒化シリコン膜（Ｂ）
    上に形成した半導体層とを有し、 前記酸化窒化シリコン膜（Ａ）の酸素濃度は２０ａｔｏ
    ｍｉｃ％以上３０ａｔｏｍｉｃ％以下であり、かつ、窒
    素濃度は２０ａｔｏｍｉｃ％以上３０ａｔｏｍｉｃ％以
    下であり、 前記酸化窒化シリコン膜（Ｂ）の酸素濃度は５５ａｔｏ
    ｍｉｃ％以上６５ａｔｏｍｉｃ％以下であり、かつ、窒
    素濃度は１ａｔｏｍｉｃ％以上２０ａｔｏｍｉｃ％以下
    であり、 前記酸化窒化シリコン膜（Ａ）の膜厚は５０ｎｍ以上１
    ００ｎｍ以下であり、 前記酸化窒化シリコン膜（Ｂ）の膜厚は３０ｎｍ以上７
    ０ｎｍ以下であることを特徴とする半導体装置。
  3. 【請求項３】基板上にＴＦＴを設けた半導体装置であっ
    て、 前記基板に接して形成した酸化窒化シリコン膜（Ａ）
    と、該酸化窒化シリコン膜（Ａ）に接して形成した酸化
    窒化シリコン膜（Ｂ）と、該酸化窒化シリコン膜（Ｂ）
    上に形成した半導体層とを有し、 前記酸化窒化シリコン膜（Ａ）はＳｉＨ4、ＮＨ3および
    Ｎ2Ｏを含むガスを原料にして作製される膜であり、 前記酸化窒化シリコン膜（Ｂ）はＳｉＨ4およびＮ2Ｏを
    含むガスを原料にして作製される膜であり、 前記酸化窒化シリコン膜（Ａ）の膜厚は５０ｎｍ以上１
    ００ｎｍ以下であり、 前記酸化窒化シリコン膜（Ｂ）の膜厚は３０ｎｍ以上７
    ０ｎｍ以下であることを特徴とする半導体装置。
  4. 【請求項４】請求項１乃至請求項３のいずれか一項にお
    いて、 前記酸化窒化シリコン膜（Ａ）の酸素に対する水素の組
    成比は０．３以上１．５以下であり、 前記酸化窒化シリコン膜（Ｂ）の酸素に対する水素の組
    成比は０．００１以上０．１５以下であることを特徴と
    する半導体装置。
  5. 【請求項５】請求項１乃至請求項３のいずれか一項にお
    いて、 前記酸化窒化シリコン膜（Ａ）の水素濃度は１０ａｔｏ
    ｍｉｃ％以上２０ａｔｏｍｉｃ％以下であり、 前記酸化窒化シリコン膜（Ｂ）の水素濃度は０．１ａｔ
    ｏｍｉｃ％以上１０ａｔｏｍｉｃ％以下であることを特
    徴とする半導体装置。
  6. 【請求項６】請求項１乃至請求項３のいずれか一項にお
    いて、 前記酸化窒化シリコン膜（Ａ）は、密度が８×１０22ａ
    ｔｏｍｓ／ｃｍ3以上２×１０22ａｔｏｍｓ／ｃｍ3以下
    であり、前記酸化窒化シリコン膜（Ｂ）は、密度が６×
    １０22ａｔｏｍｓ／ｃｍ3以上９×１０22ａｔｏｍｓ／
    ｃｍ3以下であることを特徴とする半導体装置。
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