JP2001015764A - 半導体装置およびその作製方法 - Google Patents
半導体装置およびその作製方法Info
- Publication number
- JP2001015764A JP2001015764A JP2000130314A JP2000130314A JP2001015764A JP 2001015764 A JP2001015764 A JP 2001015764A JP 2000130314 A JP2000130314 A JP 2000130314A JP 2000130314 A JP2000130314 A JP 2000130314A JP 2001015764 A JP2001015764 A JP 2001015764A
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxynitride
- oxynitride film
- tft
- semiconductor device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 アルカリ金属元素を含むガラスを基板とする
ＴＦＴの電気特性のばらつきをなくし、信頼性の高い製
造方法を提供する。 【解決手段】 基板ガラス１０１のバックチャネル側
に、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シ
リコン膜１０２ａと、ＳｉＨ4、Ｎ2Ｏから作製される酸
化窒化シリコン膜１０２ｂとをそれぞれ酸素濃度、窒素
濃度、水素濃度及び組成比を適切にして積層させたブロ
ッキング層１０２を設け、基板からのアルカリ金属元素
の汚染を防止する。また島状半導体層１０４、１０５ａ
を形成して活性層とし、マスク１０７、及び１０８によ
って、ｐ型及びｎ型の適切な濃度の不純物を注入して、
しきい値電圧を制御できるチャネルを形成する。
ＴＦＴの電気特性のばらつきをなくし、信頼性の高い製
造方法を提供する。 【解決手段】 基板ガラス１０１のバックチャネル側
に、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シ
リコン膜１０２ａと、ＳｉＨ4、Ｎ2Ｏから作製される酸
化窒化シリコン膜１０２ｂとをそれぞれ酸素濃度、窒素
濃度、水素濃度及び組成比を適切にして積層させたブロ
ッキング層１０２を設け、基板からのアルカリ金属元素
の汚染を防止する。また島状半導体層１０４、１０５ａ
を形成して活性層とし、マスク１０７、及び１０８によ
って、ｐ型及びｎ型の適切な濃度の不純物を注入して、
しきい値電圧を制御できるチャネルを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、基板上に形成した
薄膜トランジスタ（以下、ＴＦＴと記す）でなる回路を
設けた半導体装置とその作製方法に関する。特に、ＴＦ
Ｔの活性層とする半導体層と基板との間に設ける絶縁膜
に関するものである。このような絶縁膜はブロッキング
層或いは下地膜とも呼ぶ。本発明は良好なＴＦＴの特性
を得ると共にＴＦＴの劣化を防止するのに好適な絶縁膜
の構成およびその作製方法に関する。
薄膜トランジスタ（以下、ＴＦＴと記す）でなる回路を
設けた半導体装置とその作製方法に関する。特に、ＴＦ
Ｔの活性層とする半導体層と基板との間に設ける絶縁膜
に関するものである。このような絶縁膜はブロッキング
層或いは下地膜とも呼ぶ。本発明は良好なＴＦＴの特性
を得ると共にＴＦＴの劣化を防止するのに好適な絶縁膜
の構成およびその作製方法に関する。
【０００２】本発明の半導体装置は、ＴＦＴやＴＦＴで
作製された半導体回路を有する表示装置やイメージセン
サなどの電気光学装置を含むものであり、更に本発明の
半導体装置は、これらの表示装置および電気光学装置を
搭載した電子機器を範疇に含んでいる。
作製された半導体回路を有する表示装置やイメージセン
サなどの電気光学装置を含むものであり、更に本発明の
半導体装置は、これらの表示装置および電気光学装置を
搭載した電子機器を範疇に含んでいる。
【０００３】
【従来の技術】近年、結晶質半導体層で活性層を形成し
た薄膜トランジスタ（以下、ＴＦＴと省略する）を用
い、画素のスイッチング素子としたり、駆動回路を形成
したアクティブマトリクス型の表示装置が、高精細で高
画質の画像表示を実現する手段として注目されている。
結晶質半導体層の材料には、例えば、非晶質シリコン層
をレーザーアニール法や熱アニール法などの方法で結晶
化させた結晶質シリコン層が好適に用いられている。結
晶質シリコン層を用いたＴＦＴは高い電界効果移動度を
実現でき電流駆動能力が高いので、微細加工が可能とな
り、画素部の高開口率化も可能となった。
た薄膜トランジスタ（以下、ＴＦＴと省略する）を用
い、画素のスイッチング素子としたり、駆動回路を形成
したアクティブマトリクス型の表示装置が、高精細で高
画質の画像表示を実現する手段として注目されている。
結晶質半導体層の材料には、例えば、非晶質シリコン層
をレーザーアニール法や熱アニール法などの方法で結晶
化させた結晶質シリコン層が好適に用いられている。結
晶質シリコン層を用いたＴＦＴは高い電界効果移動度を
実現でき電流駆動能力が高いので、微細加工が可能とな
り、画素部の高開口率化も可能となった。
【０００４】このようなアクティブマトリクス型の表示
装置において、大面積でかつ安価な表示装置を実現する
ためには、石英基板よりも安価なガラス基板を用いるこ
とが前提となり、耐熱温度の理由から製造工程における
最高温度は６００〜７００℃以下とすることが要求され
ている。しかしながら、ガラス基板にはナトリウム（Ｎ
ａ）などのアルカリ金属が微量に含まれているので、少
なくともガラス基板のＴＦＴが形成される側の表面には
酸化シリコン膜や窒化シリコン膜などからなるブロッキ
ング層を形成し、アルカリ金属元素がＴＦＴの活性層に
混入しないようにしておく必要があった。
装置において、大面積でかつ安価な表示装置を実現する
ためには、石英基板よりも安価なガラス基板を用いるこ
とが前提となり、耐熱温度の理由から製造工程における
最高温度は６００〜７００℃以下とすることが要求され
ている。しかしながら、ガラス基板にはナトリウム（Ｎ
ａ）などのアルカリ金属が微量に含まれているので、少
なくともガラス基板のＴＦＴが形成される側の表面には
酸化シリコン膜や窒化シリコン膜などからなるブロッキ
ング層を形成し、アルカリ金属元素がＴＦＴの活性層に
混入しないようにしておく必要があった。
【０００５】ガラス基板上に作製されるＴＦＴは、トッ
プゲート型とボトムゲート型（或いは逆スタガ型）の構
造が知られていた。トップゲート型は活性層の基板側と
は反対側の面に少なくともゲート絶縁膜とゲート電極と
が設けられた構造となっている。そして、活性層がゲー
ト絶縁膜と接する反対側の面（以降、本明細書では便宜
上バックチャネル側と記す）には上述のようなブロッキ
ング層が形成されている。
プゲート型とボトムゲート型（或いは逆スタガ型）の構
造が知られていた。トップゲート型は活性層の基板側と
は反対側の面に少なくともゲート絶縁膜とゲート電極と
が設けられた構造となっている。そして、活性層がゲー
ト絶縁膜と接する反対側の面（以降、本明細書では便宜
上バックチャネル側と記す）には上述のようなブロッキ
ング層が形成されている。
【０００６】ＴＦＴの特性は、代表的パラメータとして
電界効果移動度、しきい値電圧（以下、Ｖｔｈと省略す
る）などで表すことができる。Ｖｔｈは図２３（Ａ）で
示すように、（ドレイン電流（以下、Ｉｄと省略する）
1/2対ゲート電圧（以下、Ｖｇと省略する）特性におい
て、直線領域を外挿してＶｇ軸と交差する電圧値として
求めることができる。また、Ｖｔｈ近傍またはそれ以下
におけるドレイン電流とゲート電圧の関係はサブスレッ
ショルド特性とも呼ばれ、スイッチング素子としてＴＦ
Ｔの性能を決める重要な特性である。このサブスレッシ
ョルド特性の良さを表す定数としてサブスレッショルド
係数（以下、Ｓ値と省略して記す）が用いられている。
Ｓ値は図２３（Ｂ）で示すようにサブスレッショルド特
性を片対数グラフにプロットしたときにドレイン電流が
一桁変化するのに要するゲート電圧として定義される。
そしてＳ値が小さければ小さいほど、ＴＦＴは高速で低
消費電力の動作が可能となる。また、駆動回路に形成す
るシフトレジスタ回路では、Ｓ値が大きいと（サブスレ
ッショルド特性が悪いと）リーク電流による電荷消失が
起こって致命的な動作不良を引き起こすことになる。
電界効果移動度、しきい値電圧（以下、Ｖｔｈと省略す
る）などで表すことができる。Ｖｔｈは図２３（Ａ）で
示すように、（ドレイン電流（以下、Ｉｄと省略する）
1/2対ゲート電圧（以下、Ｖｇと省略する）特性におい
て、直線領域を外挿してＶｇ軸と交差する電圧値として
求めることができる。また、Ｖｔｈ近傍またはそれ以下
におけるドレイン電流とゲート電圧の関係はサブスレッ
ショルド特性とも呼ばれ、スイッチング素子としてＴＦ
Ｔの性能を決める重要な特性である。このサブスレッシ
ョルド特性の良さを表す定数としてサブスレッショルド
係数（以下、Ｓ値と省略して記す）が用いられている。
Ｓ値は図２３（Ｂ）で示すようにサブスレッショルド特
性を片対数グラフにプロットしたときにドレイン電流が
一桁変化するのに要するゲート電圧として定義される。
そしてＳ値が小さければ小さいほど、ＴＦＴは高速で低
消費電力の動作が可能となる。また、駆動回路に形成す
るシフトレジスタ回路では、Ｓ値が大きいと（サブスレ
ッショルド特性が悪いと）リーク電流による電荷消失が
起こって致命的な動作不良を引き起こすことになる。
【０００７】ところで、Ｖｔｈの値は回路を動作させる
上で、ｎチャネル型ＴＦＴで０．５〜２．５Ｖ、ｐチャ
ネル型ＴＦＴで−０．５〜−２．５Ｖ程度とすると良い
が、意図しない原因によって活性層がｎ型の導電型とな
ってしまうと、Ｖｔｈが−４〜−３Ｖ程度にシフトして
しまうことがある。すると、ｎチャネル型ＴＦＴはゲー
ト電圧を印加しない状態でもオン状態となり、設計通り
にスイッチング特性を得ることができなくなり、回路を
動作させることができなくなる。
上で、ｎチャネル型ＴＦＴで０．５〜２．５Ｖ、ｐチャ
ネル型ＴＦＴで−０．５〜−２．５Ｖ程度とすると良い
が、意図しない原因によって活性層がｎ型の導電型とな
ってしまうと、Ｖｔｈが−４〜−３Ｖ程度にシフトして
しまうことがある。すると、ｎチャネル型ＴＦＴはゲー
ト電圧を印加しない状態でもオン状態となり、設計通り
にスイッチング特性を得ることができなくなり、回路を
動作させることができなくなる。
【０００８】Ｖｔｈの値を制御するために、活性層のチ
ャネル形成領域に１×１０16〜５×１０17atoms／cm3程
度濃度でｐ型を付与する不純物元素を添加する方法がと
られている。このような処置をチャネルドープと呼び、
ＴＦＴの作製工程では重要なものとなっている。
ャネル形成領域に１×１０16〜５×１０17atoms／cm3程
度濃度でｐ型を付与する不純物元素を添加する方法がと
られている。このような処置をチャネルドープと呼び、
ＴＦＴの作製工程では重要なものとなっている。
【０００９】
【発明が解決しようとする課題】トップゲート型のＴＦ
Ｔにおいて、ゲート電極に電圧が印加されるとその極性
によってはガラス基板中のアルカリ金属元素のうちイオ
ン化したものが活性層側に引き寄せられる。そして、ブ
ロッキング層の質が悪いと容易に活性層に混入し、ＴＦ
Ｔの電気的な特性を変動させ、経時的な信頼性も確保で
きなくなる。
Ｔにおいて、ゲート電極に電圧が印加されるとその極性
によってはガラス基板中のアルカリ金属元素のうちイオ
ン化したものが活性層側に引き寄せられる。そして、ブ
ロッキング層の質が悪いと容易に活性層に混入し、ＴＦ
Ｔの電気的な特性を変動させ、経時的な信頼性も確保で
きなくなる。
【００１０】ブロッキング層として窒化シリコン膜を用
いると、不純物イオンのブロッキング効果は高いが、ト
ラップ準位が多く、また内部応力が大きいので活性層に
直接接して形成するとＴＦＴの特性に問題が生じる懸念
があった。一方、酸化シリコン膜は窒化シリコン膜より
もバンドギャップが広く絶縁性に優れ、トラップ準位も
少ない長所がある。しかし、吸湿性があり不純物イオン
に対するブロッキング効果が低い短所があった。
いると、不純物イオンのブロッキング効果は高いが、ト
ラップ準位が多く、また内部応力が大きいので活性層に
直接接して形成するとＴＦＴの特性に問題が生じる懸念
があった。一方、酸化シリコン膜は窒化シリコン膜より
もバンドギャップが広く絶縁性に優れ、トラップ準位も
少ない長所がある。しかし、吸湿性があり不純物イオン
に対するブロッキング効果が低い短所があった。
【００１１】このようなブロッキング層を設け、その上
に非晶質半導体層を形成してレーザーアニール法や熱ア
ニール法で結晶質半導体層を形成すると、ブロッキング
層の内部応力が変化する。そのことによって結晶質半導
体層に歪みを与え、このような状況でＴＦＴを完成させ
たとしても、ＶｔｈやＳ値などの電気的特性が目標値か
らずれてしまう。その結果、所望の電圧でＴＦＴを動作
させることが不可能となる。
に非晶質半導体層を形成してレーザーアニール法や熱ア
ニール法で結晶質半導体層を形成すると、ブロッキング
層の内部応力が変化する。そのことによって結晶質半導
体層に歪みを与え、このような状況でＴＦＴを完成させ
たとしても、ＶｔｈやＳ値などの電気的特性が目標値か
らずれてしまう。その結果、所望の電圧でＴＦＴを動作
させることが不可能となる。
【００１２】チャネルドープは、Ｖｔｈを制御するため
に効果的な方法であるが、同一の基板上に、ｎチャネル
型ＴＦＴとｐチャネル型ＴＦＴの両方を形成してＣＭＯ
Ｓ回路などを形成するとき、Ｖｔｈが−４〜−３Ｖ程度
にシフトしていると、一回のチャネルドープで両方のＴ
ＦＴのＶｔｈを制御することは困難であった。すなわ
ち、ｎチャネル型ＴＦＴのＶｔｈを０．５〜２．５Ｖ、
ｐチャネル型ＴＦＴのＶｔｈを−０．５〜−２．５Ｖと
するために添加しなければならない不純物元素の量は同
じでなかった。チャネルドープを２回行うと、工程数が
増え、製造コストが高くなる要因となってしまった。
に効果的な方法であるが、同一の基板上に、ｎチャネル
型ＴＦＴとｐチャネル型ＴＦＴの両方を形成してＣＭＯ
Ｓ回路などを形成するとき、Ｖｔｈが−４〜−３Ｖ程度
にシフトしていると、一回のチャネルドープで両方のＴ
ＦＴのＶｔｈを制御することは困難であった。すなわ
ち、ｎチャネル型ＴＦＴのＶｔｈを０．５〜２．５Ｖ、
ｐチャネル型ＴＦＴのＶｔｈを−０．５〜−２．５Ｖと
するために添加しなければならない不純物元素の量は同
じでなかった。チャネルドープを２回行うと、工程数が
増え、製造コストが高くなる要因となってしまった。
【００１３】本発明は、ＶｔｈやＳ値に代表されるＴＦ
Ｔの特性がばらつくことなく作製することが可能で、安
定な特性が得られるＴＦＴおよびその作製方法を提供
し、そうようなＴＦＴを用てアクティブマトリクス型の
液晶表示装置を提供することを目的とする。
Ｔの特性がばらつくことなく作製することが可能で、安
定な特性が得られるＴＦＴおよびその作製方法を提供
し、そうようなＴＦＴを用てアクティブマトリクス型の
液晶表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上述の問題点を解決する
ために、本発明はＴＦＴのバックチャネル側に、ＳｉＨ
4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜
（Ａ）と、ＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリ
コン膜（Ｂ）とを積層させたブロッキング層を設ける。
このような酸化窒化シリコン膜の積層構造とすることに
より、基板からのアルカリ金属元素の汚染を防止し、か
つＴＦＴに与える内部応力によるストレスの影響を緩和
することができる。
ために、本発明はＴＦＴのバックチャネル側に、ＳｉＨ
4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜
（Ａ）と、ＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリ
コン膜（Ｂ）とを積層させたブロッキング層を設ける。
このような酸化窒化シリコン膜の積層構造とすることに
より、基板からのアルカリ金属元素の汚染を防止し、か
つＴＦＴに与える内部応力によるストレスの影響を緩和
することができる。
【００１５】酸化窒化シリコン膜の作製方法は、プラズ
マＣＶＤ法や減圧ＣＶＤ法やＥＣＲ―ＣＶＤ法などを用
いる。原料ガスにはＳｉＨ4、ＮＨ3、Ｎ2Ｏを用いる。
組成比は原料ガスの供給量を制御してやるか、反応圧力
や、放電電力、放電周波数、基板温度などの成膜に係わ
るパラメーターを調節することで可能である。ＮＨ3は
酸化窒化シリコン膜の窒化を補うものであり、供給量を
適宣調節することで効果的に酸化窒化シリコン膜の窒素
の含有量を制御することができる。
マＣＶＤ法や減圧ＣＶＤ法やＥＣＲ―ＣＶＤ法などを用
いる。原料ガスにはＳｉＨ4、ＮＨ3、Ｎ2Ｏを用いる。
組成比は原料ガスの供給量を制御してやるか、反応圧力
や、放電電力、放電周波数、基板温度などの成膜に係わ
るパラメーターを調節することで可能である。ＮＨ3は
酸化窒化シリコン膜の窒化を補うものであり、供給量を
適宣調節することで効果的に酸化窒化シリコン膜の窒素
の含有量を制御することができる。
【００１６】酸化窒化シリコン膜（Ａ）は、含有する酸
素濃度を２０atomic％以上３０atomic％以下、窒素濃度
を２０atomic％以上３０atomic％以下とする。或いは、
酸素に対する窒素の組成比を０．６以上１．５以下とす
る。また、酸化窒化シリコン膜（Ｂ）は、含有する酸素
濃度を５５atomic％以上６５atomic％以下、窒素濃度を
１atomic％以上２０atomic％以下とする。或いは、酸素
に対する窒素の組成比を０．０１以上０．４以下とす
る。酸化窒化シリコン膜（Ａ）の水素濃度は１０atomic
％以上２０atomic％以下とし、酸化窒化シリコン膜
（Ｂ）の水素濃度は０．１atomic％以上１０atomic％以
下とする。
素濃度を２０atomic％以上３０atomic％以下、窒素濃度
を２０atomic％以上３０atomic％以下とする。或いは、
酸素に対する窒素の組成比を０．６以上１．５以下とす
る。また、酸化窒化シリコン膜（Ｂ）は、含有する酸素
濃度を５５atomic％以上６５atomic％以下、窒素濃度を
１atomic％以上２０atomic％以下とする。或いは、酸素
に対する窒素の組成比を０．０１以上０．４以下とす
る。酸化窒化シリコン膜（Ａ）の水素濃度は１０atomic
％以上２０atomic％以下とし、酸化窒化シリコン膜
（Ｂ）の水素濃度は０．１atomic％以上１０atomic％以
下とする。
【００１７】アルカリ金属元素のブロッキング性を高め
るためには、酸化窒化シリコン膜の窒素含有量を増やす
ことで膜を緻密化する必要がある。しかし、酸化窒化シ
リコン膜に含有する窒素の割合を高めると、トラップ準
位が増加し、また内部応力が大きくなるので、この上に
直接活性層を形成することは適していない。従って、窒
素含有量が酸素含有量よりも少ない別の組成を有する酸
化窒化シリコン膜を設ける。
るためには、酸化窒化シリコン膜の窒素含有量を増やす
ことで膜を緻密化する必要がある。しかし、酸化窒化シ
リコン膜に含有する窒素の割合を高めると、トラップ準
位が増加し、また内部応力が大きくなるので、この上に
直接活性層を形成することは適していない。従って、窒
素含有量が酸素含有量よりも少ない別の組成を有する酸
化窒化シリコン膜を設ける。
【００１８】また、非晶質半導体層よりも先に形成する
ブロッキング層は、非晶質半導体層の結晶化の工程前後
で内部応力が変化する。そこで、結晶質半導体層への影
響を考慮すると、内部応力の変化量が小さいことが必要
になる。このような特性をブロッキング層に備えるため
には、酸化窒化シリコン膜の組成と膜厚に適当な範囲が
必要であり、本発明はそのような値を見出したものであ
る。
ブロッキング層は、非晶質半導体層の結晶化の工程前後
で内部応力が変化する。そこで、結晶質半導体層への影
響を考慮すると、内部応力の変化量が小さいことが必要
になる。このような特性をブロッキング層に備えるため
には、酸化窒化シリコン膜の組成と膜厚に適当な範囲が
必要であり、本発明はそのような値を見出したものであ
る。
【００１９】アルカリ金属元素に対するブロッキング性
は、ガラス基板に密接して設ける酸化窒化シリコン膜
（Ａ）を１０〜１５０nm、好ましくは２０〜６０nmの厚
さで設け、その上に酸化窒化シリコン膜（Ｂ）を１０〜
２５０nm、好ましくは２０〜１００nmの厚さで設ける。
は、ガラス基板に密接して設ける酸化窒化シリコン膜
（Ａ）を１０〜１５０nm、好ましくは２０〜６０nmの厚
さで設け、その上に酸化窒化シリコン膜（Ｂ）を１０〜
２５０nm、好ましくは２０〜１００nmの厚さで設ける。
【００２０】そして、酸化窒化シリコン膜（Ａ）は、密
度が８×１０22/cm3以上２×１０23/cm3以下とし、酸化
窒化シリコン膜（Ｂ）は、密度が６×１０22/cm3以上９
×１０22/cm3以下とする。このような酸化窒化シリコン
膜（Ａ）のフッ化水素アンモニウム（ＮＨ4ＨＦ2）を
７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．
４％含む混合水溶液の２０℃におけるエッチングレート
は６０〜７０nm／min（５００℃、１時間＋５５０℃、
４時間の熱処理後では、４０〜５０nm／min）であり、
酸化窒化リコン膜（Ｂ）のエッチングレートは１１０〜
１３０nm／min（５００℃、１時間＋５５０℃、４時間
の熱処理後では、９０〜１００nm／min）である。ここ
で定義したエッチングレートはエッチング溶液として、
ＮＨ4ＨＦ2を７．１３％、ＮＨ4Ｆを１５．４％含む水
溶液を用い、２０℃のときに得られる値である。
度が８×１０22/cm3以上２×１０23/cm3以下とし、酸化
窒化シリコン膜（Ｂ）は、密度が６×１０22/cm3以上９
×１０22/cm3以下とする。このような酸化窒化シリコン
膜（Ａ）のフッ化水素アンモニウム（ＮＨ4ＨＦ2）を
７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．
４％含む混合水溶液の２０℃におけるエッチングレート
は６０〜７０nm／min（５００℃、１時間＋５５０℃、
４時間の熱処理後では、４０〜５０nm／min）であり、
酸化窒化リコン膜（Ｂ）のエッチングレートは１１０〜
１３０nm／min（５００℃、１時間＋５５０℃、４時間
の熱処理後では、９０〜１００nm／min）である。ここ
で定義したエッチングレートはエッチング溶液として、
ＮＨ4ＨＦ2を７．１３％、ＮＨ4Ｆを１５．４％含む水
溶液を用い、２０℃のときに得られる値である。
【００２１】ブロッキング層は酸化窒化シリコン膜
（Ａ）と酸化窒化リコン膜（Ｂ）とを積層させて形成す
るので、積層した状態での内部応力を考慮する必要があ
り、結晶化工程の前後における内部応力の変化量が１×
１０4Pa以下となるようにする。
（Ａ）と酸化窒化リコン膜（Ｂ）とを積層させて形成す
るので、積層した状態での内部応力を考慮する必要があ
り、結晶化工程の前後における内部応力の変化量が１×
１０4Pa以下となるようにする。
【００２２】
【発明の実施の形態】[実施形態１]本実施形態では、ｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ
回路の作製工程を説明する。合わせて、本発明に至る過
程を説明する。本発明の実施形態を図１と図２を用いて
説明する。ここではＣＭＯＳ回路を形成するのに必要な
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同一基板
上に作製する方法について工程に従って詳細に説明す
る。そして、ＴＦＴのＶｔｈやＳ値を所望の値にするの
に適したブロッキング層の組成および構造を明らかにし
た。
チャネル型ＴＦＴとｐチャネル型ＴＦＴでなるＣＭＯＳ
回路の作製工程を説明する。合わせて、本発明に至る過
程を説明する。本発明の実施形態を図１と図２を用いて
説明する。ここではＣＭＯＳ回路を形成するのに必要な
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを同一基板
上に作製する方法について工程に従って詳細に説明す
る。そして、ＴＦＴのＶｔｈやＳ値を所望の値にするの
に適したブロッキング層の組成および構造を明らかにし
た。
【００２３】＜ブロッキング層の形成と非晶質半導体層
の形成：図１（Ａ）＞図１（Ａ）において、基板１０１
にはコーニング社の#７０５９ガラスや#１７３７ガラス
基などに代表されるバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどを用いる。このようなガラス基
板には微量ではあるがナトリウムなどのアルカリ金属元
素が含まれていた。そして、ガラス歪み点よりも１０〜
２０℃程度低い温度であらかじめ熱処理しておいても良
い。この基板１０１のＴＦＴを形成する表面には、基板
１０１から前記アルカリ金属元素やその他の不純物の汚
染を防ぐためにブロッキング層１０２を形成する。ブロ
ッキング層１０２は、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製
する酸化窒化シリコン膜（Ａ）１０２ａと、ＳｉＨ4、
Ｎ2Ｏから作製する酸化窒化シリコン膜（Ｂ）１０２ｂ
で形成する。酸化窒化シリコン膜（Ａ）１０２ａは１０
〜１００nm（好ましくは２０〜６０nm）の厚さで形成
し、酸化窒化シリコン膜（Ｂ）１０２ｂは１０〜２００
nm（好ましくは２０〜１００nm）の厚さで形成する。
の形成：図１（Ａ）＞図１（Ａ）において、基板１０１
にはコーニング社の#７０５９ガラスや#１７３７ガラス
基などに代表されるバリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどを用いる。このようなガラス基
板には微量ではあるがナトリウムなどのアルカリ金属元
素が含まれていた。そして、ガラス歪み点よりも１０〜
２０℃程度低い温度であらかじめ熱処理しておいても良
い。この基板１０１のＴＦＴを形成する表面には、基板
１０１から前記アルカリ金属元素やその他の不純物の汚
染を防ぐためにブロッキング層１０２を形成する。ブロ
ッキング層１０２は、ＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製
する酸化窒化シリコン膜（Ａ）１０２ａと、ＳｉＨ4、
Ｎ2Ｏから作製する酸化窒化シリコン膜（Ｂ）１０２ｂ
で形成する。酸化窒化シリコン膜（Ａ）１０２ａは１０
〜１００nm（好ましくは２０〜６０nm）の厚さで形成
し、酸化窒化シリコン膜（Ｂ）１０２ｂは１０〜２００
nm（好ましくは２０〜１００nm）の厚さで形成する。
【００２４】酸化窒化シリコン膜（Ａ）と酸化窒化シリ
コン膜（Ｂ）は公知の成膜法で形成すれば良いが、プラ
ズマＣＶＤ法を用いることが最も好ましい。その時の代
表的な作製条件を表１に示す。また、表１には対比とし
て層間絶縁膜に使用するのに適した作製条件も示し、酸
化窒化シリコン膜（Ｃ）とした。ガス流量比はそれぞれ
表１に示す条件とし、他の作製条件においては、酸化窒
化シリコン膜（Ａ）は、基板温度３２５℃、反応圧力４
０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHz
とした。酸化窒化シリコン膜（Ｂ）の作製条件は、基板
温度４００℃とし、ガス流量比以外の他の作製条件は酸
化窒化シリコン膜（Ａ）と同様にした。酸化窒化シリコ
ン膜（Ｃ）は酸化窒化シリコン膜（Ｂ）に対してガス流
量比を異ならせ、さらに反応圧力９３Pa、放電電力密度
０．１２W/cm2、放電周波数１３．５６MHzとした。
コン膜（Ｂ）は公知の成膜法で形成すれば良いが、プラ
ズマＣＶＤ法を用いることが最も好ましい。その時の代
表的な作製条件を表１に示す。また、表１には対比とし
て層間絶縁膜に使用するのに適した作製条件も示し、酸
化窒化シリコン膜（Ｃ）とした。ガス流量比はそれぞれ
表１に示す条件とし、他の作製条件においては、酸化窒
化シリコン膜（Ａ）は、基板温度３２５℃、反応圧力４
０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHz
とした。酸化窒化シリコン膜（Ｂ）の作製条件は、基板
温度４００℃とし、ガス流量比以外の他の作製条件は酸
化窒化シリコン膜（Ａ）と同様にした。酸化窒化シリコ
ン膜（Ｃ）は酸化窒化シリコン膜（Ｂ）に対してガス流
量比を異ならせ、さらに反応圧力９３Pa、放電電力密度
０．１２W/cm2、放電周波数１３．５６MHzとした。
【００２５】
【表１】
【００２６】このような条件で作製された酸化窒化シリ
コン膜（Ａ）〜（Ｃ）の諸特性を表２にまとめて示す。
表２には、ラザフォード・バックスキャッタリング・ス
ペクトロメトリー（Rutherford Backscattering Spectr
ometry：以下、ＲＢＳと省略して記す。使用装置 シス
テム；３Ｓ−Ｒ１０、加速器；ＮＥＣ３ＳＤＨ pelletr
on エンドステーション；ＣＥ＆Ａ ＲＢＳ−４００）か
ら求めた水素（Ｈ）、窒素（Ｎ）、酸素（Ｏ）、シリコ
ン（Ｓｉ）の組成比と密度、フーリエ変換赤外分光法
（以下、ＦＴ−ＩＲと記す。使用装置 Nicolet Magna-
IR 760）から求めたＮ−Ｈ結合とＳｉ−Ｈ結合の密度、
フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％と
フッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合
溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２
０℃におけるエッチング速度、および熱アニールによる
内部応力の変化量を示す。内部応力の測定器はIonic Sy
stem社製のModel-30114を使用し、シリコンウエハー基
板上に作製した試料で測定した。内部応力の表記で
（＋）の記号は引張り応力（膜を内側にして変形する応
力）を表し、（―）の記号は圧縮応力（膜を外側にして
変形する応力）を表している。
コン膜（Ａ）〜（Ｃ）の諸特性を表２にまとめて示す。
表２には、ラザフォード・バックスキャッタリング・ス
ペクトロメトリー（Rutherford Backscattering Spectr
ometry：以下、ＲＢＳと省略して記す。使用装置 シス
テム；３Ｓ−Ｒ１０、加速器；ＮＥＣ３ＳＤＨ pelletr
on エンドステーション；ＣＥ＆Ａ ＲＢＳ−４００）か
ら求めた水素（Ｈ）、窒素（Ｎ）、酸素（Ｏ）、シリコ
ン（Ｓｉ）の組成比と密度、フーリエ変換赤外分光法
（以下、ＦＴ−ＩＲと記す。使用装置 Nicolet Magna-
IR 760）から求めたＮ−Ｈ結合とＳｉ−Ｈ結合の密度、
フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％と
フッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合
溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２
０℃におけるエッチング速度、および熱アニールによる
内部応力の変化量を示す。内部応力の測定器はIonic Sy
stem社製のModel-30114を使用し、シリコンウエハー基
板上に作製した試料で測定した。内部応力の表記で
（＋）の記号は引張り応力（膜を内側にして変形する応
力）を表し、（―）の記号は圧縮応力（膜を外側にして
変形する応力）を表している。
【００２７】
【表２】
【００２８】酸化窒化シリコン膜（Ａ）は酸素に対する
窒素の組成比が０．９１であり、酸化窒化シリコン膜
（Ｂ）の０．１２と比較して、窒素の含有比率が高くな
る条件とした。このとき、酸化窒化シリコン膜（Ａ）で
は酸素に対する水素の組成比が０．６２となり、酸化窒
化シリコン膜（Ｂ）では０．０３であった。その結果膜
の密度が高まり、ウエットエッチング速度は酸化窒化シ
リコン膜（Ｂ）の９６nm/min（熱アニール後）と比較し
て酸化窒化シリコン膜（Ａ）４４nm/min（熱アニール
後）となり、速度が遅くなることから緻密な膜であるこ
とが推定できた。ウエットエッチング速度から比較する
と、酸化窒化シリコン膜（Ｃ）は酸化窒化シリコン膜
（Ｂ）よりも速く、密度が小さい膜であることが推定で
きる。
窒素の組成比が０．９１であり、酸化窒化シリコン膜
（Ｂ）の０．１２と比較して、窒素の含有比率が高くな
る条件とした。このとき、酸化窒化シリコン膜（Ａ）で
は酸素に対する水素の組成比が０．６２となり、酸化窒
化シリコン膜（Ｂ）では０．０３であった。その結果膜
の密度が高まり、ウエットエッチング速度は酸化窒化シ
リコン膜（Ｂ）の９６nm/min（熱アニール後）と比較し
て酸化窒化シリコン膜（Ａ）４４nm/min（熱アニール
後）となり、速度が遅くなることから緻密な膜であるこ
とが推定できた。ウエットエッチング速度から比較する
と、酸化窒化シリコン膜（Ｃ）は酸化窒化シリコン膜
（Ｂ）よりも速く、密度が小さい膜であることが推定で
きる。
【００２９】勿論、酸化窒化シリコン膜の作製条件は表
１に限定されるものではない。酸化窒化シリコン膜
（Ａ）は、ＳｉＨ4とＮＨ3とＮ2Ｏとを用い、基板温度
２５０〜４５０℃、反応圧力１０〜１００Pa、電源周波
数１３．５６MHz以上を用い、放電電力密度０．１５〜
０．８０W/cm2として、水素濃度１０〜３０atomic％、
窒素濃度２０〜３０atomic％、酸素濃度２０〜３０atom
ic％、密度８×１０22〜２×１０23/cm3、上記フッ化水
素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化ア
ンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液エッ
チング速度が４０〜７０nm/minとなるようにすれば良
い。一方、酸化窒化シリコン膜（Ｂ）は、ＳｉＨ4とＮ2
Ｏとを用い、基板温度２５０〜４５０℃、反応圧力１０
〜１００Pa、電源周波数１３．５６MHz以上を用い、放
電電力密度０．１５〜０．８０W/cm2として、水素濃度
０．１〜１０atomic％、窒素濃度１〜２０atomic％、酸
素濃度５５〜６５atomic％、密度６×１０22〜９×１０
22/cm3、上記フッ化水素アンモニウム（ＮＨ4ＨＦ2）を
７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．
４％含む混合溶液エッチング速度が９０〜１３０nm/min
となるようにすれば良い。
１に限定されるものではない。酸化窒化シリコン膜
（Ａ）は、ＳｉＨ4とＮＨ3とＮ2Ｏとを用い、基板温度
２５０〜４５０℃、反応圧力１０〜１００Pa、電源周波
数１３．５６MHz以上を用い、放電電力密度０．１５〜
０．８０W/cm2として、水素濃度１０〜３０atomic％、
窒素濃度２０〜３０atomic％、酸素濃度２０〜３０atom
ic％、密度８×１０22〜２×１０23/cm3、上記フッ化水
素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化ア
ンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液エッ
チング速度が４０〜７０nm/minとなるようにすれば良
い。一方、酸化窒化シリコン膜（Ｂ）は、ＳｉＨ4とＮ2
Ｏとを用い、基板温度２５０〜４５０℃、反応圧力１０
〜１００Pa、電源周波数１３．５６MHz以上を用い、放
電電力密度０．１５〜０．８０W/cm2として、水素濃度
０．１〜１０atomic％、窒素濃度１〜２０atomic％、酸
素濃度５５〜６５atomic％、密度６×１０22〜９×１０
22/cm3、上記フッ化水素アンモニウム（ＮＨ4ＨＦ2）を
７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．
４％含む混合溶液エッチング速度が９０〜１３０nm/min
となるようにすれば良い。
【００３０】また、表２では結合水素量、ウエットエッ
チング速度、内部応力については膜の堆積後の値と、熱
処理（５００℃、１時間＋５５０℃、４時間：結晶化の
工程における処理条件と同等なもの）後の値を示した。
表２の特性から明らかなように、この熱処理によって酸
化窒化シリコン膜から水素が放出され、また膜が緻密化
して引張り応力が大きくなる方向へ変化した。
チング速度、内部応力については膜の堆積後の値と、熱
処理（５００℃、１時間＋５５０℃、４時間：結晶化の
工程における処理条件と同等なもの）後の値を示した。
表２の特性から明らかなように、この熱処理によって酸
化窒化シリコン膜から水素が放出され、また膜が緻密化
して引張り応力が大きくなる方向へ変化した。
【００３１】次に、２５〜８０ｎｍ（好ましくは３０〜
６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３
ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法
で形成する。本実施形態では、プラズマＣＶＤ法で非晶
質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造
を有する半導体膜としては、非晶質半導体膜や微結晶半
導体膜があり、非晶質シリコンゲルマニウム膜などの非
晶質構造を有する化合物半導体膜を適用しても良い。ま
た、ブロッキング層１０２と非晶質半導体層１０３ａと
は両者を連続形成しても良い。例えば、ブロッキング層
１０２ｂをプラズマＣＶＤ法で成膜後、反応ガスをＳｉ
Ｈ4、Ｎ2ＯからＳｉＨ4とＨ2或いはＳｉＨ4のみに切り
替えれば、一旦大気雰囲気に晒すことなく連続形成でき
る。その結果、ブロッキング層１０２ｂの表面の汚染を
防ぐことが可能となり、作製するＴＦＴの特性バラツキ
やしきい値電圧の変動を低減させることができる。
６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３
ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法
で形成する。本実施形態では、プラズマＣＶＤ法で非晶
質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造
を有する半導体膜としては、非晶質半導体膜や微結晶半
導体膜があり、非晶質シリコンゲルマニウム膜などの非
晶質構造を有する化合物半導体膜を適用しても良い。ま
た、ブロッキング層１０２と非晶質半導体層１０３ａと
は両者を連続形成しても良い。例えば、ブロッキング層
１０２ｂをプラズマＣＶＤ法で成膜後、反応ガスをＳｉ
Ｈ4、Ｎ2ＯからＳｉＨ4とＨ2或いはＳｉＨ4のみに切り
替えれば、一旦大気雰囲気に晒すことなく連続形成でき
る。その結果、ブロッキング層１０２ｂの表面の汚染を
防ぐことが可能となり、作製するＴＦＴの特性バラツキ
やしきい値電圧の変動を低減させることができる。
【００３２】＜結晶化の工程：図１（Ｂ）＞そして、公
知の結晶化技術を使用して非晶質半導体層１０３ａから
結晶質半導体層１０３ｂを形成する。例えば、レーザー
アニール法や熱アニール法（固相成長法）、またはラピ
ットサーマルアニール法（ＲＴＡ法）を適用すれば良
い。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メ
タルハライドランプ、キセノンランプなどを光源に用い
る。或いは特開平７−１３０６５２号公報で開示された
技術に従って、触媒元素を用いる結晶化法で結晶質半導
体層１０３ｂを形成することもできる。結晶化の工程で
はまず、非晶質半導体層が含有する水素を放出させてお
くことが肝要であり、４００〜５００℃で１時間程度の
熱処理を行い含有する水素量を５atom％以下にしてから
結晶化させることが望ましい。
知の結晶化技術を使用して非晶質半導体層１０３ａから
結晶質半導体層１０３ｂを形成する。例えば、レーザー
アニール法や熱アニール法（固相成長法）、またはラピ
ットサーマルアニール法（ＲＴＡ法）を適用すれば良
い。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メ
タルハライドランプ、キセノンランプなどを光源に用い
る。或いは特開平７−１３０６５２号公報で開示された
技術に従って、触媒元素を用いる結晶化法で結晶質半導
体層１０３ｂを形成することもできる。結晶化の工程で
はまず、非晶質半導体層が含有する水素を放出させてお
くことが肝要であり、４００〜５００℃で１時間程度の
熱処理を行い含有する水素量を５atom％以下にしてから
結晶化させることが望ましい。
【００３３】結晶化をレーザーアニール法にて行う場合
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm2(代表的には３００
〜４００mJ/cm2)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。この
ようにして結晶質半導体層を形成することができる。
には、パルス発振型または連続発光型のエキシマレーザ
ーやアルゴンレーザーをその光源とする。パルス発振型
のエキシマレーザーを用いる場合には、レーザー光を線
状に加工してレーザーアニールを行う。レーザーアニー
ル条件は実施者が適宣選択するものであるが、例えば、
レーザーパルス発振周波数３０Ｈｚとし、レーザーエネ
ルギー密度を１００〜５００mJ/cm2(代表的には３００
〜４００mJ/cm2)とする。そして線状ビームを基板全面
に渡って照射し、この時の線状ビームの重ね合わせ率
（オーバーラップ率）を８０〜９８％として行う。この
ようにして結晶質半導体層を形成することができる。
【００３４】その他にも個体レーザーであるＹＡＧレー
ザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレ
ーザーなどを用いることができる。これらの個体レーザ
ーは１０６４nmの基本波よりは、むしろその第２高調波
（５３２nm）、第３高調波（３５５nm）、第４高調波
（２６６nm）が利用される。光の侵入長により、第２高
調波（５３２nm）を用いる場合には半導体膜の表面及び
内部から、第３高調波（３５５nm）や第４高調波（２６
６nm）の場合にはエキシマレーザーと同様に半導体膜の
表面から加熱して結晶化を行うことができる。
ザー、ＹＶＯ4レーザー、ＹＡｌＯ3レーザー、ＹＬＦレ
ーザーなどを用いることができる。これらの個体レーザ
ーは１０６４nmの基本波よりは、むしろその第２高調波
（５３２nm）、第３高調波（３５５nm）、第４高調波
（２６６nm）が利用される。光の侵入長により、第２高
調波（５３２nm）を用いる場合には半導体膜の表面及び
内部から、第３高調波（３５５nm）や第４高調波（２６
６nm）の場合にはエキシマレーザーと同様に半導体膜の
表面から加熱して結晶化を行うことができる。
【００３５】非晶質半導体膜の結晶化条件の一例は、Ｎ
ｄ：ＹＡＧレーザーのパルス発振周波数を１〜１０kHz
とし、レーザーエネルギー密度を１００〜５００mJ/cm2
(代表的には１００〜４００mJ/cm2)として、シリンドリ
カルレンズなどを含む光学系にて形成した線状レーザー
光３０６をその長手方向に対し垂直な方向に走査して
（或いは、相対的に基板を移動させて）する。線状レー
ザー光の線幅は１００〜１０００μm、例えば４００μm
とする。このようにして熱結晶化法とレーザー結晶化法
を併用することにより、結晶性の高い結晶質半導体膜を
形成することができる。
ｄ：ＹＡＧレーザーのパルス発振周波数を１〜１０kHz
とし、レーザーエネルギー密度を１００〜５００mJ/cm2
(代表的には１００〜４００mJ/cm2)として、シリンドリ
カルレンズなどを含む光学系にて形成した線状レーザー
光３０６をその長手方向に対し垂直な方向に走査して
（或いは、相対的に基板を移動させて）する。線状レー
ザー光の線幅は１００〜１０００μm、例えば４００μm
とする。このようにして熱結晶化法とレーザー結晶化法
を併用することにより、結晶性の高い結晶質半導体膜を
形成することができる。
【００３６】熱アニール法による場合にはファーネスア
ニール炉を用い、窒素雰囲気中で６００〜６６０℃程度
の温度でアニールを行う。いずれにしても非晶質半導体
層を結晶化させると原子の再配列が起こり緻密化するの
で、作製される結晶質半導体層の厚さは当初の非晶質半
導体層の厚さ（本実施例では５５ｎｍ）よりも１〜１５
％程度減少した。
ニール炉を用い、窒素雰囲気中で６００〜６６０℃程度
の温度でアニールを行う。いずれにしても非晶質半導体
層を結晶化させると原子の再配列が起こり緻密化するの
で、作製される結晶質半導体層の厚さは当初の非晶質半
導体層の厚さ（本実施例では５５ｎｍ）よりも１〜１５
％程度減少した。
【００３７】＜島状半導体層形成、マスク層形成：図１
（Ｃ）＞そして、結晶質半導体層１０３ｂ上にフォトレ
ジストパターンを形成し、ドライエッチングによって結
晶質半導体層を島状に分割して島状半導体層１０４、１
０５ａを形成し活性層とする。ドライエッチングにはＣ
Ｆ4とＯ2の混合ガスを用いた。その後、プラズマＣＶＤ
法や減圧ＣＶＤ法、またはスパッタ法により５０〜１０
０ｎｍの厚さの酸化シリコン膜によるマスク層１０６を
形成する。例えば、プラズマＣＶＤ法による場合、オル
トケイ酸テトラエチル（Tetraethyl Orthosilicate：Ｔ
ＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度
３００〜４００℃とし、高周波（１３．５６MHz）電力
密度０．５〜０．８W/cm2で放電させ、１００〜１５０n
m代表的には１３０nmの厚さに形成する。
（Ｃ）＞そして、結晶質半導体層１０３ｂ上にフォトレ
ジストパターンを形成し、ドライエッチングによって結
晶質半導体層を島状に分割して島状半導体層１０４、１
０５ａを形成し活性層とする。ドライエッチングにはＣ
Ｆ4とＯ2の混合ガスを用いた。その後、プラズマＣＶＤ
法や減圧ＣＶＤ法、またはスパッタ法により５０〜１０
０ｎｍの厚さの酸化シリコン膜によるマスク層１０６を
形成する。例えば、プラズマＣＶＤ法による場合、オル
トケイ酸テトラエチル（Tetraethyl Orthosilicate：Ｔ
ＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度
３００〜４００℃とし、高周波（１３．５６MHz）電力
密度０．５〜０．８W/cm2で放電させ、１００〜１５０n
m代表的には１３０nmの厚さに形成する。
【００３８】＜チャネルドープ工程：図１（Ｄ）＞そし
てフォトレジストマスク１０７を設け、ｎチャネル型Ｔ
ＦＴを形成する島状半導体層１０５ａにしきい値電圧を
制御する目的で１×１０16〜５×１０17atoms／cm3程度
の濃度でｐ型を付与する不純物元素を添加する。半導体
に対してｐ型を付与する不純物元素には、ホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律表第１３族の元素が知られている。ここではイオ
ンドープ法でジボラン（Ｂ2Ｈ6）を用いホウ素（Ｂ）を
添加した。ホウ素（Ｂ）添加は必ずしも必要でなく省略
しても差し支えないが、ホウ素（Ｂ）を添加した半導体
層１０５ｂはｎチャネル型ＴＦＴのしきい値電圧を所定
の範囲内に収めるために形成することができた。
てフォトレジストマスク１０７を設け、ｎチャネル型Ｔ
ＦＴを形成する島状半導体層１０５ａにしきい値電圧を
制御する目的で１×１０16〜５×１０17atoms／cm3程度
の濃度でｐ型を付与する不純物元素を添加する。半導体
に対してｐ型を付与する不純物元素には、ホウ素
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など
周期律表第１３族の元素が知られている。ここではイオ
ンドープ法でジボラン（Ｂ2Ｈ6）を用いホウ素（Ｂ）を
添加した。ホウ素（Ｂ）添加は必ずしも必要でなく省略
しても差し支えないが、ホウ素（Ｂ）を添加した半導体
層１０５ｂはｎチャネル型ＴＦＴのしきい値電圧を所定
の範囲内に収めるために形成することができた。
【００３９】＜ｎ-ドープ工程：図１（Ｅ）＞ｎチャネ
ル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与
する不純物元素を島状半導体層１０５ｂに選択的に添加
する。半導体に対してｎ型を付与する不純物元素には、
リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）など周
期律表第１５族の元素が知られている。フォトレジスト
マスク１０８を形成し、ここではリン（Ｐ）を添加すべ
く、フォスフィン（ＰＨ3）を用いたイオンドープ法を
適用した。形成される不純物領域１０９におけるリン
（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲
とする。本明細書中では、不純物領域１０９に含まれる
ｎ型を付与する不純物元素の濃度を（ｎ-）と表す。
ル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与
する不純物元素を島状半導体層１０５ｂに選択的に添加
する。半導体に対してｎ型を付与する不純物元素には、
リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）など周
期律表第１５族の元素が知られている。フォトレジスト
マスク１０８を形成し、ここではリン（Ｐ）を添加すべ
く、フォスフィン（ＰＨ3）を用いたイオンドープ法を
適用した。形成される不純物領域１０９におけるリン
（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲
とする。本明細書中では、不純物領域１０９に含まれる
ｎ型を付与する不純物元素の濃度を（ｎ-）と表す。
【００４０】＜マスク層除去、レーザー活性化、ゲート
絶縁膜形成：図１（Ｆ）＞次に、マスク層１０６を純水
で希釈したフッ酸などのエッチング液により除去した。
そして、図１（Ｄ）と図１（Ｅ）で島状半導体層１０５
ｂに添加した不純物元素を活性化させる工程を行う。活
性化は窒素雰囲気中で５００〜６００℃で１〜４時間の
熱アニールや、レーザーアニールなどの方法により行う
ことができる。また、両方の方法を併用して行っても良
い。本実施例では、レーザー活性化の方法を用い、Ｋｒ
Ｆエキシマレーザー光（波長２４８ｎｍ）を用い、線状
ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギ
ー密度１００〜５００ｍＪ／ｃｍ2として線状ビームの
オーバーラップ割合を８０〜９８％として走査して、島
状半導体層が形成された基板全面を処理した。尚、レー
ザー光の照射条件には何ら限定される事項はなく、実施
者が適宣決定すれば良い。
絶縁膜形成：図１（Ｆ）＞次に、マスク層１０６を純水
で希釈したフッ酸などのエッチング液により除去した。
そして、図１（Ｄ）と図１（Ｅ）で島状半導体層１０５
ｂに添加した不純物元素を活性化させる工程を行う。活
性化は窒素雰囲気中で５００〜６００℃で１〜４時間の
熱アニールや、レーザーアニールなどの方法により行う
ことができる。また、両方の方法を併用して行っても良
い。本実施例では、レーザー活性化の方法を用い、Ｋｒ
Ｆエキシマレーザー光（波長２４８ｎｍ）を用い、線状
ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギ
ー密度１００〜５００ｍＪ／ｃｍ2として線状ビームの
オーバーラップ割合を８０〜９８％として走査して、島
状半導体層が形成された基板全面を処理した。尚、レー
ザー光の照射条件には何ら限定される事項はなく、実施
者が適宣決定すれば良い。
【００４１】次に、ゲート絶縁膜１１０をプラズマＣＶ
Ｄ法またはスパッタ法を用いて４０〜１５０ｎｍの厚さ
でシリコンを含む絶縁膜で形成する。例えば、１２０ｎ
ｍの厚さで酸化窒化シリコン膜（Ｂ）で形成すると良
い。その他に、ゲート絶縁膜を他のシリコンを含む絶縁
膜を単層または積層構造として用いても良い。
Ｄ法またはスパッタ法を用いて４０〜１５０ｎｍの厚さ
でシリコンを含む絶縁膜で形成する。例えば、１２０ｎ
ｍの厚さで酸化窒化シリコン膜（Ｂ）で形成すると良
い。その他に、ゲート絶縁膜を他のシリコンを含む絶縁
膜を単層または積層構造として用いても良い。
【００４２】＜第１の導電層の形成：図２（Ａ）＞ゲー
ト絶縁膜上には、ゲート電極を形成するために導電層を
成膜する。この導電層は単層で形成しても良いが、必要
に応じて二層あるいは三層といった積層構造とすること
もできる。本実施例では、導電性の窒化物金属膜から成
る導電層（Ａ）１１１と金属膜から成る導電層（Ｂ）１
１２とを積層させた。導電層（Ｂ）１１２はタンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素、または前記元素を主
成分とする合金か、前記元素を組み合わせた合金膜（代
表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成す
れば良く、導電層（Ａ）１１１は窒化タンタル（Ｔａ
Ｎ）、窒化タングステン（ＷＮ）、窒化チタン（Ｔｉ
Ｎ）膜、窒化モリブデン（ＭｏＮ）などで形成する。ま
た、導電層（Ａ）１１１はタングステンシリサイド、チ
タンシリサイド、モリブデンシリサイドを適用しても良
い。導電層（Ｂ）１１２は低抵抗化を図るために含有す
る不純物濃度を低減させると良く、特に酸素濃度に関し
ては３０ｐｐｍ以下とすると良かった。例えば、タング
ステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで
２０μΩｃｍ以下の比抵抗値を実現することができた。
ト絶縁膜上には、ゲート電極を形成するために導電層を
成膜する。この導電層は単層で形成しても良いが、必要
に応じて二層あるいは三層といった積層構造とすること
もできる。本実施例では、導電性の窒化物金属膜から成
る導電層（Ａ）１１１と金属膜から成る導電層（Ｂ）１
１２とを積層させた。導電層（Ｂ）１１２はタンタル
（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
グステン（Ｗ）から選ばれた元素、または前記元素を主
成分とする合金か、前記元素を組み合わせた合金膜（代
表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成す
れば良く、導電層（Ａ）１１１は窒化タンタル（Ｔａ
Ｎ）、窒化タングステン（ＷＮ）、窒化チタン（Ｔｉ
Ｎ）膜、窒化モリブデン（ＭｏＮ）などで形成する。ま
た、導電層（Ａ）１１１はタングステンシリサイド、チ
タンシリサイド、モリブデンシリサイドを適用しても良
い。導電層（Ｂ）１１２は低抵抗化を図るために含有す
る不純物濃度を低減させると良く、特に酸素濃度に関し
ては３０ｐｐｍ以下とすると良かった。例えば、タング
ステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで
２０μΩｃｍ以下の比抵抗値を実現することができた。
【００４３】導電層（Ａ）１１１は１０〜５０ｎｍ（好
ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１１２は
２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）１１１に３
０ｎｍの厚さのＴａＮ膜を、導電層（Ｂ）１１２には３
５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成し
た。ＴａＮ膜はＴａをターゲットとしてスパッタガスに
Ａｒと窒素との混合ガスを用いて成膜した。Ｔａはスパ
ッタガスにＡｒを用いた。また、これらのスパッタガス
中に適量のＸｅやＫｒを加えておくと、形成する膜の内
部応力を緩和して膜の剥離を防止することができる。α
相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極
に使用することができるが、β相のＴａ膜の抵抗率は１
８０μΩcm程度でありゲート電極とすすには不向きであ
った。ＴａＮ膜はα相に近い結晶構造を持つので、この
上にＴａ膜を形成すればα相のＴａ膜が容易に得られ
た。尚、図示しないが、導電層（Ａ）１１１の下に２〜
２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン
膜を形成しておくことは有効である。これにより、その
上に形成される導電膜の密着性向上と酸化防止を図ると
同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有
するアルカリ金属元素がゲート絶縁膜１１０に拡散する
のを防ぐことができる。いずれにしても、導電層（Ｂ）
は抵抗率を１０〜５００μΩcmの範囲ですることが好ま
しい。
ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１１２は
２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）
とすれば良い。本実施例では、導電層（Ａ）１１１に３
０ｎｍの厚さのＴａＮ膜を、導電層（Ｂ）１１２には３
５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成し
た。ＴａＮ膜はＴａをターゲットとしてスパッタガスに
Ａｒと窒素との混合ガスを用いて成膜した。Ｔａはスパ
ッタガスにＡｒを用いた。また、これらのスパッタガス
中に適量のＸｅやＫｒを加えておくと、形成する膜の内
部応力を緩和して膜の剥離を防止することができる。α
相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極
に使用することができるが、β相のＴａ膜の抵抗率は１
８０μΩcm程度でありゲート電極とすすには不向きであ
った。ＴａＮ膜はα相に近い結晶構造を持つので、この
上にＴａ膜を形成すればα相のＴａ膜が容易に得られ
た。尚、図示しないが、導電層（Ａ）１１１の下に２〜
２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン
膜を形成しておくことは有効である。これにより、その
上に形成される導電膜の密着性向上と酸化防止を図ると
同時に、導電層（Ａ）または導電層（Ｂ）が微量に含有
するアルカリ金属元素がゲート絶縁膜１１０に拡散する
のを防ぐことができる。いずれにしても、導電層（Ｂ）
は抵抗率を１０〜５００μΩcmの範囲ですることが好ま
しい。
【００４４】＜ゲート電極形成：図２（Ｂ）＞次に、フ
ォトレジストマスク１１３を形成し、導電層（Ａ）１１
１と導電層（Ｂ）１１２とを一括でエッチングしてゲー
ト電極１１４、１１５を形成する。例えば、ドライエッ
チング法によりＣＦ4とＯ2の混合ガス、またはＣｌ2を
用いて１〜２０Paの反応圧力で行うことができる。ゲー
ト電極１１４、１１５は、導電層（Ａ）から成る１１４
ａ、１１５ａと、導電層（Ｂ）から成る１１４ｂ、１１
５ｂとが一体として形成されている。この時、ｎチャネ
ル型ＴＦＴのゲート電極１１５は不純物領域１０９の一
部と、ゲート絶縁膜１１０を介して重なるように形成す
る。また、ゲート電極は導電層（Ｂ）のみで形成するこ
とも可能である。
ォトレジストマスク１１３を形成し、導電層（Ａ）１１
１と導電層（Ｂ）１１２とを一括でエッチングしてゲー
ト電極１１４、１１５を形成する。例えば、ドライエッ
チング法によりＣＦ4とＯ2の混合ガス、またはＣｌ2を
用いて１〜２０Paの反応圧力で行うことができる。ゲー
ト電極１１４、１１５は、導電層（Ａ）から成る１１４
ａ、１１５ａと、導電層（Ｂ）から成る１１４ｂ、１１
５ｂとが一体として形成されている。この時、ｎチャネ
ル型ＴＦＴのゲート電極１１５は不純物領域１０９の一
部と、ゲート絶縁膜１１０を介して重なるように形成す
る。また、ゲート電極は導電層（Ｂ）のみで形成するこ
とも可能である。
【００４５】＜ｐ+ドープ工程：図２（Ｃ）＞次いで、
ｐチャネル型ＴＦＴのソース領域およびドレイン領域と
する不純物領域１１７を形成する。ここでは、ゲート電
極１１４をマスクとしてｐ型を付与する不純物元素を添
加し、自己整合的に不純物領域を形成する。このとき、
ｎチャネル型ＴＦＴを形成する島状半導体層はフォトレ
ジストマスク１１６で被覆しておく。そして、不純物領
域１１７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。この領域のボロン（Ｂ）濃度は３×１０20
〜３×１０21atoms／cm3となるようにする。本明細書中
では、ここで形成された不純物領域１１７に含まれるｐ
型を付与する不純物元素の濃度を（ｐ+）と表す。
ｐチャネル型ＴＦＴのソース領域およびドレイン領域と
する不純物領域１１７を形成する。ここでは、ゲート電
極１１４をマスクとしてｐ型を付与する不純物元素を添
加し、自己整合的に不純物領域を形成する。このとき、
ｎチャネル型ＴＦＴを形成する島状半導体層はフォトレ
ジストマスク１１６で被覆しておく。そして、不純物領
域１１７はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法
で形成する。この領域のボロン（Ｂ）濃度は３×１０20
〜３×１０21atoms／cm3となるようにする。本明細書中
では、ここで形成された不純物領域１１７に含まれるｐ
型を付与する不純物元素の濃度を（ｐ+）と表す。
【００４６】＜ｎ+ドープ工程：図２（Ｄ）＞次に、ｎ
チャネル型ＴＦＴのソース領域またはドレイン領域を形
成する不純物領域１１８の形成を行った。ここでは、フ
ォスフィン（ＰＨ3）を用いたイオンドープ法で行い、
この領域のリン（Ｐ）濃度を１×１０20〜１×１０21at
oms／cm3とした。本明細書中では、ここで形成された不
純物領域１１８に含まれるｎ型を付与する不純物元素の
濃度を（ｎ+）と表す。不純物領域１１７にも同時にリ
ン（Ｐ）が添加されるが、既に前の工程で添加されたボ
ロン（Ｂ）濃度と比較して不純物領域１１７に添加され
たリン（Ｐ）濃度はその１／２〜１／３程度なのでｐ型
の導電性が確保され、ＴＦＴの特性に何ら影響を与える
ことはなかった。
チャネル型ＴＦＴのソース領域またはドレイン領域を形
成する不純物領域１１８の形成を行った。ここでは、フ
ォスフィン（ＰＨ3）を用いたイオンドープ法で行い、
この領域のリン（Ｐ）濃度を１×１０20〜１×１０21at
oms／cm3とした。本明細書中では、ここで形成された不
純物領域１１８に含まれるｎ型を付与する不純物元素の
濃度を（ｎ+）と表す。不純物領域１１７にも同時にリ
ン（Ｐ）が添加されるが、既に前の工程で添加されたボ
ロン（Ｂ）濃度と比較して不純物領域１１７に添加され
たリン（Ｐ）濃度はその１／２〜１／３程度なのでｐ型
の導電性が確保され、ＴＦＴの特性に何ら影響を与える
ことはなかった。
【００４７】＜保護絶縁層形成、活性化工程、水素化工
程：図２（Ｅ）＞その後、それぞれの濃度で添加された
ｎ型またはｐ型を付与する不純物元素を活性化する工程
を熱アニール法で行う。この工程はファーネスアニール
炉を用いれば良い。その他に、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）で行うこ
とができる。アニール処理は酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜６００℃で行うものであ
り、本実施例では５５０℃で４時間の熱処理を行った。
また、アニール処理の前に、５０〜２００nmの厚さの保
護絶縁層１１９を酸化窒化シリコン膜や酸化シリコン膜
などで形成すると良い。酸化窒化シリコン膜は表１のい
ずれの条件でも形成できるが、その他にも、ＳｉＨ4を
２７SCCM、Ｎ2Ｏを９００SCCMとして反応圧力１６０P
a、基板温度３２５℃、放電電力密度０．１W/cm2で形成
すると良い。
程：図２（Ｅ）＞その後、それぞれの濃度で添加された
ｎ型またはｐ型を付与する不純物元素を活性化する工程
を熱アニール法で行う。この工程はファーネスアニール
炉を用いれば良い。その他に、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）で行うこ
とができる。アニール処理は酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜６００℃で行うものであ
り、本実施例では５５０℃で４時間の熱処理を行った。
また、アニール処理の前に、５０〜２００nmの厚さの保
護絶縁層１１９を酸化窒化シリコン膜や酸化シリコン膜
などで形成すると良い。酸化窒化シリコン膜は表１のい
ずれの条件でも形成できるが、その他にも、ＳｉＨ4を
２７SCCM、Ｎ2Ｏを９００SCCMとして反応圧力１６０P
a、基板温度３２５℃、放電電力密度０．１W/cm2で形成
すると良い。
【００４８】レーザーアアニール法による結晶化は、エ
キシマレーザーや、ＹＡＧレーザー、ＹＶＯ4レーザ
ー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどで行う。
ＹＡＧレーザーなどの個体レーザーは基本波から第２、
第３高調波のいずれかを適用すると良い。
キシマレーザーや、ＹＡＧレーザー、ＹＶＯ4レーザ
ー、ＹＡｌＯ3レーザー、ＹＬＦレーザーなどで行う。
ＹＡＧレーザーなどの個体レーザーは基本波から第２、
第３高調波のいずれかを適用すると良い。
【００４９】活性化の工程の後、さらに、３〜１００％
の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行い、島状半導体層を水素化する工程を
行った。この工程は熱的に励起された水素により半導体
層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励
起された水素を用いる）を行っても良い。
の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行い、島状半導体層を水素化する工程を
行った。この工程は熱的に励起された水素により半導体
層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励
起された水素を用いる）を行っても良い。
【００５０】＜層間絶縁層、ソース配線およびドレイン
配線形成、パッシベーション膜形成：図２（Ｆ）＞活性
化および水素化の工程が終了したら、保護絶縁層上にさ
らに酸化窒化シリコン膜または酸化シリコン膜を積層さ
せ、層間絶縁層１２０を形成する。酸化窒化シリコン膜
は保護絶縁層１１９と同様にしてＳｉＨ4を２７SCCM、
Ｎ2Ｏを９００SCCMとして反応圧力１６０Pa、基板温度
３２５℃とし、放電電力密度を０．１５W/cm2として、
５００〜１５００nm（好ましくは６００〜８００nm）の
厚さで形成する。
配線形成、パッシベーション膜形成：図２（Ｆ）＞活性
化および水素化の工程が終了したら、保護絶縁層上にさ
らに酸化窒化シリコン膜または酸化シリコン膜を積層さ
せ、層間絶縁層１２０を形成する。酸化窒化シリコン膜
は保護絶縁層１１９と同様にしてＳｉＨ4を２７SCCM、
Ｎ2Ｏを９００SCCMとして反応圧力１６０Pa、基板温度
３２５℃とし、放電電力密度を０．１５W/cm2として、
５００〜１５００nm（好ましくは６００〜８００nm）の
厚さで形成する。
【００５１】そして、層間絶縁層１２０および保護絶縁
層１１９ＴＦＴのソース領域またはドレイン領域に達す
るコンタクトホールを形成し、ソース配線１２１、１２
４と、ドレイン配線１２２、１２３を形成する。図示し
ていないが、本実施例ではこの電極を、Ｔｉ膜を１００
ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１
５０ｎｍをスパッタ法で連続して形成した３層構造の積
層膜とした。
層１１９ＴＦＴのソース領域またはドレイン領域に達す
るコンタクトホールを形成し、ソース配線１２１、１２
４と、ドレイン配線１２２、１２３を形成する。図示し
ていないが、本実施例ではこの電極を、Ｔｉ膜を１００
ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１
５０ｎｍをスパッタ法で連続して形成した３層構造の積
層膜とした。
【００５２】次に、パッシベーション膜１２５として、
窒化シリコン膜または酸化窒化シリコン膜を５０〜５０
０ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成
する。さらに、この状態で水素化処理を行うとＴＦＴの
特性向上に対して好ましい結果が得られた。例えば、３
〜１００％の水素を含む雰囲気中で、３００〜４５０℃
で１〜１２時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られた。
窒化シリコン膜または酸化窒化シリコン膜を５０〜５０
０ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成
する。さらに、この状態で水素化処理を行うとＴＦＴの
特性向上に対して好ましい結果が得られた。例えば、３
〜１００％の水素を含む雰囲気中で、３００〜４５０℃
で１〜１２時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られた。
【００５３】こうして基板１０１上に、ｎチャネル型Ｔ
ＦＴ１３４とｐチャネル型ＴＦＴ１３３とを完成させる
ことができた。ｐチャネル型ＴＦＴ１３３には、島状半
導体層１０４にチャネル形成領域１２６、ソース領域１
２７、ドレイン領域１２８を有している。ｎチャネル型
ＴＦＴ１３４には、島状半導体層１０５にチャネル形成
領域１２９、ゲート電極１１５と重なるＬＤＤ領域１３
０（以降、このようなＬＤＤ領域をＬovと記す）、ソー
ス領域１３２、ドレイン領域１３１を有している。この
Ｌov領域のチャネル長方向の長さは、チャネル長３〜８
μmに対して、０．５〜３．０μm（好ましくは１．０〜
１．５μm）とした。図２ではそれぞれのＴＦＴをシン
グルゲート構造としたが、ダブルゲート構造でも良い
し、複数のゲート電極を設けたマルチゲート構造として
も差し支えない。
ＦＴ１３４とｐチャネル型ＴＦＴ１３３とを完成させる
ことができた。ｐチャネル型ＴＦＴ１３３には、島状半
導体層１０４にチャネル形成領域１２６、ソース領域１
２７、ドレイン領域１２８を有している。ｎチャネル型
ＴＦＴ１３４には、島状半導体層１０５にチャネル形成
領域１２９、ゲート電極１１５と重なるＬＤＤ領域１３
０（以降、このようなＬＤＤ領域をＬovと記す）、ソー
ス領域１３２、ドレイン領域１３１を有している。この
Ｌov領域のチャネル長方向の長さは、チャネル長３〜８
μmに対して、０．５〜３．０μm（好ましくは１．０〜
１．５μm）とした。図２ではそれぞれのＴＦＴをシン
グルゲート構造としたが、ダブルゲート構造でも良い
し、複数のゲート電極を設けたマルチゲート構造として
も差し支えない。
【００５４】このように作製したＴＦＴの特性を評価し
た。ＴＦＴで形成した回路を所望の駆動電圧で正常に動
作させるために着目する特性は、Ｖｔｈ、Ｓ値、電界効
果移動度などであり、ここでは特にＶｔｈとＳ値につい
て着目した。ＴＦＴのサイズはpチャネル型およびｎチ
ャネル型ＴＦＴ共にチャネル長Ｌ＝８μm、チャネル幅
Ｗ＝８μmであり、ｎチャネル型ＴＦＴにはＬＤＤとし
てＬov＝２μmを設けてある。
た。ＴＦＴで形成した回路を所望の駆動電圧で正常に動
作させるために着目する特性は、Ｖｔｈ、Ｓ値、電界効
果移動度などであり、ここでは特にＶｔｈとＳ値につい
て着目した。ＴＦＴのサイズはpチャネル型およびｎチ
ャネル型ＴＦＴ共にチャネル長Ｌ＝８μm、チャネル幅
Ｗ＝８μmであり、ｎチャネル型ＴＦＴにはＬＤＤとし
てＬov＝２μmを設けてある。
【００５５】図３は、チャネルドープをしていないｎチ
ャネル型ＴＦＴのＳ値とＶshiftの関係を、各種ブロッ
キング層の膜厚をパラメータとして示したものである。
ここで、Ｖshiftとは図２３（Ｃ）に示すように、ドレ
イン電流（Ｉd）対ゲート電圧（Ｖｇ）のサブスレッシ
ョルド特性において、傾きが最大になる点に引かれた接
線がＩd＝１×１０-12Ａの水平線と交差する電圧値とし
て定義する。Ｖshiftは小さいほど良く、理想的にはＶs
hift＝０Ｖであることが望ましい。図３に示すデータで
は、Ｓ値とＶshiftの間には明らかな相間が見られ、Ｖs
hiftが０Ｖに近づくほどＳ値が小さくなり、ＴＦＴの特
性として理想的な状態になって行くことが明らかであ
る。
ャネル型ＴＦＴのＳ値とＶshiftの関係を、各種ブロッ
キング層の膜厚をパラメータとして示したものである。
ここで、Ｖshiftとは図２３（Ｃ）に示すように、ドレ
イン電流（Ｉd）対ゲート電圧（Ｖｇ）のサブスレッシ
ョルド特性において、傾きが最大になる点に引かれた接
線がＩd＝１×１０-12Ａの水平線と交差する電圧値とし
て定義する。Ｖshiftは小さいほど良く、理想的にはＶs
hift＝０Ｖであることが望ましい。図３に示すデータで
は、Ｓ値とＶshiftの間には明らかな相間が見られ、Ｖs
hiftが０Ｖに近づくほどＳ値が小さくなり、ＴＦＴの特
性として理想的な状態になって行くことが明らかであ
る。
【００５６】図３では、ｎチャネル型ＴＦＴのＶshift
の値ブロッキング層１０２を構成する酸化窒化シリコン
膜（Ａ）と酸化窒化シリコン膜（Ｂ）との膜厚について
検討した結果である。図３でプロットしたデータはいず
れもチャネルドープをしていない試料のものであり、Ｖ
shiftの値を所定の範囲内にするには最適な膜厚の組み
合わせがあることを示している。例えば、Ｖshiftをー
１．５〜―０．５Ｖの範囲にするには、酸化窒化シリコ
ン膜（Ａ）の厚さを５０nmまたは２００nmとし、酸化窒
化シリコン膜（Ｂ）の厚さを３０nmまたは２００nmとす
れば良いことがわかる。
の値ブロッキング層１０２を構成する酸化窒化シリコン
膜（Ａ）と酸化窒化シリコン膜（Ｂ）との膜厚について
検討した結果である。図３でプロットしたデータはいず
れもチャネルドープをしていない試料のものであり、Ｖ
shiftの値を所定の範囲内にするには最適な膜厚の組み
合わせがあることを示している。例えば、Ｖshiftをー
１．５〜―０．５Ｖの範囲にするには、酸化窒化シリコ
ン膜（Ａ）の厚さを５０nmまたは２００nmとし、酸化窒
化シリコン膜（Ｂ）の厚さを３０nmまたは２００nmとす
れば良いことがわかる。
【００５７】図４（Ａ）〜（Ｆ）は、ｎチャネル型ＴＦ
Ｔおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ値、Ｖ
shiftの第１のブロッキング層１０２ａの膜厚依存性を
示す。第２のブロッキング層１０２ｂの厚さは２００nm
一定とした。第１のブロッキング層１０２ａの膜厚の変
化５０〜２００nmに対して特性の変化は観測されていな
い。
Ｔおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ値、Ｖ
shiftの第１のブロッキング層１０２ａの膜厚依存性を
示す。第２のブロッキング層１０２ｂの厚さは２００nm
一定とした。第１のブロッキング層１０２ａの膜厚の変
化５０〜２００nmに対して特性の変化は観測されていな
い。
【００５８】また、図５（Ａ）〜（Ｆ）は、ｎチャネル
型ＴＦＴおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ
値、Ｖshiftの第２のブロッキング層１０２ｂの膜厚依
存性を示す。第１のブロッキング層１０２ａの厚さは５
０nm一定とした。図５に示すデータには、第２のブロッ
キング層１０２ｂに酸化窒化シリコン膜（Ｂ）を適用し
た場合と、酸化窒化シリコン膜（Ｃ）を適用した場合と
を示した。その結果、まず第２のブロッキング層１０２
ｂが厚くなるとＳ値が悪くなり、Ｖｔｈの変動も大きく
なった。その傾向は酸化窒化シリコン膜（Ｃ）を適用し
た場合において顕著であった。その原因は十分明らかで
ないが、表２で示したように酸化窒化シリコン膜（Ｂ）
と（Ｃ）とではウエットエッチング速度に差があり、酸
化窒化シリコン膜（Ｂ）のようにウエットエッチング速
度が遅く、緻密で硬い膜の方が良いことが明らであっ
た。
型ＴＦＴおよびｐチャネル型ＴＦＴにおけるＶｔｈ、Ｓ
値、Ｖshiftの第２のブロッキング層１０２ｂの膜厚依
存性を示す。第１のブロッキング層１０２ａの厚さは５
０nm一定とした。図５に示すデータには、第２のブロッ
キング層１０２ｂに酸化窒化シリコン膜（Ｂ）を適用し
た場合と、酸化窒化シリコン膜（Ｃ）を適用した場合と
を示した。その結果、まず第２のブロッキング層１０２
ｂが厚くなるとＳ値が悪くなり、Ｖｔｈの変動も大きく
なった。その傾向は酸化窒化シリコン膜（Ｃ）を適用し
た場合において顕著であった。その原因は十分明らかで
ないが、表２で示したように酸化窒化シリコン膜（Ｂ）
と（Ｃ）とではウエットエッチング速度に差があり、酸
化窒化シリコン膜（Ｂ）のようにウエットエッチング速
度が遅く、緻密で硬い膜の方が良いことが明らであっ
た。
【００５９】図６は、ブロッキング層１０２のアルカリ
金属元素の汚染防止効果を、２次イオン質量分析法（Ｓ
ＩＭＳ）で測定した結果を示す。測定に用いた装置は、
Physical Electronics社製Model-6600であり、試料
は、ガラス基板上にまず酸化窒化シリコン膜（Ａ）を５
０nmの厚さに密接形成し、その上に酸化窒化シリコン膜
（Ｂ）を１２５nm、さらにシリコン膜を５０nm形成し、
ファーネスアニール炉を用い熱アニール法による結晶化
温度（５００℃で１時間と、５５０℃で４時間の熱アニ
ール処理）で処理したものである。図６のデータは、シ
リコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）の分布を２次
イオン強度で表し、その分布に対するナトリウム（Ｎ
ａ）の分布を定量化して示した。その結果、ガラス基板
から酸化窒化シリコン膜（Ａ）への拡散もしくはしみ出
しは観測されず、酸化窒化シリコン膜（Ａ）の膜厚が５
０nmでも十分ブロッキング層として効果があることが確
認できた。
金属元素の汚染防止効果を、２次イオン質量分析法（Ｓ
ＩＭＳ）で測定した結果を示す。測定に用いた装置は、
Physical Electronics社製Model-6600であり、試料
は、ガラス基板上にまず酸化窒化シリコン膜（Ａ）を５
０nmの厚さに密接形成し、その上に酸化窒化シリコン膜
（Ｂ）を１２５nm、さらにシリコン膜を５０nm形成し、
ファーネスアニール炉を用い熱アニール法による結晶化
温度（５００℃で１時間と、５５０℃で４時間の熱アニ
ール処理）で処理したものである。図６のデータは、シ
リコン（Ｓｉ）と酸素（Ｏ）と窒素（Ｎ）の分布を２次
イオン強度で表し、その分布に対するナトリウム（Ｎ
ａ）の分布を定量化して示した。その結果、ガラス基板
から酸化窒化シリコン膜（Ａ）への拡散もしくはしみ出
しは観測されず、酸化窒化シリコン膜（Ａ）の膜厚が５
０nmでも十分ブロッキング層として効果があることが確
認できた。
【００６０】図７は、前述の結晶化温度における処理前
後のブロッキング層の内部応力変化に対するＶshiftの
変化を示す。酸化窒化シリコン膜（Ａ）と酸化窒化シリ
コン膜（Ｂ）との膜厚の組み合わせについて検討されて
いるが、内部応力の変化量が少ない程Ｖshiftが小さく
なることが明らかとなった。
後のブロッキング層の内部応力変化に対するＶshiftの
変化を示す。酸化窒化シリコン膜（Ａ）と酸化窒化シリ
コン膜（Ｂ）との膜厚の組み合わせについて検討されて
いるが、内部応力の変化量が少ない程Ｖshiftが小さく
なることが明らかとなった。
【００６１】完成したＴＦＴにおいてｎチャネル型ＴＦ
Ｔでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、
Ｖｔｈを０．５Ｖ以上２．５Ｖ以下、電界効果移動度は
１２０cm2/V・sec以上２５０cm2/V・sec以下とすることが
できる。また、ｐチャネル型ＴＦＴでは、Ｓ値を０．１
０V/dec以上０．３０V/dec以下、Ｖｔｈを−０．５Ｖ以
上−２．５Ｖ以下、電界効果移動度は８０cm2/V・sec以
上１５０cm2/V・sec以下とすることができる。このよう
にバックチャネル側に設ける酸化窒化シリコン膜を用い
たブロッキング層の膜厚および膜質には最適な範囲があ
り、適した組み合わせとすることによりＴＦＴの特性を
安定化させることができる。
Ｔでは、Ｓ値を０．１０V/dec以上０．３０V/dec以下、
Ｖｔｈを０．５Ｖ以上２．５Ｖ以下、電界効果移動度は
１２０cm2/V・sec以上２５０cm2/V・sec以下とすることが
できる。また、ｐチャネル型ＴＦＴでは、Ｓ値を０．１
０V/dec以上０．３０V/dec以下、Ｖｔｈを−０．５Ｖ以
上−２．５Ｖ以下、電界効果移動度は８０cm2/V・sec以
上１５０cm2/V・sec以下とすることができる。このよう
にバックチャネル側に設ける酸化窒化シリコン膜を用い
たブロッキング層の膜厚および膜質には最適な範囲があ
り、適した組み合わせとすることによりＴＦＴの特性を
安定化させることができる。
【００６２】[実施形態２]実施形態１で示したブロッキ
ング層を設けることで、図３で示したようにＶｔｈをー
０．５〜―１．５Ｖ程度の範囲とすることができ、チャ
ネルドープ工程を簡略化することができる。実施形態１
と同様にして図１（Ｃ）までの工程を行い、基板１０１
上にブロッキング層１０２、島状半導体層１０４、１０
５、マスク層１０６を形成する。そして、図２１に示す
ようにしきい値電圧を制御する目的で実施形態１と同様
に、イオンドープ法でジボラン（Ｂ2Ｈ6）を用いホウ素
（Ｂ）を添加して、ボロン（Ｂ）が添加された島状半導
体層１０４ｂ、１０５ｂを形成する。これは特別にフォ
トレジストマスクを設けずに行う全面チャネルドープ工
程とする。添加するボロン（Ｂ）濃度を１×１０16atom
s／cm3で添加するとｎチャネル型ＴＦＴのＶｔｈを０．
５〜２．５Ｖの範囲にすることができた。このボロン
（Ｂ）濃度では、ｐチャネル型ＴＦＴのＶｔｈは殆ど変
化せず、−０．５〜―１．５Ｖの範囲であった。その他
の方法として、非晶質半導体層を形成するときにジボラ
ン（Ｂ2Ｈ6）を同時に添加しても同様な効果を得ること
ができる。以降は図１（Ｅ）以降の工程を実施形態１と
同様にして行えば図２（Ｆ）に示す構造のｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴとを形成できる。ここでチ
ャネル形成領域１２６、１２９には図２１で添加した濃
度のボロン（Ｂ）が含まれている。このような工程とす
ることで、チャネルドープ用のフォトマスクを１枚削減
でき、実施形態１と比較して工程数を削減することがで
きる。
ング層を設けることで、図３で示したようにＶｔｈをー
０．５〜―１．５Ｖ程度の範囲とすることができ、チャ
ネルドープ工程を簡略化することができる。実施形態１
と同様にして図１（Ｃ）までの工程を行い、基板１０１
上にブロッキング層１０２、島状半導体層１０４、１０
５、マスク層１０６を形成する。そして、図２１に示す
ようにしきい値電圧を制御する目的で実施形態１と同様
に、イオンドープ法でジボラン（Ｂ2Ｈ6）を用いホウ素
（Ｂ）を添加して、ボロン（Ｂ）が添加された島状半導
体層１０４ｂ、１０５ｂを形成する。これは特別にフォ
トレジストマスクを設けずに行う全面チャネルドープ工
程とする。添加するボロン（Ｂ）濃度を１×１０16atom
s／cm3で添加するとｎチャネル型ＴＦＴのＶｔｈを０．
５〜２．５Ｖの範囲にすることができた。このボロン
（Ｂ）濃度では、ｐチャネル型ＴＦＴのＶｔｈは殆ど変
化せず、−０．５〜―１．５Ｖの範囲であった。その他
の方法として、非晶質半導体層を形成するときにジボラ
ン（Ｂ2Ｈ6）を同時に添加しても同様な効果を得ること
ができる。以降は図１（Ｅ）以降の工程を実施形態１と
同様にして行えば図２（Ｆ）に示す構造のｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴとを形成できる。ここでチ
ャネル形成領域１２６、１２９には図２１で添加した濃
度のボロン（Ｂ）が含まれている。このような工程とす
ることで、チャネルドープ用のフォトマスクを１枚削減
でき、実施形態１と比較して工程数を削減することがで
きる。
【００６３】[実施形態３]本実施形態では、Ｖｔｈの値
を精密に制御する形態について示す。まず、実施形態１
と同様にして図１（Ｃ）までの工程を行い、基板１０１
上にブロッキング層１０２、島状半導体層１０４、１０
５、マスク層１０６を形成する。そして、図２２（Ａ）
で示すように実施形態２と同様にして全面チャネルドー
プ工程を行い、ボロン（Ｂ）が添加された島状半導体層
１０４ｂ、１０５ｂを形成する。さらに、図２２（Ｂ）
に示すように、フォトレジストマスク１０７を形成し、
１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を
付与する不純物元素を添加して、ボロン（Ｂ）が添加さ
れた島状半導体層１０５ｃを形成する。以降は図１
（Ｅ）以降の工程を実施形態１と同様にして行えば図２
（Ｆ）に示す構造のｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴとを形成できる。ここでチャネル形成領域１２
６、１２９には図２１で添加した濃度のボロン（Ｂ）が
含まれている。このような工程とすることで、ｎチャネ
ル型ＴＦＴのＶｔｈを０．５〜２．５Ｖの範囲に精密に
制御することが可能となり、ｐチャネル型ＴＦＴのＶｔ
ｈを−０．５〜―１．５Ｖの範囲とすることができる。
を精密に制御する形態について示す。まず、実施形態１
と同様にして図１（Ｃ）までの工程を行い、基板１０１
上にブロッキング層１０２、島状半導体層１０４、１０
５、マスク層１０６を形成する。そして、図２２（Ａ）
で示すように実施形態２と同様にして全面チャネルドー
プ工程を行い、ボロン（Ｂ）が添加された島状半導体層
１０４ｂ、１０５ｂを形成する。さらに、図２２（Ｂ）
に示すように、フォトレジストマスク１０７を形成し、
１×１０16〜５×１０17atoms／cm3程度の濃度でｐ型を
付与する不純物元素を添加して、ボロン（Ｂ）が添加さ
れた島状半導体層１０５ｃを形成する。以降は図１
（Ｅ）以降の工程を実施形態１と同様にして行えば図２
（Ｆ）に示す構造のｎチャネル型ＴＦＴとｐチャネル型
ＴＦＴとを形成できる。ここでチャネル形成領域１２
６、１２９には図２１で添加した濃度のボロン（Ｂ）が
含まれている。このような工程とすることで、ｎチャネ
ル型ＴＦＴのＶｔｈを０．５〜２．５Ｖの範囲に精密に
制御することが可能となり、ｐチャネル型ＴＦＴのＶｔ
ｈを−０．５〜―１．５Ｖの範囲とすることができる。
【００６４】
【実施例】［実施例１］本発明の実施例を図８〜図１２
を用いて説明する。ここでは画素部の画素ＴＦＴと、画
素部の周辺に設けられる駆動回路のＴＦＴを同一基板上
に作製する方法について工程に従って詳細に説明する。
但し、説明を簡単にするために、制御回路ではシフトレ
ジスタ回路、バッファ回路などの基本回路であるＣＭＯ
Ｓ回路と、サンプリング回路を形成するｎチャネル型Ｔ
ＦＴとを図示することにする。
を用いて説明する。ここでは画素部の画素ＴＦＴと、画
素部の周辺に設けられる駆動回路のＴＦＴを同一基板上
に作製する方法について工程に従って詳細に説明する。
但し、説明を簡単にするために、制御回路ではシフトレ
ジスタ回路、バッファ回路などの基本回路であるＣＭＯ
Ｓ回路と、サンプリング回路を形成するｎチャネル型Ｔ
ＦＴとを図示することにする。
【００６５】図８（Ａ）において、基板２０１にはバリ
ウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス
基板を用いる。本実施例ではアルミノホウケイ酸ガラス
基板を用いた。この時ガラス歪み点よりも１０〜２０℃
程度低い温度であらかじめ熱処理しておいても良い。こ
の基板２０１のＴＦＴを形成する表面には、基板２０１
からのアルカリ金属元素をはじめとする不純物拡散を防
ぐために、酸化窒化シリコン膜（Ａ）２０２ａを５０nm
の厚さに形成し、さらにその上に酸化窒化シリコン膜
（Ｂ）２０２ｂを１００nmを積層させてブロッキング層
２０２とする。
ウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス
基板を用いる。本実施例ではアルミノホウケイ酸ガラス
基板を用いた。この時ガラス歪み点よりも１０〜２０℃
程度低い温度であらかじめ熱処理しておいても良い。こ
の基板２０１のＴＦＴを形成する表面には、基板２０１
からのアルカリ金属元素をはじめとする不純物拡散を防
ぐために、酸化窒化シリコン膜（Ａ）２０２ａを５０nm
の厚さに形成し、さらにその上に酸化窒化シリコン膜
（Ｂ）２０２ｂを１００nmを積層させてブロッキング層
２０２とする。
【００６６】次に、２５〜８０ｎｍ（好ましくは３０〜
６０ｎｍ）の厚さで非晶質構造を有する半導体層２０３
ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法
で形成する。本実施例では、プラズマＣＶＤ法で非晶質
シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を
有する半導体膜としては、非晶質半導体膜や微結晶半導
体膜があり、非晶質シリコンゲルマニウム膜などの非晶
質構造を有する化合物半導体膜を適用しても良い。ま
た、ブロッキング層２０２と非晶質シリコン層２０３ａ
とは同じ成膜法で形成することが可能であるので、両者
を連続形成しても良い。下地膜を形成した後、一旦大気
雰囲気に晒さないことでその表面の汚染を防ぐことが可
能となり、作製するＴＦＴの特性バラツキやしきい値電
圧の変動を低減させることができる。（図８（Ａ））
６０ｎｍ）の厚さで非晶質構造を有する半導体層２０３
ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法
で形成する。本実施例では、プラズマＣＶＤ法で非晶質
シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を
有する半導体膜としては、非晶質半導体膜や微結晶半導
体膜があり、非晶質シリコンゲルマニウム膜などの非晶
質構造を有する化合物半導体膜を適用しても良い。ま
た、ブロッキング層２０２と非晶質シリコン層２０３ａ
とは同じ成膜法で形成することが可能であるので、両者
を連続形成しても良い。下地膜を形成した後、一旦大気
雰囲気に晒さないことでその表面の汚染を防ぐことが可
能となり、作製するＴＦＴの特性バラツキやしきい値電
圧の変動を低減させることができる。（図８（Ａ））
【００６７】そして、公知の結晶化技術を使用して非晶
質シリコン層２０３ａから結晶質シリコン層２０３ｂを
形成する。例えば、レーザーアニール法や熱アニール法
（固相成長法）を適用すれば良いが、ここでは特開平７
−１３０６５２号公報で開示された技術に従って、触媒
元素を用いる結晶化法で結晶質シリコン層２０３ｂを形
成した。まず、重量換算で１０ｐｐｍの触媒元素を含む
水溶液をスピンコート法で塗布して触媒元素を含有する
層を形成した（図示せず）。触媒元素にはニッケル（Ｎ
ｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであ
る。結晶化の工程では、まず４００〜５００℃で１時間
程度の熱処理を行い、非晶質シリコン膜の含有水素量を
５atom％以下にする。そして、ファーネスアニール炉を
用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の
熱アニールを行う。以上の工程までで結晶質シリコン膜
を得ることができる。この状態で表面に残存する触媒元
素の濃度は３×１０10〜２×１０11atoms/cm2であっ
た。その後、結晶化率を高めるためにレーザーアニール
法を併用しても良い。例えば、ＸＣｌエキシマレーザー
（波長３０８nm）を用い、光学系で線状ビームを形成し
て、発振周波数５〜５０Hz、エネルギー密度１００〜５
００mJ/cm2として線状ビームのオーバーラップ割合を８
０〜９８％として照射する。このようにして、結晶性シ
リコン膜２０３ｂを得る。（図８（Ｂ））
質シリコン層２０３ａから結晶質シリコン層２０３ｂを
形成する。例えば、レーザーアニール法や熱アニール法
（固相成長法）を適用すれば良いが、ここでは特開平７
−１３０６５２号公報で開示された技術に従って、触媒
元素を用いる結晶化法で結晶質シリコン層２０３ｂを形
成した。まず、重量換算で１０ｐｐｍの触媒元素を含む
水溶液をスピンコート法で塗布して触媒元素を含有する
層を形成した（図示せず）。触媒元素にはニッケル（Ｎ
ｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃ
ｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などであ
る。結晶化の工程では、まず４００〜５００℃で１時間
程度の熱処理を行い、非晶質シリコン膜の含有水素量を
５atom％以下にする。そして、ファーネスアニール炉を
用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の
熱アニールを行う。以上の工程までで結晶質シリコン膜
を得ることができる。この状態で表面に残存する触媒元
素の濃度は３×１０10〜２×１０11atoms/cm2であっ
た。その後、結晶化率を高めるためにレーザーアニール
法を併用しても良い。例えば、ＸＣｌエキシマレーザー
（波長３０８nm）を用い、光学系で線状ビームを形成し
て、発振周波数５〜５０Hz、エネルギー密度１００〜５
００mJ/cm2として線状ビームのオーバーラップ割合を８
０〜９８％として照射する。このようにして、結晶性シ
リコン膜２０３ｂを得る。（図８（Ｂ））
【００６８】そして、結晶質シリコン膜２０３ｂをエッ
チング処理して島状に分割し、島状半導体層２０４〜２
０７を形成し活性層とする。その後、プラズマＣＶＤ法
や減圧ＣＶＤ法、またはスパッタ法により５０〜１００
ｎｍの厚さの酸化シリコン膜によるマスク層２０８を形
成する。例えば、減圧ＣＶＤ法でＳｉＨ4とＯ2との混合
ガスを用い、２６６Paにおいて４００℃に加熱して酸化
シリコン膜を形成する。（図８（Ｃ））
チング処理して島状に分割し、島状半導体層２０４〜２
０７を形成し活性層とする。その後、プラズマＣＶＤ法
や減圧ＣＶＤ法、またはスパッタ法により５０〜１００
ｎｍの厚さの酸化シリコン膜によるマスク層２０８を形
成する。例えば、減圧ＣＶＤ法でＳｉＨ4とＯ2との混合
ガスを用い、２６６Paにおいて４００℃に加熱して酸化
シリコン膜を形成する。（図８（Ｃ））
【００６９】そしてチャネルドープ工程を行う。まず、
フォトレジストマスク２０９を設け、ｎチャネル型ＴＦ
Ｔを形成する島状半導体層２０５〜２０７の全面にしき
い値電圧を制御する目的で１×１０16〜５×１０17atom
s／cm3程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンド
ープ法で実施しても良いし、非晶質シリコン膜を成膜す
るときに同時に添加しておくこともできる。ここでのボ
ロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）
を添加した半導体層２１０〜２１２はｎチャネル型ＴＦ
Ｔのしきい値電圧を所定の範囲内に収めるために形成す
ることが好ましかった。このチャネルドープ工程は、実
施形態２または実施形態３で示した方法で行っても良
い。（図８（Ｄ））
フォトレジストマスク２０９を設け、ｎチャネル型ＴＦ
Ｔを形成する島状半導体層２０５〜２０７の全面にしき
い値電圧を制御する目的で１×１０16〜５×１０17atom
s／cm3程度の濃度でｐ型を付与する不純物元素としてボ
ロン（Ｂ）を添加した。ボロン（Ｂ）の添加はイオンド
ープ法で実施しても良いし、非晶質シリコン膜を成膜す
るときに同時に添加しておくこともできる。ここでのボ
ロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）
を添加した半導体層２１０〜２１２はｎチャネル型ＴＦ
Ｔのしきい値電圧を所定の範囲内に収めるために形成す
ることが好ましかった。このチャネルドープ工程は、実
施形態２または実施形態３で示した方法で行っても良
い。（図８（Ｄ））
【００７０】駆動回路のｎチャネル型ＴＦＴのＬＤＤ領
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層２１０、２１１に選択的に添加する。そのた
め、あらかじめフォトレジストマスク２１３〜２１６を
形成した。ここではリン（Ｐ）を添加すべく、フォスフ
ィン（ＰＨ3）を用いたイオンドープ法を適用した。形
成された不純物領域（ｎ-）２１７、２１８のリン
（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3のとす
る。また、不純物領域２１９は、画素部の保持容量を形
成するための半導体層であり、この領域にも同じ濃度で
リン（Ｐ）を添加した。（図９（Ａ））
域を形成するために、ｎ型を付与する不純物元素を島状
半導体層２１０、２１１に選択的に添加する。そのた
め、あらかじめフォトレジストマスク２１３〜２１６を
形成した。ここではリン（Ｐ）を添加すべく、フォスフ
ィン（ＰＨ3）を用いたイオンドープ法を適用した。形
成された不純物領域（ｎ-）２１７、２１８のリン
（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3のとす
る。また、不純物領域２１９は、画素部の保持容量を形
成するための半導体層であり、この領域にも同じ濃度で
リン（Ｐ）を添加した。（図９（Ａ））
【００７１】次に、マスク層２０８をフッ酸などにより
除去して、図８（Ｄ）と図９（Ａ）で添加した不純物元
素を活性化させる工程を行う。活性化は、窒素雰囲気中
で５００〜６００℃で１〜４時間の熱アニールや、レー
ザーアニールの方法により行うことができる。また、両
者を併用して行っても良い。本実施例では、レーザー活
性化の方法を用い、ＫｒＦエキシマレーザー光（波長２
４８ｎｍ）を用い、線状ビームを形成して、発振周波数
５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃ
ｍ2として線状ビームのオーバーラップ割合を８０〜９
８％として走査して、島状半導体層が形成された基板全
面を処理した。尚、レーザー光の照射条件には何ら限定
される事項はなく、実施者が適宣決定すれば良い。
除去して、図８（Ｄ）と図９（Ａ）で添加した不純物元
素を活性化させる工程を行う。活性化は、窒素雰囲気中
で５００〜６００℃で１〜４時間の熱アニールや、レー
ザーアニールの方法により行うことができる。また、両
者を併用して行っても良い。本実施例では、レーザー活
性化の方法を用い、ＫｒＦエキシマレーザー光（波長２
４８ｎｍ）を用い、線状ビームを形成して、発振周波数
５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃ
ｍ2として線状ビームのオーバーラップ割合を８０〜９
８％として走査して、島状半導体層が形成された基板全
面を処理した。尚、レーザー光の照射条件には何ら限定
される事項はなく、実施者が適宣決定すれば良い。
【００７２】そして、ゲート絶縁膜２２０をプラズマＣ
ＶＤ法またはスパッタ法を用いて４０〜１５０ｎｍの厚
さでシリコンを含む絶縁膜で形成する。例えば酸化窒化
シリコン膜（Ｂ）で形成する。ゲート絶縁膜には、他の
シリコンを含む絶縁膜を単層または積層構造として用い
ても良い。（図９（Ｂ））
ＶＤ法またはスパッタ法を用いて４０〜１５０ｎｍの厚
さでシリコンを含む絶縁膜で形成する。例えば酸化窒化
シリコン膜（Ｂ）で形成する。ゲート絶縁膜には、他の
シリコンを含む絶縁膜を単層または積層構造として用い
ても良い。（図９（Ｂ））
【００７３】次に、ゲート電極を形成するために第１の
導電層を成膜する。本実施例では導電性の窒化物金属膜
から成る導電層（Ａ）２２１と金属膜から成る導電層
（Ｂ）２２２とを積層させた。ここでは、Ｔａをターゲ
ットとしたスパッタ法で導電層（Ｂ）２２２をタンタル
（Ｔａ）で２５０nmの厚さに形成し、導電層（Ａ）２２
１は窒化タンタル（ＴａＮ）で５０nmの厚さに形成し
た。（図９（Ｃ））
導電層を成膜する。本実施例では導電性の窒化物金属膜
から成る導電層（Ａ）２２１と金属膜から成る導電層
（Ｂ）２２２とを積層させた。ここでは、Ｔａをターゲ
ットとしたスパッタ法で導電層（Ｂ）２２２をタンタル
（Ｔａ）で２５０nmの厚さに形成し、導電層（Ａ）２２
１は窒化タンタル（ＴａＮ）で５０nmの厚さに形成し
た。（図９（Ｃ））
【００７４】次に、フォトレジストマスク２２３〜２２
７を形成し、導電層（Ａ）２２１と導電層（Ｂ）２２２
とを一括でエッチングしてゲート電極２２８〜２３１と
容量配線２３２を形成する。ゲート電極２２８〜２３１
と容量配線２３２は、導電層（Ａ）から成る２２８ａ〜
２３２ａと、導電層（Ｂ）から成る２２８ｂ〜２３２ｂ
とが一体として形成されている。この時、駆動回路に形
成するゲート電極２２９、２３０は不純物領域２１７、
２１８の一部と、ゲート絶縁膜２２０を介して重なるよ
うに形成する。（図９（Ｄ））
７を形成し、導電層（Ａ）２２１と導電層（Ｂ）２２２
とを一括でエッチングしてゲート電極２２８〜２３１と
容量配線２３２を形成する。ゲート電極２２８〜２３１
と容量配線２３２は、導電層（Ａ）から成る２２８ａ〜
２３２ａと、導電層（Ｂ）から成る２２８ｂ〜２３２ｂ
とが一体として形成されている。この時、駆動回路に形
成するゲート電極２２９、２３０は不純物領域２１７、
２１８の一部と、ゲート絶縁膜２２０を介して重なるよ
うに形成する。（図９（Ｄ））
【００７５】次いで、駆動回路のｐチャネル型ＴＦＴの
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極２２８をマスクとして、自己整合的に不
純物領域を形成する。ｎチャネル型ＴＦＴが形成される
領域はフォトレジストマスク２３３で被覆しておく。そ
して、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不
純物領域（ｐ+）２３４を１×１０21atoms／cm3の濃度
で形成した。（図１０（Ａ））
ソース領域およびドレイン領域を形成するために、ｐ型
を付与する不純物元素を添加する工程を行う。ここで
は、ゲート電極２２８をマスクとして、自己整合的に不
純物領域を形成する。ｎチャネル型ＴＦＴが形成される
領域はフォトレジストマスク２３３で被覆しておく。そ
して、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で不
純物領域（ｐ+）２３４を１×１０21atoms／cm3の濃度
で形成した。（図１０（Ａ））
【００７６】次に、ｎチャネル型ＴＦＴにおいて、ソー
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク２３５〜２３７を形成
し、ｎ型を付与する不純物元素が添加して不純物領域２
３８〜２４２を形成した。これは、フォスフィン（ＰＨ
3）を用いたイオンドープ法で行い、不純物領域（ｎ+）
２３８〜２４２の（Ｐ）濃度を５×１０20atoms／cm3と
した。不純物領域２３８には、既に前工程で添加された
ボロン（Ｂ）が含まれているが、それに比して１／２〜
１／３の濃度でリン（Ｐ）が添加されるので、添加され
たリン（Ｐ）の影響は考えなくても良く、ＴＦＴの特性
に何ら影響を与えることはなかった。（図１０（Ｂ））
ス領域またはドレイン領域として機能する不純物領域の
形成を行った。レジストのマスク２３５〜２３７を形成
し、ｎ型を付与する不純物元素が添加して不純物領域２
３８〜２４２を形成した。これは、フォスフィン（ＰＨ
3）を用いたイオンドープ法で行い、不純物領域（ｎ+）
２３８〜２４２の（Ｐ）濃度を５×１０20atoms／cm3と
した。不純物領域２３８には、既に前工程で添加された
ボロン（Ｂ）が含まれているが、それに比して１／２〜
１／３の濃度でリン（Ｐ）が添加されるので、添加され
たリン（Ｐ）の影響は考えなくても良く、ＴＦＴの特性
に何ら影響を与えることはなかった。（図１０（Ｂ））
【００７７】そして、画素部のｎチャネル型ＴＦＴのＬ
ＤＤ領域を形成するために、ｎ型を付与する不純物添加
の工程を行った。ここではゲート電極２３１をマスクと
して自己整合的にｎ型を付与する不純物元素をイオンド
ープ法で添加した。添加するリン（Ｐ）の濃度は５×１
０16atoms／cm3とし、図９（Ａ）および図１０（Ａ）と
図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度
で添加することで、実質的には不純物領域（ｎ--）２４
３、２４４のみが形成される。（図１０（Ｃ））
ＤＤ領域を形成するために、ｎ型を付与する不純物添加
の工程を行った。ここではゲート電極２３１をマスクと
して自己整合的にｎ型を付与する不純物元素をイオンド
ープ法で添加した。添加するリン（Ｐ）の濃度は５×１
０16atoms／cm3とし、図９（Ａ）および図１０（Ａ）と
図１０（Ｂ）で添加する不純物元素の濃度よりも低濃度
で添加することで、実質的には不純物領域（ｎ--）２４
３、２４４のみが形成される。（図１０（Ｃ））
【００７８】その後、それぞれの濃度で添加されたｎ型
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール炉を用
いた熱アニール法、レーザーアニール法、またはラピッ
ドサーマルアニール法（ＲＴＡ法）で行うことができ
る。ここではファーネスアニール法で活性化工程を行っ
た。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表
的には５００〜６００℃で行うものであり、本実施例で
は５５０℃で４時間の熱処理を行った。
またはｐ型を付与する不純物元素を活性化するために熱
処理工程を行う。この工程はファーネスアニール炉を用
いた熱アニール法、レーザーアニール法、またはラピッ
ドサーマルアニール法（ＲＴＡ法）で行うことができ
る。ここではファーネスアニール法で活性化工程を行っ
た。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表
的には５００〜６００℃で行うものであり、本実施例で
は５５０℃で４時間の熱処理を行った。
【００７９】この熱アニールにおいて、ゲート電極２２
８〜２３１と容量配線２３２形成するＴａ膜２２８ｂ〜
２３２ｂは、表面から５〜８０ｎｍの厚さでＴａＮから
成る導電層（Ｃ）２２８ｃ〜２３２ｃが形成される。そ
の他に導電層（Ｂ）２２８ｂ〜２３２ｂがタングステン
（Ｗ）の場合には窒化タングステン（ＷＮ）が形成さ
れ、チタン（Ｔｉ）の場合には窒化チタン（ＴｉＮ）を
形成することができる。また、窒素またはアンモニアな
どを用いた窒素を含むプラズマ雰囲気にゲート電極２２
８〜２３１を晒しても同様に形成することができる。さ
らに、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱アニールを行い、島状半導
体層を水素化する工程を行った。この工程は熱的に励起
された水素により半導体層のダングリングボンドを終端
する工程である。水素化の他の手段として、プラズマ水
素化（プラズマにより励起された水素を用いる）を行っ
ても良い。
８〜２３１と容量配線２３２形成するＴａ膜２２８ｂ〜
２３２ｂは、表面から５〜８０ｎｍの厚さでＴａＮから
成る導電層（Ｃ）２２８ｃ〜２３２ｃが形成される。そ
の他に導電層（Ｂ）２２８ｂ〜２３２ｂがタングステン
（Ｗ）の場合には窒化タングステン（ＷＮ）が形成さ
れ、チタン（Ｔｉ）の場合には窒化チタン（ＴｉＮ）を
形成することができる。また、窒素またはアンモニアな
どを用いた窒素を含むプラズマ雰囲気にゲート電極２２
８〜２３１を晒しても同様に形成することができる。さ
らに、３〜１００％の水素を含む雰囲気中で、３００〜
４５０℃で１〜１２時間の熱アニールを行い、島状半導
体層を水素化する工程を行った。この工程は熱的に励起
された水素により半導体層のダングリングボンドを終端
する工程である。水素化の他の手段として、プラズマ水
素化（プラズマにより励起された水素を用いる）を行っ
ても良い。
【００８０】本実施例のように、島状半導体層を非晶質
シリコン膜から触媒元素を用いる結晶化の方法で作製し
た場合、島状半導体層中には微量（１×１０17〜１×１
０19atoms/cm3程度）の触媒元素が残留した。勿論、そ
のような状態でもＴＦＴを完成させることが可能である
が、残留する触媒元素を少なくともチャネル形成領域か
ら除去する方がより好ましかった。この触媒元素を除去
する手段の一つにリン（Ｐ）によるゲッタリング作用を
利用する手段があった。ゲッタリングに必要なリン
（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ
+）と同程度であれば良く、ここで実施される活性化工
程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチ
ャネル型ＴＦＴのチャネル形成領域から触媒元素を不純
物領域２３８〜２４２に偏析させゲッタリングをするこ
とができた。その結果不純物領域２３８〜２４２には１
×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析
した。（図３（Ｄ））
シリコン膜から触媒元素を用いる結晶化の方法で作製し
た場合、島状半導体層中には微量（１×１０17〜１×１
０19atoms/cm3程度）の触媒元素が残留した。勿論、そ
のような状態でもＴＦＴを完成させることが可能である
が、残留する触媒元素を少なくともチャネル形成領域か
ら除去する方がより好ましかった。この触媒元素を除去
する手段の一つにリン（Ｐ）によるゲッタリング作用を
利用する手段があった。ゲッタリングに必要なリン
（Ｐ）の濃度は図１０（Ｂ）で形成した不純物領域（ｎ
+）と同程度であれば良く、ここで実施される活性化工
程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチ
ャネル型ＴＦＴのチャネル形成領域から触媒元素を不純
物領域２３８〜２４２に偏析させゲッタリングをするこ
とができた。その結果不純物領域２３８〜２４２には１
×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析
した。（図３（Ｄ））
【００８１】図１３（Ａ）および図１４（Ａ）はここま
での工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面
およびＣ−Ｃ'断面は図１０（Ｄ）のＡ−Ａ'およびＣ−
Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'
断面は図１５（Ａ）および図１６（Ａ）の断面図に対応
している。図１３および図１４の上面図はゲート絶縁膜
を省略しているが、ここまでの工程で少なくとも島状半
導体層２０４〜２０７上にゲート電極２２８〜２３１と
容量配線２３２が図に示すように形成されている。
での工程におけるＴＦＴの上面図であり、Ａ−Ａ'断面
およびＣ−Ｃ'断面は図１０（Ｄ）のＡ−Ａ'およびＣ−
Ｃ'に対応している。また、Ｂ−Ｂ'断面およびＤ−Ｄ'
断面は図１５（Ａ）および図１６（Ａ）の断面図に対応
している。図１３および図１４の上面図はゲート絶縁膜
を省略しているが、ここまでの工程で少なくとも島状半
導体層２０４〜２０７上にゲート電極２２８〜２３１と
容量配線２３２が図に示すように形成されている。
【００８２】活性化および水素化の工程が終了したら、
ゲート配線とする第２の導電層を形成する。この第２の
導電層は低抵抗材料であるアルミニウム（Ａｌ）や銅
（Ｃｕ）を主成分とする導電層（Ｄ）で形成する。いず
れにしても、第２の導電層の抵抗率は０．１〜１０μΩ
cm程度とする。さらに、チタン（Ｔｉ）やタンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成
る導電層（Ｅ）を積層形成すると良い。本実施例では、
チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム
（Ａｌ）膜を導電層（Ｄ）２４５とし、チタン（Ｔｉ）
膜を導電層（Ｅ）２４６として形成した。導電層（Ｄ）
２４５は２００〜４００ｎｍ（好ましくは２５０〜３５
０ｎｍ）とすれば良く、導電層（Ｅ）２４６は５０〜２
００（好ましくは１００〜１５０ｎｍ）で形成すれば良
い。（図１１（Ａ））
ゲート配線とする第２の導電層を形成する。この第２の
導電層は低抵抗材料であるアルミニウム（Ａｌ）や銅
（Ｃｕ）を主成分とする導電層（Ｄ）で形成する。いず
れにしても、第２の導電層の抵抗率は０．１〜１０μΩ
cm程度とする。さらに、チタン（Ｔｉ）やタンタル（Ｔ
ａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）から成
る導電層（Ｅ）を積層形成すると良い。本実施例では、
チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム
（Ａｌ）膜を導電層（Ｄ）２４５とし、チタン（Ｔｉ）
膜を導電層（Ｅ）２４６として形成した。導電層（Ｄ）
２４５は２００〜４００ｎｍ（好ましくは２５０〜３５
０ｎｍ）とすれば良く、導電層（Ｅ）２４６は５０〜２
００（好ましくは１００〜１５０ｎｍ）で形成すれば良
い。（図１１（Ａ））
【００８３】そして、ゲート電極に接続するゲート配線
を形成するために導電層（Ｅ）２４６と導電層（Ｄ）２
４５とをエッチング処理して、ゲート配線２４７、２４
８と容量配線２４９を形成た。エッチング処理は最初に
ＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドラ
イエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）
の途中まで除去し、その後リン酸系のエッチング溶液に
よるウエットエッチングで導電層（Ｄ）を除去すること
により、下地との選択加工性を保ってゲート配線を形成
することができた。
を形成するために導電層（Ｅ）２４６と導電層（Ｄ）２
４５とをエッチング処理して、ゲート配線２４７、２４
８と容量配線２４９を形成た。エッチング処理は最初に
ＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガスを用いたドラ
イエッチング法で導電層（Ｅ）の表面から導電層（Ｄ）
の途中まで除去し、その後リン酸系のエッチング溶液に
よるウエットエッチングで導電層（Ｄ）を除去すること
により、下地との選択加工性を保ってゲート配線を形成
することができた。
【００８４】図１３（Ｂ）および図１４（Ｂ）はこの状
態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図
１１（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。ま
た、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｂ）およ
び図１６（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応してい
る。図１３（Ｂ）および図１４（Ｂ）において、ゲート
配線１４７、１４８の一部は、ゲート電極１２８、１２
９、１３１の一部と重なり電気的に接触している。この
様子はＢ−Ｂ'断面およびＤ−Ｄ'断面に対応した図１５
（Ｂ）および図１６（Ｂ）の断面構造図からも明らか
で、第１の導電層を形成する導電層（Ｃ）と第２の導電
層を形成する導電層（Ｄ）とが電気的に接触している。
態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は図
１１（Ｂ）のＡ−Ａ'およびＣ−Ｃ'に対応している。ま
た、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｂ）およ
び図１６（Ｂ）のＢ−Ｂ'およびＤ−Ｄ'に対応してい
る。図１３（Ｂ）および図１４（Ｂ）において、ゲート
配線１４７、１４８の一部は、ゲート電極１２８、１２
９、１３１の一部と重なり電気的に接触している。この
様子はＢ−Ｂ'断面およびＤ−Ｄ'断面に対応した図１５
（Ｂ）および図１６（Ｂ）の断面構造図からも明らか
で、第１の導電層を形成する導電層（Ｃ）と第２の導電
層を形成する導電層（Ｄ）とが電気的に接触している。
【００８５】第１の層間絶縁膜２５０は５００〜１５０
０ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン
膜で形成する。本実施例では、ＳｉＨ4を２７SCCM、Ｎ2
Ｏを９００SCCM、として反応圧力１６０Pa、基板温度３
２５℃で放電電力密度０．１５W/cm2で形成した。その
後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、
ソース配線２５１〜２５４と、ドレイン配線２５５〜２
５８を形成する。図示していないが、本実施例ではこの
電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム
膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続し
て形成した３層構造の積層膜とした。
０ｎｍの厚さで酸化シリコン膜または酸化窒化シリコン
膜で形成する。本実施例では、ＳｉＨ4を２７SCCM、Ｎ2
Ｏを９００SCCM、として反応圧力１６０Pa、基板温度３
２５℃で放電電力密度０．１５W/cm2で形成した。その
後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、
ソース配線２５１〜２５４と、ドレイン配線２５５〜２
５８を形成する。図示していないが、本実施例ではこの
電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム
膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続し
て形成した３層構造の積層膜とした。
【００８６】次に、パッシベーション膜２５９として、
窒化シリコン膜、酸化シリコン膜、または酸化窒化シリ
コン膜を５０〜５００ｎｍ（代表的には１００〜３００
ｎｍ）の厚さで形成する。この状態で水素化処理を行う
とＴＦＴの特性向上に対して好ましい結果が得られた。
例えば、３〜１００％の水素を含む雰囲気中で、３００
〜４５０℃で１〜１２時間の熱処理を行うと良く、ある
いはプラズマ水素化法を用いても同様の効果が得られ
た。なお、ここで後に画素電極とドレイン配線を接続す
るためのコンタクトホールを形成する位置において、パ
ッシベーション膜２５９に開口部を形成しておいても良
い。（図１１（Ｃ））
窒化シリコン膜、酸化シリコン膜、または酸化窒化シリ
コン膜を５０〜５００ｎｍ（代表的には１００〜３００
ｎｍ）の厚さで形成する。この状態で水素化処理を行う
とＴＦＴの特性向上に対して好ましい結果が得られた。
例えば、３〜１００％の水素を含む雰囲気中で、３００
〜４５０℃で１〜１２時間の熱処理を行うと良く、ある
いはプラズマ水素化法を用いても同様の効果が得られ
た。なお、ここで後に画素電極とドレイン配線を接続す
るためのコンタクトホールを形成する位置において、パ
ッシベーション膜２５９に開口部を形成しておいても良
い。（図１１（Ｃ））
【００８７】図１３（Ｃ）および図１４（Ｃ）のはこの
状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は
図１１（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。
また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｃ）お
よび図１６（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応してい
る。図１３（Ｃ）と図１４（Ｃ）では第１の層間絶縁膜
を省略して示すが、島状半導体層２０４、２０５、２０
７の図示されていないソースおよびドレイン領域にソー
ス配線２５１、２５２、２５４とドレイン配線２５５、
２５６、２５８が第１の層間絶縁膜に形成されたコンタ
クトホールを介して接続している。
状態の上面図を示し、Ａ−Ａ'断面およびＣ−Ｃ'断面は
図１１（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。
また、Ｂ−Ｂ'断面およびＤ−Ｄ'断面は図１５（Ｃ）お
よび図１６（Ｃ）のＢ−Ｂ'およびＤ−Ｄ'に対応してい
る。図１３（Ｃ）と図１４（Ｃ）では第１の層間絶縁膜
を省略して示すが、島状半導体層２０４、２０５、２０
７の図示されていないソースおよびドレイン領域にソー
ス配線２５１、２５２、２５４とドレイン配線２５５、
２５６、２５８が第１の層間絶縁膜に形成されたコンタ
クトホールを介して接続している。
【００８８】その後、有機樹脂からなる第２の層間絶縁
膜２６０を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。そして、第２の層間絶縁膜２６０にドレイン配
線２５８に達するコンタクトホールを形成し、画素電極
２６１、２６２を形成する。画素電極は、透過型液晶表
示装置とする場合には透明導電膜を用いれば良く、反射
型の液晶表示装置とする場合には金属膜を用いれば良
い。本実施例では透過型の液晶表示装置とするために、
酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さ
にスパッタ法で形成した。（図１２）
膜２６０を１．０〜１．５μｍの厚さに形成する。有機
樹脂としては、ポリイミド、アクリル、ポリアミド、ポ
リイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使
用することができる。ここでは、基板に塗布後、熱重合
するタイプのポリイミドを用い、３００℃で焼成して形
成した。そして、第２の層間絶縁膜２６０にドレイン配
線２５８に達するコンタクトホールを形成し、画素電極
２６１、２６２を形成する。画素電極は、透過型液晶表
示装置とする場合には透明導電膜を用いれば良く、反射
型の液晶表示装置とする場合には金属膜を用いれば良
い。本実施例では透過型の液晶表示装置とするために、
酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚さ
にスパッタ法で形成した。（図１２）
【００８９】こうして同一基板上に、駆動回路のＴＦＴ
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ３０１、第
１のｎチャネル型ＴＦＴ３０２、第２のｎチャネル型Ｔ
ＦＴ３０３、画素部には画素ＴＦＴ３０４、保持容量３
０５が形成した。本明細書では便宜上このような基板を
アクティブマトリクス基板と呼ぶ。
と画素部の画素ＴＦＴとを有した基板を完成させること
ができた。駆動回路にはｐチャネル型ＴＦＴ３０１、第
１のｎチャネル型ＴＦＴ３０２、第２のｎチャネル型Ｔ
ＦＴ３０３、画素部には画素ＴＦＴ３０４、保持容量３
０５が形成した。本明細書では便宜上このような基板を
アクティブマトリクス基板と呼ぶ。
【００９０】駆動回路のｐチャネル型ＴＦＴ３０１に
は、島状半導体層２０４にチャネル形成領域３０６、ソ
ース領域３０７ａ、３０７ｂ、ドレイン領域３０８ａ，
３０８ｂを有している。第１のｎチャネル型ＴＦＴ３０
２には、島状半導体層２０５にチャネル形成領域３０
９、ゲート電極２２９と重なるＬＤＤ領域（Ｌov）３１
０、ソース領域３１１、ドレイン領域３１２を有してい
る。このＬov領域のチャネル長方向の長さは０．５〜
３．０μｍ、好ましくは１．０〜１．５μｍとした。第
２のｎチャネル型ＴＦＴ３０３には、島状半導体層２０
６にチャネル形成領域３１３、Ｌov領域とＬoff領域
（ゲート電極と重ならないＬＤＤ領域であり、以降Ｌof
f領域と記す）とが形成され、このＬoff領域のチャネル
長方向の長さは０．３〜２．０μｍ、好ましくは０．５
〜１．５μｍである。画素ＴＦＴ３０４には、島状半導
体層２０７にチャネル形成領域３１８、３１９、Ｌoff
領域３２０〜３２３、ソースまたはドレイン領域３２４
〜３２６を有している。Ｌoff領域のチャネル長方向の
長さは０．５〜３．０μｍ、好ましくは１．５〜２．５
μｍである。さらに、容量配線２３２、２４９と、ゲー
ト絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ３０
４のドレイン領域３２６に接続し、ｎ型を付与する不純
物元素が添加された半導体層３２７とから保持容量３０
５が形成されている。図１２では画素ＴＦＴ３０４をダ
ブルゲート構造としたが、シングルゲート構造でも良い
し、複数のゲート電極を設けたマルチゲート構造として
も差し支えない。
は、島状半導体層２０４にチャネル形成領域３０６、ソ
ース領域３０７ａ、３０７ｂ、ドレイン領域３０８ａ，
３０８ｂを有している。第１のｎチャネル型ＴＦＴ３０
２には、島状半導体層２０５にチャネル形成領域３０
９、ゲート電極２２９と重なるＬＤＤ領域（Ｌov）３１
０、ソース領域３１１、ドレイン領域３１２を有してい
る。このＬov領域のチャネル長方向の長さは０．５〜
３．０μｍ、好ましくは１．０〜１．５μｍとした。第
２のｎチャネル型ＴＦＴ３０３には、島状半導体層２０
６にチャネル形成領域３１３、Ｌov領域とＬoff領域
（ゲート電極と重ならないＬＤＤ領域であり、以降Ｌof
f領域と記す）とが形成され、このＬoff領域のチャネル
長方向の長さは０．３〜２．０μｍ、好ましくは０．５
〜１．５μｍである。画素ＴＦＴ３０４には、島状半導
体層２０７にチャネル形成領域３１８、３１９、Ｌoff
領域３２０〜３２３、ソースまたはドレイン領域３２４
〜３２６を有している。Ｌoff領域のチャネル長方向の
長さは０．５〜３．０μｍ、好ましくは１．５〜２．５
μｍである。さらに、容量配線２３２、２４９と、ゲー
ト絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ３０
４のドレイン領域３２６に接続し、ｎ型を付与する不純
物元素が添加された半導体層３２７とから保持容量３０
５が形成されている。図１２では画素ＴＦＴ３０４をダ
ブルゲート構造としたが、シングルゲート構造でも良い
し、複数のゲート電極を設けたマルチゲート構造として
も差し支えない。
【００９１】以上の様に本発明は、画素ＴＦＴおよび駆
動回路が要求する仕様に応じて各回路を構成するＴＦＴ
の構造を最適化し、半導体装置の動作性能と信頼性を向
上させることを可能とすることができる。さらにゲート
電極を耐熱性を有する導電性材料で形成することにより
ＬＤＤ領域やソース領域およびドレイン領域の活性化を
容易とし、ゲート配線低抵抗材料で形成することによ
り、配線抵抗を十分低減できる。従って、表示領域（画
面サイズ）が４インチクラス以上の表示装置に適用する
ことができる。そして、実施形態で示したように、ブロ
ッキング層２０２を酸化窒化シリコン膜（Ａ）と酸化窒
化シリコン膜（Ｂ）で形成することにより、完成したＴ
ＦＴにおいてｎチャネル型ＴＦＴでは、Ｓ値を０．１０
V/dec以上０．３０V/dec以下、Ｖｔｈを０．５Ｖ以上
２．５Ｖ以下、電界効果移動度は１２０cm2/V・sec以上
２５０cm2/V・sec以下とすることができる。また、ｐチ
ャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３
０V/dec以下、Ｖｔｈを−０．５Ｖ以上−２．５Ｖ以
下、電界効果移動度は８０cm2/V・sec以上１５０cm2/V・s
ec以下とすることができる。その結果、駆動電圧を低く
することができ消費電力を低くすることができる。
動回路が要求する仕様に応じて各回路を構成するＴＦＴ
の構造を最適化し、半導体装置の動作性能と信頼性を向
上させることを可能とすることができる。さらにゲート
電極を耐熱性を有する導電性材料で形成することにより
ＬＤＤ領域やソース領域およびドレイン領域の活性化を
容易とし、ゲート配線低抵抗材料で形成することによ
り、配線抵抗を十分低減できる。従って、表示領域（画
面サイズ）が４インチクラス以上の表示装置に適用する
ことができる。そして、実施形態で示したように、ブロ
ッキング層２０２を酸化窒化シリコン膜（Ａ）と酸化窒
化シリコン膜（Ｂ）で形成することにより、完成したＴ
ＦＴにおいてｎチャネル型ＴＦＴでは、Ｓ値を０．１０
V/dec以上０．３０V/dec以下、Ｖｔｈを０．５Ｖ以上
２．５Ｖ以下、電界効果移動度は１２０cm2/V・sec以上
２５０cm2/V・sec以下とすることができる。また、ｐチ
ャネル型ＴＦＴでは、Ｓ値を０．１０V/dec以上０．３
０V/dec以下、Ｖｔｈを−０．５Ｖ以上−２．５Ｖ以
下、電界効果移動度は８０cm2/V・sec以上１５０cm2/V・s
ec以下とすることができる。その結果、駆動電圧を低く
することができ消費電力を低くすることができる。
【００９２】［実施例２］本実施例では、実施例１で作
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置を作製する工程を説明する。図１
８に示すように、図１２の状態のアクティブマトリクス
基板に対し、配向膜６０１を形成する。通常液晶表示素
子の配向膜にはポリイミド樹脂が多く用いられている。
対向側の対向基板６０２には、遮光膜６０３、透明導電
膜６０４および配向膜６０５を形成した。配向膜を形成
した後、ラビング処理を施して液晶分子がある一定のプ
レチルト角を持って配向するようにした。そして、画素
マトリクス回路と、ＣＭＯＳ回路が形成されたアクティ
ブマトリクス基板と対向基板とを、公知のセル組み工程
によってシール材やスペーサ（共に図示せず）などを介
して貼りあわせる。その後、両基板の間に液晶材料６０
６を注入し、封止剤（図示せず）によって完全に封止し
た。液晶材料には公知の液晶材料を用いれば良い。この
ようにして図１８に示すアクティブマトリクス型液晶表
示装置が完成した。
製したアクティブマトリクス基板から、アクティブマト
リクス型液晶表示装置を作製する工程を説明する。図１
８に示すように、図１２の状態のアクティブマトリクス
基板に対し、配向膜６０１を形成する。通常液晶表示素
子の配向膜にはポリイミド樹脂が多く用いられている。
対向側の対向基板６０２には、遮光膜６０３、透明導電
膜６０４および配向膜６０５を形成した。配向膜を形成
した後、ラビング処理を施して液晶分子がある一定のプ
レチルト角を持って配向するようにした。そして、画素
マトリクス回路と、ＣＭＯＳ回路が形成されたアクティ
ブマトリクス基板と対向基板とを、公知のセル組み工程
によってシール材やスペーサ（共に図示せず）などを介
して貼りあわせる。その後、両基板の間に液晶材料６０
６を注入し、封止剤（図示せず）によって完全に封止し
た。液晶材料には公知の液晶材料を用いれば良い。この
ようにして図１８に示すアクティブマトリクス型液晶表
示装置が完成した。
【００９３】次に、このアクティブマトリクス型液晶表
示装置の構成を、図１９の斜視図および図２０の上面図
を用いて説明する。尚、図１９と図２０は、図８〜図１
２と図１８の断面構造図と対応付けるため、共通の符号
を用いている。また、図２０で示すＥ―Ｅ’に沿った断
面構造は、図１２に示す画素マトリクス回路の断面図に
対応している。
示装置の構成を、図１９の斜視図および図２０の上面図
を用いて説明する。尚、図１９と図２０は、図８〜図１
２と図１８の断面構造図と対応付けるため、共通の符号
を用いている。また、図２０で示すＥ―Ｅ’に沿った断
面構造は、図１２に示す画素マトリクス回路の断面図に
対応している。
【００９４】図１９においてアクティブマトリクス基板
は、ガラス基板２０１上に形成された、画素部４０６
と、走査信号駆動回路４０４と、画像信号駆動回路４０
５で構成される。表示領域には画素ＴＦＴ３０４が設け
られ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本
として構成されている。走査信号駆動回路４０４と、画
像信号駆動回路４０５はそれぞれゲート配線２３１とソ
ース配線２５４で画素ＴＦＴ３０４に接続している。ま
た、ＦＰＣ（Flexible Print Circuit）７３１が外部
入力端子７３４に接続され、入力配線４０２、４０３で
それぞれの駆動回路に接続している。
は、ガラス基板２０１上に形成された、画素部４０６
と、走査信号駆動回路４０４と、画像信号駆動回路４０
５で構成される。表示領域には画素ＴＦＴ３０４が設け
られ、周辺に設けられる駆動回路はＣＭＯＳ回路を基本
として構成されている。走査信号駆動回路４０４と、画
像信号駆動回路４０５はそれぞれゲート配線２３１とソ
ース配線２５４で画素ＴＦＴ３０４に接続している。ま
た、ＦＰＣ（Flexible Print Circuit）７３１が外部
入力端子７３４に接続され、入力配線４０２、４０３で
それぞれの駆動回路に接続している。
【００９５】図２０は表示領域４０６のほぼ一画素分を
示す上面図である。ゲート配線２４８は、図示されてい
ないゲート絶縁膜を介してその下の半導体層２０７と交
差している。図示はしていないが、半導体層には、ソー
ス領域、ドレイン領域、ｎ--領域でなるＬoff領域が形
成されている。また、２６３はソース配線２５４とソー
ス領域３２４とのコンタクト部、２６４はドレイン配線
２５８とドレイン領域３２６とのコンタクト部、２６５
はドレイン配線２５８と画素電極２６１のコンタクト部
である。保持容量３０５は、画素ＴＦＴ３０４のドレイ
ン領域３２６から延在する半導体層３２７とゲート絶縁
膜を介して容量配線２３２、２４９が重なる領域で形成
されている。
示す上面図である。ゲート配線２４８は、図示されてい
ないゲート絶縁膜を介してその下の半導体層２０７と交
差している。図示はしていないが、半導体層には、ソー
ス領域、ドレイン領域、ｎ--領域でなるＬoff領域が形
成されている。また、２６３はソース配線２５４とソー
ス領域３２４とのコンタクト部、２６４はドレイン配線
２５８とドレイン領域３２６とのコンタクト部、２６５
はドレイン配線２５８と画素電極２６１のコンタクト部
である。保持容量３０５は、画素ＴＦＴ３０４のドレイ
ン領域３２６から延在する半導体層３２７とゲート絶縁
膜を介して容量配線２３２、２４９が重なる領域で形成
されている。
【００９６】なお、本実施例のアクティブマトリクス型
液晶表示装置は、実施例１で説明した構造と照らし合わ
せて説明したが、実施例１の構成に限定されるものでな
く、実施形態１〜３で示した工程を実施例１に応用して
完成させたアクティブマトリクス基板を用いても良い。
いずれにしても、本発明におけるブロッキング層を設け
たアクティブマトリクス基板であれば自由に組み合わせ
てアクティブマトリクス型液晶表示装置を作製すること
ができる。
液晶表示装置は、実施例１で説明した構造と照らし合わ
せて説明したが、実施例１の構成に限定されるものでな
く、実施形態１〜３で示した工程を実施例１に応用して
完成させたアクティブマトリクス基板を用いても良い。
いずれにしても、本発明におけるブロッキング層を設け
たアクティブマトリクス基板であれば自由に組み合わせ
てアクティブマトリクス型液晶表示装置を作製すること
ができる。
【００９７】［実施例３］図１７は液晶表示装置の入出
力端子、表示領域、駆動回路の配置の一例を示す図であ
る。画素部４０６にはｍ本のゲート配線とｎ本のソース
配線がマトリクス状に交差している。例えば、画素密度
がＶＧＡの場合、４８０本のゲート配線と６４０本のソ
ース配線が形成され、ＸＧＡの場合には７６８本のゲー
ト配線と１０２４本のソース配線が形成される。表示領
域の画面サイズは、１３インチクラスの場合対角線の長
さは３４０ｍｍとなり、１８インチクラスの場合には４
６０ｍｍとなる。このような液晶表示装置を実現するに
は、ゲート配線を実施例１で示したような低抵抗材料で
形成する必要がある。ゲート配線の時定数（抵抗×容
量）が大きくなると走査信号の応答速度が遅くなり、液
晶を高速で駆動できなくなる。例えば、ゲート配線を形
成する材料の比抵抗が１００μΩcmである場合には６イ
ンチクラスの画面サイズがほぼ限界となるが、３μΩcm
である場合には２７インチクラスの画面サイズまで対応
できる。
力端子、表示領域、駆動回路の配置の一例を示す図であ
る。画素部４０６にはｍ本のゲート配線とｎ本のソース
配線がマトリクス状に交差している。例えば、画素密度
がＶＧＡの場合、４８０本のゲート配線と６４０本のソ
ース配線が形成され、ＸＧＡの場合には７６８本のゲー
ト配線と１０２４本のソース配線が形成される。表示領
域の画面サイズは、１３インチクラスの場合対角線の長
さは３４０ｍｍとなり、１８インチクラスの場合には４
６０ｍｍとなる。このような液晶表示装置を実現するに
は、ゲート配線を実施例１で示したような低抵抗材料で
形成する必要がある。ゲート配線の時定数（抵抗×容
量）が大きくなると走査信号の応答速度が遅くなり、液
晶を高速で駆動できなくなる。例えば、ゲート配線を形
成する材料の比抵抗が１００μΩcmである場合には６イ
ンチクラスの画面サイズがほぼ限界となるが、３μΩcm
である場合には２７インチクラスの画面サイズまで対応
できる。
【００９８】表示領域４０６の周辺には走査信号駆動回
路４０４と画像信号駆動回路４０５が設けられている。
これらの駆動回路のゲート配線の長さも表示領域の画面
サイズの大型化と共に必然的に長くなるので、大画面を
実現するためには実施例１で示したようなアルミニウム
（Ａｌ）や銅（Ｃｕ）などの低抵抗材料で形成すること
が好ましい。また、本発明は入力端子４０１から各駆動
回路までを接続する入力配線４０２、４０３をゲート配
線と同じ材料で形成することができ、配線抵抗の低抵抗
化に寄与することができる。
路４０４と画像信号駆動回路４０５が設けられている。
これらの駆動回路のゲート配線の長さも表示領域の画面
サイズの大型化と共に必然的に長くなるので、大画面を
実現するためには実施例１で示したようなアルミニウム
（Ａｌ）や銅（Ｃｕ）などの低抵抗材料で形成すること
が好ましい。また、本発明は入力端子４０１から各駆動
回路までを接続する入力配線４０２、４０３をゲート配
線と同じ材料で形成することができ、配線抵抗の低抵抗
化に寄与することができる。
【００９９】［実施例４］本発明を実施して作製された
アクティブマトリクス基板および液晶表示装置は様々な
電気光学装置に用いることができる。そして、そのよう
な電気光学装置を表示媒体として組み込んだ電子機器全
てに本発明を適用することがでできる。電子機器として
は、パーソナルコンピュータ、デジタルカメラ、ビデオ
カメラ、携帯情報端末（モバイルコンピュータ、携帯電
話、電子書籍など）、ナビゲーションシステムなどが上
げられる。それらの一例を図２４に示す。
アクティブマトリクス基板および液晶表示装置は様々な
電気光学装置に用いることができる。そして、そのよう
な電気光学装置を表示媒体として組み込んだ電子機器全
てに本発明を適用することがでできる。電子機器として
は、パーソナルコンピュータ、デジタルカメラ、ビデオ
カメラ、携帯情報端末（モバイルコンピュータ、携帯電
話、電子書籍など）、ナビゲーションシステムなどが上
げられる。それらの一例を図２４に示す。
【０１００】図２４（Ａ）はパーソナルコンピュータで
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。
あり、マイクロプロセッサやメモリーなどを備えた本体
２００１、画像入力部２００２、表示装置２００３、キ
ーボード２００４で構成される。本発明は表示装置２０
０３やその他の信号処理回路を形成することができる。
【０１０１】図２４（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明は表示装置２１０２やその他
の信号制御回路に適用することができる。
【０１０２】図２４（Ｃ）は携帯情報端末であり、本体
２２０１、カメラ部２２０２、受像部２２０３、操作ス
イッチ２２０４、表示装置２２０５で構成される。本発
明は表示装置２２０５やその他の信号制御回路に適用す
ることができる。
２２０１、カメラ部２２０２、受像部２２０３、操作ス
イッチ２２０４、表示装置２２０５で構成される。本発
明は表示装置２２０５やその他の信号制御回路に適用す
ることができる。
【０１０３】図２４（Ｄ）はテレビゲームまたはビデオ
ゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路
２３０８、記録媒体２３０４などが搭載された本体２３
０１、コントローラ２３０５、表示装置２３０３、本体
２３０１に組み込まれた表示装置２３０２で構成され
る。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前
者を主表示装置とし、後者を副表示装置として記録媒体
２３０４の情報を表示したり、機器の動作状態を表示し
たり、或いはタッチセンサーの機能を付加して操作盤と
することもできる。また、本体２３０１とコントローラ
２３０５と表示装置２３０３とは、相互に信号を伝達す
るために有線通信としても良いし、センサ部２３０６、
２３０７を設けて無線通信または光通信としても良い。
本発明は、表示装置２３０２、２３０３に適用すること
ができる。表示装置２３０３は従来のＣＲＴを用いるこ
ともできる。
ゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路
２３０８、記録媒体２３０４などが搭載された本体２３
０１、コントローラ２３０５、表示装置２３０３、本体
２３０１に組み込まれた表示装置２３０２で構成され
る。表示装置２３０３と本体２３０１に組み込まれた表
示装置２３０２とは、同じ情報を表示しても良いし、前
者を主表示装置とし、後者を副表示装置として記録媒体
２３０４の情報を表示したり、機器の動作状態を表示し
たり、或いはタッチセンサーの機能を付加して操作盤と
することもできる。また、本体２３０１とコントローラ
２３０５と表示装置２３０３とは、相互に信号を伝達す
るために有線通信としても良いし、センサ部２３０６、
２３０７を設けて無線通信または光通信としても良い。
本発明は、表示装置２３０２、２３０３に適用すること
ができる。表示装置２３０３は従来のＣＲＴを用いるこ
ともできる。
【０１０４】図２４（Ｄ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versati
le Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲーム（また
はテレビゲーム）やインターネットを介した情報表示な
どを行うことができる。本発明は表示装置２４０２やそ
の他の信号制御回路に好適に利用することができる。
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカー部２
４０３、記録媒体２４０４、操作スイッチ２４０５で構
成される。尚、記録媒体にはＤＶＤ（Digital Versati
le Disc）やコンパクトディスク（ＣＤ）などを用い、
音楽プログラムの再生や映像表示、ビデオゲーム（また
はテレビゲーム）やインターネットを介した情報表示な
どを行うことができる。本発明は表示装置２４０２やそ
の他の信号制御回路に好適に利用することができる。
【０１０５】図２４（Ｅ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明は表示装置２５０２やその他の信号制御回路
に適用することができる。
【０１０６】図２５（Ａ）はフロント型プロジェクター
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図２５（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。
であり、光源光学系および表示装置２６０１、スクリー
ン２６０２で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。図２５（Ｂ）は
リア型プロジェクターであり、本体２７０１、光源光学
系および表示装置２７０２、ミラー２７０３、スクリー
ン２７０４で構成される。本発明は表示装置やその他の
信号制御回路に適用することができる。
【０１０７】なお、図２５（Ｃ）に、図２５（Ａ）およ
び図２５（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図２５（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図２５（Ｃ）中で矢印で示した光路には適宣光学レ
ンズや偏光機能を有するフィルムや位相を調節するため
のフィルムや、ＩＲフィルムなどを設けても良い。ま
た、図２５（Ｄ）は図２５（Ｃ）における光源光学系２
８０１の構造の一例を示した図である。本実施例では、
光源光学系２８０１はリフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子
２８１５、集光レンズ２８１６で構成される。尚、図２
５（Ｄ）に示した光源光学系は一例であって図示した構
成に限定されるものではない。
び図２５（Ｂ）における光源光学系および表示装置２６
０１、２７０２の構造の一例を示す。光源光学系および
表示装置２６０１、２７０２は光源光学系２８０１、ミ
ラー２８０２、２８０４〜２８０６、ダイクロイックミ
ラー２８０３、ビームスプリッター２８０７、液晶表示
装置２８０８、位相差板２８０９、投射光学系２８１０
で構成される。投射光学系２８１０は複数の光学レンズ
で構成される。図２５（Ｃ）では液晶表示装置２８０８
を三つ使用する三板式の例を示したが、このような方式
に限定されず、単板式の光学系で構成しても良い。ま
た、図２５（Ｃ）中で矢印で示した光路には適宣光学レ
ンズや偏光機能を有するフィルムや位相を調節するため
のフィルムや、ＩＲフィルムなどを設けても良い。ま
た、図２５（Ｄ）は図２５（Ｃ）における光源光学系２
８０１の構造の一例を示した図である。本実施例では、
光源光学系２８０１はリフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子
２８１５、集光レンズ２８１６で構成される。尚、図２
５（Ｄ）に示した光源光学系は一例であって図示した構
成に限定されるものではない。
【０１０８】また、ここでは図示しなかったが、本発明
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などにも適用することも可能である。
このように本願発明の適用範囲はきわめて広く、あらゆ
る分野の電子機器に適用することが可能である。また、
本実施例の電子機器は実施形態１〜３および、実施例１
〜３のどのような組み合わせから成る構成を用いても実
現することができる。 ［実施例５］本実施例では、実施例１と同様なアクティ
ブマトリクス基板を、エレクトロルミネッセンス（Ｅ
Ｌ：Electro Luminescence）材料を用いた自発光型の表
示パネル（以下、ＥＬ表示装置と記す）に応用する例に
ついて説明する。図２６（Ａ）はそのＥＬ表示パネルの
上面図を示す。図２６（Ａ）において、１０は基板、１
１は画素部、１２はソース側駆動回路、１３はゲート側
駆動回路であり、それぞれの駆動回路は配線１４〜１６
を経てＦＰＣ１７に至り、外部機器へと接続される。
はその他にも、ナビゲーションシステムやイメージセン
サの読み取り回路などにも適用することも可能である。
このように本願発明の適用範囲はきわめて広く、あらゆ
る分野の電子機器に適用することが可能である。また、
本実施例の電子機器は実施形態１〜３および、実施例１
〜３のどのような組み合わせから成る構成を用いても実
現することができる。 ［実施例５］本実施例では、実施例１と同様なアクティ
ブマトリクス基板を、エレクトロルミネッセンス（Ｅ
Ｌ：Electro Luminescence）材料を用いた自発光型の表
示パネル（以下、ＥＬ表示装置と記す）に応用する例に
ついて説明する。図２６（Ａ）はそのＥＬ表示パネルの
上面図を示す。図２６（Ａ）において、１０は基板、１
１は画素部、１２はソース側駆動回路、１３はゲート側
駆動回路であり、それぞれの駆動回路は配線１４〜１６
を経てＦＰＣ１７に至り、外部機器へと接続される。
【０１０９】図２６（Ａ）のＡ−Ａ'線に対応する断面
図を図２６（Ｂ）に示す。このとき少なくとも画素部の
上方、好ましくは駆動回路及び画素部の上方に対向板８
０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ
材料を用いた自発光層が形成されているアクティブマト
リクス基板と貼り合わされている。シール剤１９にはフ
ィラー（図示せず）が混入されていて、このフィラーに
よりほぼ均一な間隔を持って２枚の基板が貼り合わせら
れている。さらに、シール材１９の外側とＦＰＣ１７の
上面及び周辺は封止剤８１で密封する構造とする。封止
剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹
脂、ブチルゴムなどの材料を用いる。
図を図２６（Ｂ）に示す。このとき少なくとも画素部の
上方、好ましくは駆動回路及び画素部の上方に対向板８
０を設ける。対向板８０はシール材１９でＴＦＴとＥＬ
材料を用いた自発光層が形成されているアクティブマト
リクス基板と貼り合わされている。シール剤１９にはフ
ィラー（図示せず）が混入されていて、このフィラーに
よりほぼ均一な間隔を持って２枚の基板が貼り合わせら
れている。さらに、シール材１９の外側とＦＰＣ１７の
上面及び周辺は封止剤８１で密封する構造とする。封止
剤８１はシリコーン樹脂、エポキシ樹脂、フェノール樹
脂、ブチルゴムなどの材料を用いる。
【０１１０】このように、シール剤１９によりアクティ
ブマトリクス基板１０と対向基板８０とが貼り合わされ
ると、その間には空間が形成される。その空間には充填
剤８３が充填される。この充填剤８３は対向板８０を接
着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビ
ニルクロライド）、エポキシ樹脂、シリコーン樹脂、Ｐ
ＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビ
ニルアセテート）などを用いることができる。また、自
発光層は水分をはじめ湿気に弱く劣化しやすいので、こ
の充填剤８３の内部に酸化バリウムなどの乾燥剤を混入
させておくと吸湿効果を保持できるので望ましい。ま
た、自発光層上に窒化シリコン膜や酸化窒化シリコン膜
などで形成するパッシベーション膜８２を形成し、充填
剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構
造としていある。
ブマトリクス基板１０と対向基板８０とが貼り合わされ
ると、その間には空間が形成される。その空間には充填
剤８３が充填される。この充填剤８３は対向板８０を接
着する効果も合わせ持つ。充填剤８３はＰＶＣ（ポリビ
ニルクロライド）、エポキシ樹脂、シリコーン樹脂、Ｐ
ＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビ
ニルアセテート）などを用いることができる。また、自
発光層は水分をはじめ湿気に弱く劣化しやすいので、こ
の充填剤８３の内部に酸化バリウムなどの乾燥剤を混入
させておくと吸湿効果を保持できるので望ましい。ま
た、自発光層上に窒化シリコン膜や酸化窒化シリコン膜
などで形成するパッシベーション膜８２を形成し、充填
剤８３に含まれるアルカリ元素などによる腐蝕を防ぐ構
造としていある。
【０１１１】対向板８０にはガラス板、アルミニウム
板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Pl
astics）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム（デュポン社の商品名）、ポリエ
ステルフィルム、アクリルフィルムまたはアクリル板な
どを用いることができる。また、数十μｍのアルミニウ
ム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造
のシートを用い、耐湿性を高めることもできる。このよ
うにして、ＥＬ素子は密閉された状態となり外気から遮
断されている。
板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Pl
astics）板、ＰＶＦ（ポリビニルフルオライド）フィル
ム、マイラーフィルム（デュポン社の商品名）、ポリエ
ステルフィルム、アクリルフィルムまたはアクリル板な
どを用いることができる。また、数十μｍのアルミニウ
ム箔をＰＶＦフィルムやマイラーフィルムで挟んだ構造
のシートを用い、耐湿性を高めることもできる。このよ
うにして、ＥＬ素子は密閉された状態となり外気から遮
断されている。
【０１１２】また、図１７（Ｂ）において基板１０、ブ
ロッキング層２１の上に駆動回路用ＴＦＴ（但し、ここ
ではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合
わせたＣＭＯＳ回路を図示している）２２及び画素部用
ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御す
るＴＦＴだけ図示している）が形成されている。ブロッ
キング層２１は実施例１と同様に酸化窒化シリコン膜
（Ａ）と酸化窒化シリコン膜（Ｂ）とを積層して形成し
てある。ｎチャネル型ＴＦＴにははホットキャリア効果
によるオン電流の低下や、Ｖthシフトやバイアスストレ
スによる特性低下を防ぐため、本実施形態で示す構成の
ＬＤＤ領域が設けられている。
ロッキング層２１の上に駆動回路用ＴＦＴ（但し、ここ
ではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合
わせたＣＭＯＳ回路を図示している）２２及び画素部用
ＴＦＴ２３（但し、ここではＥＬ素子への電流を制御す
るＴＦＴだけ図示している）が形成されている。ブロッ
キング層２１は実施例１と同様に酸化窒化シリコン膜
（Ａ）と酸化窒化シリコン膜（Ｂ）とを積層して形成し
てある。ｎチャネル型ＴＦＴにははホットキャリア効果
によるオン電流の低下や、Ｖthシフトやバイアスストレ
スによる特性低下を防ぐため、本実施形態で示す構成の
ＬＤＤ領域が設けられている。
【０１１３】例えば、駆動回路用ＴＦＴ２２として、図
１２に示すｐチャネル型ＴＦＴ３０１とｎチャネル型Ｔ
ＦＴ３０２を用いれば良い。また、画素部のＴＦＴに
は、駆動電圧にもよるが、１０Ｖ以上であれば図１２に
示す第１のｎチャネル型ＴＦＴ３０４またはそれと同様
な構造を有するｐチャネル型ＴＦＴを用いれば良い。第
１のｎチャネル型ＴＦＴ３０２はドレイン側にゲート電
極とオーバーラップするＬＤＤが設けられた構造である
が、駆動電圧が１０Ｖ以下であれば、ホットキャリア効
果によるＴＦＴの劣化は殆ど無視できるので、あえて設
ける必要はない。
１２に示すｐチャネル型ＴＦＴ３０１とｎチャネル型Ｔ
ＦＴ３０２を用いれば良い。また、画素部のＴＦＴに
は、駆動電圧にもよるが、１０Ｖ以上であれば図１２に
示す第１のｎチャネル型ＴＦＴ３０４またはそれと同様
な構造を有するｐチャネル型ＴＦＴを用いれば良い。第
１のｎチャネル型ＴＦＴ３０２はドレイン側にゲート電
極とオーバーラップするＬＤＤが設けられた構造である
が、駆動電圧が１０Ｖ以下であれば、ホットキャリア効
果によるＴＦＴの劣化は殆ど無視できるので、あえて設
ける必要はない。
【０１１４】図１２の状態のアクティブマトリクス基板
からＥＬ表示装置を作製するには、ソース配線、ドレイ
ン配線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６
を形成し、その上に画素部用ＴＦＴ２３のドレインと電
気的に接続する透明導電膜でなる画素電極２７を形成す
る。透明導電膜には酸化インジウムと酸化スズとの化合
物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜
鉛との化合物を用いることができる。そして、画素電極
２７を形成したら、絶縁膜２８を形成し、画素電極２７
上に開口部を形成する。
からＥＬ表示装置を作製するには、ソース配線、ドレイ
ン配線上に樹脂材料でなる層間絶縁膜（平坦化膜）２６
を形成し、その上に画素部用ＴＦＴ２３のドレインと電
気的に接続する透明導電膜でなる画素電極２７を形成す
る。透明導電膜には酸化インジウムと酸化スズとの化合
物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜
鉛との化合物を用いることができる。そして、画素電極
２７を形成したら、絶縁膜２８を形成し、画素電極２７
上に開口部を形成する。
【０１１５】次に形成する自発光層２９は、公知のＥＬ
材料（正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知
の技術を用いれば良い。また、ＥＬ材料には低分子系材
料と高分子系（ポリマー系）材料がある。低分子系材料
を用いる場合は蒸着法を用いるが、高分子系材料を用い
る場合には、スピンコート法、印刷法またはインクジェ
ット法等の簡易な方法を用いることが可能である。
材料（正孔注入層、正孔輸送層、発光層、電子輸送層ま
たは電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知
の技術を用いれば良い。また、ＥＬ材料には低分子系材
料と高分子系（ポリマー系）材料がある。低分子系材料
を用いる場合は蒸着法を用いるが、高分子系材料を用い
る場合には、スピンコート法、印刷法またはインクジェ
ット法等の簡易な方法を用いることが可能である。
【０１１６】自発光層はシャドーマスクを用いて蒸着
法、またはインクジェット法、ディスペンサー法などで
形成する。いずれにしても、画素毎に波長の異なる発光
が可能な発光層（赤色発光層、緑色発光層及び青色発光
層）を形成することで、カラー表示が可能となる。その
他にも、色変換層（ＣＣＭ）とカラーフィルターを組み
合わせた方式、白色発光層とカラーフィルターを組み合
わせた方式があるがいずれの方法を用いても良い。勿
論、単色発光のＥＬ表示装置とすることもできる。
法、またはインクジェット法、ディスペンサー法などで
形成する。いずれにしても、画素毎に波長の異なる発光
が可能な発光層（赤色発光層、緑色発光層及び青色発光
層）を形成することで、カラー表示が可能となる。その
他にも、色変換層（ＣＣＭ）とカラーフィルターを組み
合わせた方式、白色発光層とカラーフィルターを組み合
わせた方式があるがいずれの方法を用いても良い。勿
論、単色発光のＥＬ表示装置とすることもできる。
【０１１７】自発光層２９を形成したら、その上に陰極
３０を形成する。陰極３０と自発光層２９の界面に存在
する水分や酸素は極力排除しておくことが望ましい。従
って、真空中で自発光層２９と陰極３０を連続して形成
するか、自発光層２９を不活性雰囲気で形成し、大気解
放しないで真空中で陰極３０を形成するといった工夫が
必要である。本実施例ではマルチチャンバー方式（クラ
スターツール方式）の成膜装置を用いることで上述のよ
うな成膜を可能とする。
３０を形成する。陰極３０と自発光層２９の界面に存在
する水分や酸素は極力排除しておくことが望ましい。従
って、真空中で自発光層２９と陰極３０を連続して形成
するか、自発光層２９を不活性雰囲気で形成し、大気解
放しないで真空中で陰極３０を形成するといった工夫が
必要である。本実施例ではマルチチャンバー方式（クラ
スターツール方式）の成膜装置を用いることで上述のよ
うな成膜を可能とする。
【０１１８】なお、本実施例では陰極３０として、Ｌｉ
Ｆ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積
層構造を用いる。具体的には自発光層２９上に蒸着法で
１nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上
に３００nm厚のアルミニウム膜を形成する。勿論、公知
の陰極材料であるＭｇＡｇ電極を用いても良い。そして
陰極３０は３１で示される領域において配線１６に接続
される。配線１６は陰極３０に所定の電圧を与えるため
の電源供給線であり、異方性導電性ペースト材料３２を
介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさら
に樹脂層８０が形成され、この部分の接着強度を高めて
いる。
Ｆ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積
層構造を用いる。具体的には自発光層２９上に蒸着法で
１nm厚のＬｉＦ（フッ化リチウム）膜を形成し、その上
に３００nm厚のアルミニウム膜を形成する。勿論、公知
の陰極材料であるＭｇＡｇ電極を用いても良い。そして
陰極３０は３１で示される領域において配線１６に接続
される。配線１６は陰極３０に所定の電圧を与えるため
の電源供給線であり、異方性導電性ペースト材料３２を
介してＦＰＣ１７に接続される。ＦＰＣ１７上にはさら
に樹脂層８０が形成され、この部分の接着強度を高めて
いる。
【０１１９】３１に示された領域において陰極３０と配
線１６とを電気的に接続するために、層間絶縁膜２６及
び絶縁膜２８にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜２６のエッチング時（画素電極
用コンタクトホールの形成時）や絶縁膜２８のエッチン
グ時（自発光層形成前の開口部の形成時）に形成してお
けば良い。また、絶縁膜２８をエッチングする際に、層
間絶縁膜２６まで一括でエッチングしても良い。この場
合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることが
できる。
線１６とを電気的に接続するために、層間絶縁膜２６及
び絶縁膜２８にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜２６のエッチング時（画素電極
用コンタクトホールの形成時）や絶縁膜２８のエッチン
グ時（自発光層形成前の開口部の形成時）に形成してお
けば良い。また、絶縁膜２８をエッチングする際に、層
間絶縁膜２６まで一括でエッチングしても良い。この場
合、層間絶縁膜２６と絶縁膜２８が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることが
できる。
【０１２０】また、配線１６はシーリル１９と基板１０
との間を隙間（但し封止剤８１で塞がれている。）を通
ってＦＰＣ１７に電気的に接続される。なお、ここでは
配線１６について説明したが、他の配線１４、１５も同
様にしてシーリング材１８の下を通ってＦＰＣ１７に電
気的に接続される。
との間を隙間（但し封止剤８１で塞がれている。）を通
ってＦＰＣ１７に電気的に接続される。なお、ここでは
配線１６について説明したが、他の配線１４、１５も同
様にしてシーリング材１８の下を通ってＦＰＣ１７に電
気的に接続される。
【０１２１】ここで画素部のさらに詳細な断面構造を図
２７に、上面構造を図２８（Ａ）に、回路図を図２８
（Ｂ）に示す。図２７（Ａ）において、基板２４０１上
には最初にブロッキング層が形成されており、その上に
形成されるスイッチング用ＴＦＴ２４０２は実施例１の
図１２の画素ＴＦＴ３０４と同じ構造で形成する。ダブ
ルゲート構造とすることで実質的に二つのＴＦＴが直列
された構造となり、オフ電流値を低減することができる
という利点がある。尚、本実施例ではダブルゲート構造
としているがトリプルゲート構造やそれ以上のゲート本
数を持つマルチゲート構造でも良い。
２７に、上面構造を図２８（Ａ）に、回路図を図２８
（Ｂ）に示す。図２７（Ａ）において、基板２４０１上
には最初にブロッキング層が形成されており、その上に
形成されるスイッチング用ＴＦＴ２４０２は実施例１の
図１２の画素ＴＦＴ３０４と同じ構造で形成する。ダブ
ルゲート構造とすることで実質的に二つのＴＦＴが直列
された構造となり、オフ電流値を低減することができる
という利点がある。尚、本実施例ではダブルゲート構造
としているがトリプルゲート構造やそれ以上のゲート本
数を持つマルチゲート構造でも良い。
【０１２２】また、電流制御用ＴＦＴ２４０３は図１２
で示す第１のｎチャネル型ＴＦＴ３０２を用いて形成す
る。このＴＦＴ構造は、ドレイン側にのみゲート電極と
オーバーラップするＬＤＤが設けられた構造であり、ゲ
ートとドレイン間の寄生容量や直列抵抗を低減させて電
流駆動能力を高める構造となっている。別な観点から
も、構造であることは非常に重要な意味を持つ。電流制
御用ＴＦＴはＥＬ素子を流れる電流量を制御するための
素子であるため、多くの電流が流れ、熱による劣化やホ
ットキャリアによる劣化の危険性が高い素子でもある。
そのため、電流制御用ＴＦＴにゲート電極と一部が重な
るＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作
の安定性を高めることができる。また、電流によって制
御されるＥＬ層は電流制御用ＴＦＴの特性ばらつきがそ
のまま表示斑となってしまう懸念がある。しかし、本発
明のようにブロッキング層の応力管理をすることによ
り、ＶthやＳ値が規定の範囲に収めることによりそのば
らつきを少なくすることができる。スイッチング用ＴＦ
Ｔ２４０２のドレイン線３５は配線３６によって電流制
御用ＴＦＴのゲート電極３７に電気的に接続されてい
る。また、３８で示される配線は、スイッチング用ＴＦ
Ｔ２４０２のゲート電極３９a、３９bを電気的に接続す
るゲート線である。
で示す第１のｎチャネル型ＴＦＴ３０２を用いて形成す
る。このＴＦＴ構造は、ドレイン側にのみゲート電極と
オーバーラップするＬＤＤが設けられた構造であり、ゲ
ートとドレイン間の寄生容量や直列抵抗を低減させて電
流駆動能力を高める構造となっている。別な観点から
も、構造であることは非常に重要な意味を持つ。電流制
御用ＴＦＴはＥＬ素子を流れる電流量を制御するための
素子であるため、多くの電流が流れ、熱による劣化やホ
ットキャリアによる劣化の危険性が高い素子でもある。
そのため、電流制御用ＴＦＴにゲート電極と一部が重な
るＬＤＤ領域を設けることでＴＦＴの劣化を防ぎ、動作
の安定性を高めることができる。また、電流によって制
御されるＥＬ層は電流制御用ＴＦＴの特性ばらつきがそ
のまま表示斑となってしまう懸念がある。しかし、本発
明のようにブロッキング層の応力管理をすることによ
り、ＶthやＳ値が規定の範囲に収めることによりそのば
らつきを少なくすることができる。スイッチング用ＴＦ
Ｔ２４０２のドレイン線３５は配線３６によって電流制
御用ＴＦＴのゲート電極３７に電気的に接続されてい
る。また、３８で示される配線は、スイッチング用ＴＦ
Ｔ２４０２のゲート電極３９a、３９bを電気的に接続す
るゲート線である。
【０１２３】また、本実施例では電流制御用ＴＦＴ２４
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。
【０１２４】また、図２８（Ａ）に示すように、電流制
御用ＴＦＴ２４０３のゲート電極３７となる配線は２４
０４で示される領域で、電流制御用ＴＦＴ２４０３のド
レイン線４０と絶縁膜を介して重なる。このとき、２４
０４で示される領域ではコンデンサが形成される。この
コンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲー
トにかかる電圧を保持するためのコンデンサとして機能
する。なお、ドレイン線４０は電流供給線（電源線）２
５０１に接続され、常に一定の電圧が加えられている。
御用ＴＦＴ２４０３のゲート電極３７となる配線は２４
０４で示される領域で、電流制御用ＴＦＴ２４０３のド
レイン線４０と絶縁膜を介して重なる。このとき、２４
０４で示される領域ではコンデンサが形成される。この
コンデンサ２４０４は電流制御用ＴＦＴ２４０３のゲー
トにかかる電圧を保持するためのコンデンサとして機能
する。なお、ドレイン線４０は電流供給線（電源線）２
５０１に接続され、常に一定の電圧が加えられている。
【０１２５】スイッチング用ＴＦＴ２４０２及び電流制
御用ＴＦＴ２４０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
自発光層は非常に薄いため、段差が存在することによっ
て発光不良を起こす場合がある。従って、自発光層をで
きるだけ平坦面に形成しうるように画素電極を形成する
前に平坦化しておくことが望ましい。
御用ＴＦＴ２４０３の上には第１パッシベーション膜４
１が設けられ、その上に樹脂絶縁膜でなる平坦化膜４２
が形成される。平坦化膜４２を用いてＴＦＴによる段差
を平坦化することは非常に重要である。後に形成される
自発光層は非常に薄いため、段差が存在することによっ
て発光不良を起こす場合がある。従って、自発光層をで
きるだけ平坦面に形成しうるように画素電極を形成する
前に平坦化しておくことが望ましい。
【０１２６】また、４３は反射性の高い導電膜でなる画
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２
４０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。また、絶縁膜（好ましくは樹脂）で形成されたバン
ク４４a、４４bにより形成された溝（画素に相当する）
の中に発光層４４が形成される。なお、ここでは一画素
しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層と
する有機ＥＬ材料としてはπ共役ポリマー系材料を用い
る。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
尚、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあ
るが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,
W.Kreuder,and H.Spreitzer,“Polymers for Light Emi
tting Diodes”,Euro Display,Proceedings,1999,p.33-
37」や特開平１０−９２５７６号公報に記載されたよう
な材料を用いれば良い。
素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦＴ２
４０３のドレインに電気的に接続される。画素電極４３
としてはアルミニウム合金膜、銅合金膜または銀合金膜
など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良
い。また、絶縁膜（好ましくは樹脂）で形成されたバン
ク４４a、４４bにより形成された溝（画素に相当する）
の中に発光層４４が形成される。なお、ここでは一画素
しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）
の各色に対応した発光層を作り分けても良い。発光層と
する有機ＥＬ材料としてはπ共役ポリマー系材料を用い
る。代表的なポリマー系材料としては、ポリパラフェニ
レンビニレン（ＰＰＶ）系、ポリビニルカルバゾール
（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
尚、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあ
るが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,
W.Kreuder,and H.Spreitzer,“Polymers for Light Emi
tting Diodes”,Euro Display,Proceedings,1999,p.33-
37」や特開平１０−９２５７６号公報に記載されたよう
な材料を用いれば良い。
【０１２７】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０nm
（好ましくは４０〜１００nm）とすれば良い。但し、以
上の例は発光層として用いることのできる有機ＥＬ材料
の一例であって、これに限定する必要はまったくない。
発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて自発光層（発光及びそのためのキャリアの移動を行
わせるための層）を形成すれば良い。例えば、本実施例
ではポリマー系材料を発光層として用いる例を示した
が、低分子系有機ＥＬ材料を用いても良い。また、電荷
輸送層や電荷注入層として炭化珪素等の無機材料を用い
ることも可能である。これらの有機ＥＬ材料や無機材料
は公知の材料を用いることができる。
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０nm
（好ましくは４０〜１００nm）とすれば良い。但し、以
上の例は発光層として用いることのできる有機ＥＬ材料
の一例であって、これに限定する必要はまったくない。
発光層、電荷輸送層または電荷注入層を自由に組み合わ
せて自発光層（発光及びそのためのキャリアの移動を行
わせるための層）を形成すれば良い。例えば、本実施例
ではポリマー系材料を発光層として用いる例を示した
が、低分子系有機ＥＬ材料を用いても良い。また、電荷
輸送層や電荷注入層として炭化珪素等の無機材料を用い
ることも可能である。これらの有機ＥＬ材料や無機材料
は公知の材料を用いることができる。
【０１２８】本実施例では発光層４５の上にＰＥＤＯＴ
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造の自発光層として
いる。そして、正孔注入層４６の上には透明導電膜でな
る陽極４７が設けられる。本実施例の場合、発光層４５
で生成された光は上面側に向かって（ＴＦＴの上方に向
かって）放射されるため、陽極は透光性でなければなら
ない。透明導電膜としては酸化インジウムと酸化スズと
の化合物や酸化インジウムと酸化亜鉛との化合物を用い
ることができるが、耐熱性の低い発光層や正孔注入層を
形成した後で形成するため、可能な限り低温で成膜でき
るものが好ましい。
（ポリチオフェン）またはＰＡｎｉ（ポリアニリン）で
なる正孔注入層４６を設けた積層構造の自発光層として
いる。そして、正孔注入層４６の上には透明導電膜でな
る陽極４７が設けられる。本実施例の場合、発光層４５
で生成された光は上面側に向かって（ＴＦＴの上方に向
かって）放射されるため、陽極は透光性でなければなら
ない。透明導電膜としては酸化インジウムと酸化スズと
の化合物や酸化インジウムと酸化亜鉛との化合物を用い
ることができるが、耐熱性の低い発光層や正孔注入層を
形成した後で形成するため、可能な限り低温で成膜でき
るものが好ましい。
【０１２９】陽極４７まで形成された時点で自発光素子
２４０５が完成する。なお、ここでいうＥＬ素子２４０
５は、画素電極（陰極）４３、発光層４５、正孔注入層
４６及び陽極４７で形成されたコンデンサを指す。図２
８（Ａ）に示すように画素電極４３は画素の面積にほぼ
一致するため、画素全体がＥＬ素子として機能する。従
って、発光の利用効率が非常に高く、明るい画像表示が
可能となる。
２４０５が完成する。なお、ここでいうＥＬ素子２４０
５は、画素電極（陰極）４３、発光層４５、正孔注入層
４６及び陽極４７で形成されたコンデンサを指す。図２
８（Ａ）に示すように画素電極４３は画素の面積にほぼ
一致するため、画素全体がＥＬ素子として機能する。従
って、発光の利用効率が非常に高く、明るい画像表示が
可能となる。
【０１３０】ところで、本実施例では、陽極４７の上に
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。
さらに第２パッシベーション膜４８を設けている。第２
パッシベーション膜４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子と
を遮断することであり、有機ＥＬ材料の酸化による劣化
を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味
との両方を併せ持つ。これによりＥＬ表示装置の信頼性
が高められる。
【０１３１】以上のように本願発明のＥＬ表示パネルは
図２８のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
図２８のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
【０１３２】図２７（Ｂ）は自発光層の構造を反転させ
た例を示す。電流制御用ＴＦＴ２６０１は図１のｐチャ
ネル型ＴＦＴ１４６と同じ構造て形成する。作製プロセ
スは実施例１を参照すれば良い。本実施例では、画素電
極（陽極）５０として透明導電膜を用いる。具体的には
酸化インジウムと酸化亜鉛との化合物でなる導電膜を用
いる。勿論、酸化インジウムと酸化スズとの化合物でな
る導電膜を用いても良い。
た例を示す。電流制御用ＴＦＴ２６０１は図１のｐチャ
ネル型ＴＦＴ１４６と同じ構造て形成する。作製プロセ
スは実施例１を参照すれば良い。本実施例では、画素電
極（陽極）５０として透明導電膜を用いる。具体的には
酸化インジウムと酸化亜鉛との化合物でなる導電膜を用
いる。勿論、酸化インジウムと酸化スズとの化合物でな
る導電膜を用いても良い。
【０１３３】そして、絶縁膜でなるバンク５１a、５１b
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子２６０２が形成さ
れる。本実施例の場合、発光層５３で発生した光は、矢
印で示されるようにＴＦＴが形成された基板の方に向か
って放射される。本実施例のような構造とする場合、電
流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成す
ることが好ましい。
が形成された後、溶液塗布によりポリビニルカルバゾー
ルでなる発光層５２が形成される。その上にはカリウム
アセチルアセトネート（ａｃａｃＫと表記される）でな
る電子注入層５３、アルミニウム合金でなる陰極５４が
形成される。この場合、陰極５４がパッシベーション膜
としても機能する。こうしてＥＬ素子２６０２が形成さ
れる。本実施例の場合、発光層５３で発生した光は、矢
印で示されるようにＴＦＴが形成された基板の方に向か
って放射される。本実施例のような構造とする場合、電
流制御用ＴＦＴ２６０１はｐチャネル型ＴＦＴで形成す
ることが好ましい。
【０１３４】以上のような、本実施例で示すＥＬ表示装
置は、実施例７の電子機器の表示部として用いることが
できる。
置は、実施例７の電子機器の表示部として用いることが
できる。
【０１３５】[実施例６]本実施例では、図２８（Ｂ）に
示した回路図とは異なる構造の画素とした場合の例につ
いて図２９に示す。なお、本実施例において、２７０１
はスイッチング用ＴＦＴ２７０２のソース配線、２７０
３はスイッチング用ＴＦＴ２７０２のゲート配線、２７
０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７
０６、２７０８は電流供給線、２７０７はＥＬ素子とす
る。
示した回路図とは異なる構造の画素とした場合の例につ
いて図２９に示す。なお、本実施例において、２７０１
はスイッチング用ＴＦＴ２７０２のソース配線、２７０
３はスイッチング用ＴＦＴ２７０２のゲート配線、２７
０４は電流制御用ＴＦＴ、２７０５はコンデンサ、２７
０６、２７０８は電流供給線、２７０７はＥＬ素子とす
る。
【０１３６】図２９（Ａ）は、二つの画素間で電流供給
線２７０６を共通とした場合の例である。即ち、二つの
画素が電流供給線２７０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
線２７０６を共通とした場合の例である。即ち、二つの
画素が電流供給線２７０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０１３７】また、図２９（Ｂ）は、電流供給線２７０
８をゲート配線２７０３と平行に設けた場合の例であ
る。尚、図２９（Ｂ）では電流供給線２７０８とゲート
配線２７０３とが重ならないように設けた構造となって
いるが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場
合、電源供給線２７０８とゲート配線２７０３とで専有
面積を共有させることができるため、画素部をさらに高
精細化することができる。
８をゲート配線２７０３と平行に設けた場合の例であ
る。尚、図２９（Ｂ）では電流供給線２７０８とゲート
配線２７０３とが重ならないように設けた構造となって
いるが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場
合、電源供給線２７０８とゲート配線２７０３とで専有
面積を共有させることができるため、画素部をさらに高
精細化することができる。
【０１３８】また、図２９（Ｃ）は、図２９（Ｂ）の構
造と同様に電流供給線２７０８をゲート配線２７０３と
平行に設け、さらに、二つの画素を電流供給線２７０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線２７０８をゲート配線２７０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。図２９
（Ａ）、図２９（Ｂ）では電流制御用ＴＦＴ２７０４の
ゲートにかかる電圧を保持するためにコンデンサ２７０
５を設ける構造としているが、コンデンサ２７０５を省
略することも可能である。
造と同様に電流供給線２７０８をゲート配線２７０３と
平行に設け、さらに、二つの画素を電流供給線２７０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線２７０８をゲート配線２７０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。図２９
（Ａ）、図２９（Ｂ）では電流制御用ＴＦＴ２７０４の
ゲートにかかる電圧を保持するためにコンデンサ２７０
５を設ける構造としているが、コンデンサ２７０５を省
略することも可能である。
【０１３９】電流制御用ＴＦＴ２４０３として図２７
（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用
いているため、ゲート絶縁膜を介してゲート電極（と重
なるように設けられたＬＤＤ領域を有している。この重
なり合った領域には一般的にゲート容量と呼ばれる寄生
容量が形成されるが、本実施例ではこの寄生容量をコン
デンサ２４０４の代わりとして積極的に用いる点に特徴
がある。この寄生容量のキャパシタンスは上記ゲート電
極とＬＤＤ領域とが重なり合った面積で変化するため、
その重なり合った領域に含まれるＬＤＤ領域の長さによ
って決まる。また、図２９（Ａ）、（Ｂ）、（Ｃ）の構
造においても同様にコンデンサ２７０５を省略すること
は可能である。
（Ａ）に示すような本願発明のｎチャネル型ＴＦＴを用
いているため、ゲート絶縁膜を介してゲート電極（と重
なるように設けられたＬＤＤ領域を有している。この重
なり合った領域には一般的にゲート容量と呼ばれる寄生
容量が形成されるが、本実施例ではこの寄生容量をコン
デンサ２４０４の代わりとして積極的に用いる点に特徴
がある。この寄生容量のキャパシタンスは上記ゲート電
極とＬＤＤ領域とが重なり合った面積で変化するため、
その重なり合った領域に含まれるＬＤＤ領域の長さによ
って決まる。また、図２９（Ａ）、（Ｂ）、（Ｃ）の構
造においても同様にコンデンサ２７０５を省略すること
は可能である。
【０１４０】尚、本実施例で示すＥＬ表示装置の回路構
成は、実施例１で示すＴＦＴの構成から選択して図２９
に示す回路を形成すれば良い。また、実施例４の電子機
器の表示部として本実施例のＥＬ表示パネルを用いるこ
とが可能である。
成は、実施例１で示すＴＦＴの構成から選択して図２９
に示す回路を形成すれば良い。また、実施例４の電子機
器の表示部として本実施例のＥＬ表示パネルを用いるこ
とが可能である。
【０１４１】
【発明の効果】ガラス基板上に形成したＴＦＴを有する
半導体装置において、ガラス基板に密接してＳｉＨ4、
ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ａ）
を形成することで、活性層がアルカリ金属元素などの不
純物で汚染されるのを防止することができる。
半導体装置において、ガラス基板に密接してＳｉＨ4、
ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ａ）
を形成することで、活性層がアルカリ金属元素などの不
純物で汚染されるのを防止することができる。
【０１４２】さらに、酸化窒化シリコン膜（Ａ）にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ｂ）を
積層してブロッキング層とし、これらの膜が含有する酸
素、窒素、水素の濃度や、原子密度、エッチング速度、
および熱アニールによる内部応力の変化をある範囲内の
値とすることにより、ＴＦＴのＶｔｈやＳ値などの特性
を所望の値とすることができる。
Ｈ4、Ｎ2Ｏから作製される酸化窒化シリコン膜（Ｂ）を
積層してブロッキング層とし、これらの膜が含有する酸
素、窒素、水素の濃度や、原子密度、エッチング速度、
および熱アニールによる内部応力の変化をある範囲内の
値とすることにより、ＴＦＴのＶｔｈやＳ値などの特性
を所望の値とすることができる。
【０１４３】このようなＴＦＴを用いれば低消費電力で
駆動できるアクティブマトリクス型の液晶表示装置に代
表される電気光学装置を作製することができる。
駆動できるアクティブマトリクス型の液晶表示装置に代
表される電気光学装置を作製することができる。
【図１】 ＴＦＴの作製工程を示す断面図。
【図２】 ＴＦＴの作製工程を示す断面図。
【図３】 Ｓ値とＶshiftとの関係をブロッキング層の
膜厚をパラメータとして説明するグラフ図。
膜厚をパラメータとして説明するグラフ図。
【図４】 第１のブロッキング層膜厚に対するＶｔｈ、
Ｖshift、Ｓ値の特性変化を示すグラフ図。
Ｖshift、Ｓ値の特性変化を示すグラフ図。
【図５】 第２のブロッキング層膜厚に対するＶｔｈ、
Ｖshift、Ｓ値の特性変化を示すグラフ図。
Ｖshift、Ｓ値の特性変化を示すグラフ図。
【図６】 ガラス基板上に酸化窒化シリコン膜（Ａ）と
酸化窒化シリコン膜（Ｂ）とシリコン膜とを積層し、熱
アニールした後のナトリウム（Ｎａ）の分布をＳＩＭＳ
で分析した結果を示すグラフ図。
酸化窒化シリコン膜（Ｂ）とシリコン膜とを積層し、熱
アニールした後のナトリウム（Ｎａ）の分布をＳＩＭＳ
で分析した結果を示すグラフ図。
【図７】 ブロッキング層の熱アニールによる内部応力
変化量とＶshiftの関係を示すグラフ図。
変化量とＶshiftの関係を示すグラフ図。
【図８】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの
作製工程を示す断面図。
作製工程を示す断面図。
【図９】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴの
作製工程を示す断面図。
作製工程を示す断面図。
【図１０】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴ
の作製工程を示す断面図。
の作製工程を示す断面図。
【図１１】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴ
の作製工程を示す断面図。
の作製工程を示す断面図。
【図１２】 画素ＴＦＴ、保持容量、駆動回路のＴＦＴ
の断面図。
の断面図。
【図１３】 駆動回路のＴＦＴの作製工程を示す上面
図。
図。
【図１４】 画素ＴＦＴ、保持容量のＴＦＴの作製工程
を示す上面図。
を示す上面図。
【図１５】 駆動回路のＴＦＴの作製工程を示す上面
図。
図。
【図１６】 画素ＴＦＴの作製工程を示す上面図。
【図１７】 液晶表示装置の入出力端子、配線回路配置
を示す上面図。
を示す上面図。
【図１８】 液晶表示装置の構造を示す断面図。
【図１９】 液晶表示装置の構造を示す斜視図。
【図２０】 表示領域の画素を示す上面図。
【図２１】 ＴＦＴの作製工程を示す断面図。
【図２２】 ＴＦＴの作製工程を示す断面図。
【図２３】 Ｖｔｈ、Ｓ値、Ｖshiftの定義を説明する
図。
図。
【図２４】 半導体装置の一例を示す図。
【図２５】 半導体装置の一例を示す図。
【図２６】 ＥＬ表示装置の構造を示す上面図及び断面
図。
図。
【図２７】 ＥＬ表示装置の画素部の断面図。
【図２８】 ＥＬ表示装置の画素部の上面図と回路図。
【図２９】 ＥＬ表示装置の画素部の回路図の例。
１０１、２０１ 基板 １０２ａ、２０２ａ 酸化窒化シリコン膜（Ａ） １０２ｂ、２０２ｂ 酸化窒化シリコン膜（Ｂ） １０３ａ、２０３ａ 非晶質半導体層 １０３ｂ、２０３ｂ 結晶質半導体層 １０４、１０５、２０４〜２０７ 島状半導体層 １０６、２０８ マスク層 １１０、２２０ ゲート絶縁膜 １１４、１１５、２２８〜２３１ ゲート電極 １１９ 保護絶縁膜 １２０、２５０ 第１の層間絶縁膜 １２１、１２４、２５１〜２５４ ソース配線 １２２、１２３、２５５〜２５８ ドレイン配線 １２５、２５９ パッシベーション膜 ２３２ 保持容量電極 ２４７、２４９ ゲート配線 ２６０ 第２の層間絶縁膜 ２６１ 画素電極
フロントページの続き (72)発明者 浅見 勇臣 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (37)
- 【請求項１】基板上にＴＦＴを設けた半導体装置であっ
て、前記基板に密接して形成した酸化窒化シリコン膜
（Ａ）と、該酸化窒化シリコン膜（Ａ）に密接して形成
した酸化窒化シリコン膜（Ｂ）と、該酸化窒化シリコン
膜（Ｂ）上に形成した半導体層とを有し、前記酸化窒化
シリコン膜（Ａ）の酸素に対する窒素の組成比は０．６
以上１．５以下であり、前記酸化窒化シリコン膜（Ｂ）
の酸素に対する窒素の組成比は０．０１以上０．４以下
であることを特徴とする半導体装置。 - 【請求項２】基板上にＴＦＴを設けた半導体装置であっ
て、前記基板に密接して形成した酸化窒化シリコン膜
（Ａ）と、該酸化窒化シリコン膜（Ａ）に密接して形成
した酸化窒化シリコン膜（Ｂ）と、該酸化窒化シリコン
膜（Ｂ）上に形成した半導体層とを有し、前記酸化窒化
シリコン膜（Ａ）の酸素濃度は２０atomic％以上３０at
omic％以下であり、かつ、窒素濃度は２０atomic％以上
３０atomic％以下であり、前記酸化窒化シリコン膜
（Ｂ）の酸素濃度は５５atomic％以上６５atomic％以下
であり、かつ、窒素濃度は１atomic％以上２０atomic％
以下であることを特徴とする半導体装置。 - 【請求項３】請求項１または請求項２において、前記Ｔ
ＦＴは、ゲート絶縁膜の厚さが４０〜１５０nmであり、
少なくともチャネル形成領域の半導体層の厚さが２５〜
８０nmであって、前記ＴＦＴは、Ｓ値が０．１０V/dec
以上０．３０V/dec以下の値を有することを特徴とする
半導体装置。 - 【請求項４】請求項１乃至請求項３のいずれか一項にお
いて、前記ＴＦＴのゲート電極は、窒化タンタル、窒化
タングステン、窒化チタン、窒化モリブデンから選ばれ
た一種を成分とする導電層（Ａ）と、タンタル、タング
ステン、チタン、モリブデンから選ばれた一種または複
数種を成分とする導電層（Ｂ）とを有することを特徴と
する半導体装置。 - 【請求項５】請求項１乃至請求項３のいずれか一項にお
いて、前記ＴＦＴのゲート電極は、タンタル、タングス
テン、チタン、モリブデンから選ばれた一種または複数
種を成分とする導電層（Ｂ）であることを特徴とする半
導体装置。 - 【請求項６】画素部に設けた画素ＴＦＴと、該画素部の
周辺に設けた駆動回路のｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴとを同一の基板上に備えた半導体装置であっ
て、前記基板に密接して形成した酸化窒化シリコン膜
（Ａ）と、該酸化窒化シリコン膜（Ａ）に密接して形成
した酸化窒化シリコン膜（Ｂ）と、該酸化窒化シリコン
膜（Ｂ）上に形成した前記画素ＴＦＴと前記駆動回路の
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有し、前
記酸化窒化シリコン膜（Ａ）の酸素に対する窒素の組成
比は０．６以上１．５以下であり、前記酸化窒化シリコ
ン膜（Ｂ）の酸素に対する窒素の組成比は０．０１以上
０．４以下であることを特徴とする半導体装置。 - 【請求項７】画素部に設けた画素ＴＦＴと、該画素部の
周辺に設けた駆動回路のｎチャネル型ＴＦＴとｐチャネ
ル型ＴＦＴとを同一の基板上に備えた半導体装置であっ
て、前記基板に密接して形成した酸化窒化シリコン膜
（Ａ）と、該酸化窒化シリコン膜（Ａ）に密接して形成
した酸化窒化シリコン膜（Ｂ）と、該酸化窒化シリコン
膜（Ｂ）上に形成した前記画素ＴＦＴと前記駆動回路の
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有し、前
記酸化窒化シリコン膜（Ａ）の酸素濃度は２０atomic％
以上３０atomic％以下であり、かつ、窒素濃度は２０at
omic％以上３０atomic％以下であり、前記酸化窒化シリ
コン膜（Ｂ）の酸素濃度は５５atomic％以上６５atomic
％以下であり、かつ、窒素濃度は１atomic％以上２０at
omic％以下であることを特徴とする半導体装置。 - 【請求項８】請求項６または請求項７において、前記画
素ＴＦＴは、ゲート絶縁膜の厚さが４０〜１５０nmであ
り、少なくともチャネル形成領域の半導体層の厚さが２
５〜８０nmであって、前記画素ＴＦＴのＳ値が０．１０
V/dec以上０．３０V/dec以下であることを特徴とする半
導体装置。 - 【請求項９】請求項６または請求項７において、前記画
素ＴＦＴは、ゲート絶縁膜の厚さが４０〜１５０nmであ
り、少なくともチャネル形成領域の半導体層の厚さが２
５〜８０nmであって、前記画素ＴＦＴのしきい値電圧が
０．５Ｖ以上２．５Ｖ以下であることを特徴とする半導
体装置。 - 【請求項１０】請求項６または請求項７において、前記
画素ＴＦＴは、ゲート絶縁膜の厚さが４０〜１５０nmで
あり、少なくともチャネル形成領域の半導体層の厚さが
２５〜８０nmであって、前記画素ＴＦＴは、電界効果移
動度が１２０cm2/V・sec以上２５０cm2/V・sec以下である
ことを特徴とする半導体装置。 - 【請求項１１】請求項６または請求項７において、前記
駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと
は、ゲート絶縁膜の厚さが４０〜１５０nmであり、少な
くともチャネル形成領域の半導体層の厚さが２５〜８０
nmであって、前記駆動回路のｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴとは、Ｓ値が０．１０V/dec以上０．３
０V/dec以下であることを特徴とする半導体装置。 - 【請求項１２】請求項６または請求項７において、前記
駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと
は、ゲート絶縁膜の厚さが４０〜１５０nmであり、少な
くともチャネル形成領域の半導体層の厚さが２５〜８０
nmであって、前記駆動回路のｎチャネル型ＴＦＴのしき
い値電圧が０．５Ｖ以上２．５Ｖ以下であって、前記駆
動回路のｐチャネル型ＴＦＴのしきい値電圧が−０．５
Ｖ以上−２．５Ｖ以下であることを特徴とする半導体装
置。 - 【請求項１３】請求項６または請求項７において、前記
駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴと
は、ゲート絶縁膜の厚さが４０〜１５０nmであり、少な
くともチャネル形成領域の半導体層の厚さが２５〜８０
nmであって、前記駆動回路のｎチャネル型ＴＦＴの電界
効果移動度は１２０cm2/V・sec以上２５０cm2/V・sec以下
であって、前記駆動回路のｐチャネル型ＴＦＴの電界効
果移動度は８０cm2/V・sec以上１５０cm2/V・sec以下であ
ることを特徴とする半導体装置。 - 【請求項１４】請求項６乃至請求項１３のいずれか一項
において、前記画素ＴＦＴと前記駆動回路のｎチャネル
型ＴＦＴとｐチャネル型ＴＦＴのそれぞれのゲート電極
は、窒化タンタル、窒化タングステン、窒化チタン、窒
化モリブデンから選ばれた一種を成分とする導電層
（Ａ）と、タンタル、タングステン、チタン、モリブデ
ンから選ばれた一種または複数種を成分とする導電層
（Ｂ）とを有することを特徴とする半導体装置。 - 【請求項１５】請求項６乃至請求項１３のいずれか一項
において、前記画素ＴＦＴと前記駆動回路のｎチャネル
型ＴＦＴとｐチャネル型ＴＦＴのそれぞれのゲート電極
は、タンタル、タングステン、チタン、モリブデンから
選ばれた一種または複数種を成分とする導電層（Ｂ）で
あることを特徴とする半導体装置。 - 【請求項１６】請求項１乃至請求項１５のいずれか一項
において、前記酸化窒化シリコン膜（Ａ）の酸素に対す
る水素の組成比は０．３以上１．５以下であり、前記酸
化窒化シリコン膜（Ｂ）の酸素に対する水素の組成比は
０．００１以上０．１５以下であることを特徴とする半
導体装置。 - 【請求項１７】請求項１乃至請求項１５のいずれか一項
において、前記酸化窒化シリコン膜（Ａ）の水素濃度は
１０atomic％以上２０atomic％以下であり、前記酸化窒
化シリコン膜（Ｂ）の水素濃度は０．１atomic％以上１
０atomic％以下であることを特徴とする半導体装置。 - 【請求項１８】請求項１乃至請求項１５のいずれか一項
において、前記酸化窒化シリコン膜（Ａ）は、密度が８
×１０22/cm3以上２×１０23/cm3以下であり、前記酸化
窒化シリコン膜（Ｂ）は、密度が６×１０22/cm3以上９
×１０22/cm3以下であることを特徴とする半導体装置。 - 【請求項１９】請求項１乃至請求項１５のいずれか一項
において、前記酸化窒化シリコン膜（Ａ）は、フッ化水
素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化ア
ンモニウム（ＮＨ4Ｆ）を１５．４％含むの混合水溶液
の２０℃におけるエッチング速度が、４０nm/min以上７
０nm/min以下であり、前記酸化窒化シリコン膜（Ｂ）
は、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３
％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む
の混合水溶液の２０℃におけるエッチング速度が、９０
nm/min以上１３０nm/min以下であることを特徴とする半
導体装置。 - 【請求項２０】請求項１乃至請求項１５のいずれか一項
において、前記酸化窒化シリコン膜（Ａ）の厚さが１０
nm以上１５０nm以下であり、前記酸化窒化シリコン膜
（Ｂ）の厚さが１０nm以上２５０nm以下であることを特
徴とする半導体装置。 - 【請求項２１】請求項１乃至請求項２０のいずれか一項
において、前記半導体装置は、パーソナルコンピュー
タ、ビデオカメラ、携帯型情報端末、デジタルカメラ、
デジタルビデオディスクプレーヤー、電子遊技機器であ
ることを特徴とする半導体装置。 - 【請求項２２】基板上にＴＦＴを設けた半導体装置の作
製方法において、 前記基板に密接して酸化窒化シリコン膜（Ａ）と、該酸
化窒化シリコン膜（Ａ）に密接して酸化窒化シリコン膜
（Ｂ）を形成する第１の工程と、前記酸化窒化シリコン
膜（Ｂ）上に半導体層を形成する第２の工程と、前記半
導体層上にゲート絶縁膜を形成する第３の工程と、前記
ゲート絶縁膜上にゲート電極を形成する第４の工程とを
有し、前記酸化窒化シリコン膜（Ａ）の酸素に対する窒
素の組成比は０．６以上１．５以下であり、 前記酸化窒化シリコン膜（Ｂ）の酸素に対する窒素の組
成比は０．０１以上０．４以下であることを特徴とする
半導体装置の作製方法。 - 【請求項２３】基板上にＴＦＴを設けた半導体装置の作
製方法において、 前記基板に密接して酸化窒化シリコン膜（Ａ）と、該酸
化窒化シリコン膜（Ａ）に密接して酸化窒化シリコン膜
（Ｂ）を形成する第１の工程と、前記酸化窒化シリコン
膜（Ｂ）上に半導体層を形成する第２の工程と、前記半
導体層上にゲート絶縁膜を形成する第３の工程と、前記
ゲート絶縁膜上にゲート電極を形成する第４の工程とを
有し、 前記酸化窒化シリコン膜（Ａ）の酸素濃度は２０atomic
％以上３０atomic％以下であり、かつ、窒素濃度は２０
atomic％以上３０atomic％以下であり、 前記酸化窒化シリコン膜（Ｂ）の酸素濃度は５５atomic
％以上６５atomic％以下であり、かつ、窒素濃度は１at
omic％以上２０atomic％以下であることを特徴とする半
導体装置の作製方法。 - 【請求項２４】請求項２２または請求項２３において、
前記ゲート電極は、窒化タンタル、窒化タングステン、
窒化チタン、窒化モリブデンから選ばれた一種を成分と
する導電層（Ａ）と、タンタル、タングステン、チタ
ン、モリブデンから選ばれた一種または複数種を成分と
する導電層（Ｂ）とから形成することを特徴とする半導
体装置の作製方法。 - 【請求項２５】請求項２２または請求項２３において、
前記ゲート電極は、タンタル、タングステン、チタン、
モリブデンから選ばれた一種または複数種を成分とする
導電層（Ｂ）から形成することを特徴とする半導体装置
の作製方法。 - 【請求項２６】請求項２４または請求項２５において、
前記ゲート電極を形成した後に、５００℃以上７００℃
以下の温度で熱アニールを行うことを特徴とする半導体
装置の作製方法。 - 【請求項２７】画素部に設けた画素ＴＦＴと、該画素部
の周辺に設けた駆動回路のｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴとを同一の基板上に備えた半導体装置の作
製方法において、 前記基板に密接して酸化窒化シリコン膜（Ａ）と、該酸
化窒化シリコン膜（Ａ）に密接して酸化窒化シリコン膜
（Ｂ）を形成する工程と、 前記酸化窒化シリコン膜（Ｂ）上に、前記画素ＴＦＴと
前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとを形成する工程とを有し、 前記酸化窒化シリコン膜（Ａ）の酸素に対する窒素の組
成比は０．６以上１．５以下で形成し、 前記酸化窒化シリコン膜（Ｂ）の酸素に対する窒素の組
成比は０．０１以上０．４以下で形成することを特徴と
する半導体装置の作製方法。 - 【請求項２８】画素部に設けた画素ＴＦＴと、該画素部
の周辺に設けた駆動回路のｎチャネル型ＴＦＴとｐチャ
ネル型ＴＦＴとを同一の基板上に備えた半導体装置の作
製方法において、 前記基板に密接して酸化窒化シリコン膜（Ａ）と、該酸
化窒化シリコン膜（Ａ）に密接して酸化窒化シリコン膜
（Ｂ）を形成する工程と、 前記酸化窒化シリコン膜（Ｂ）上に、前記画素ＴＦＴと
前記駆動回路のｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとを形成する工程とを有し、 前記酸化窒化シリコン膜（Ａ）の酸素濃度は２０atomic
％以上３０atomic％以下であり、かつ、窒素濃度は２０
atomic％以上３０atomic％以下で形成し、 前記酸化窒化シリコン膜（Ｂ）の酸素濃度は５５atomic
％以上６５atomic％以下であり、かつ、窒素濃度は１at
omic％以上２０atomic％以下で形成することを特徴とす
る半導体装置の作製方法。 - 【請求項２９】請求項２７または請求項２８において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴと
ｐチャネル型ＴＦＴとのゲート電極は、窒化タンタル、
窒化タングステン、窒化チタン、窒化モリブデンから選
ばれた一種を成分とする導電層（Ａ）と、タンタル、タ
ングステン、チタン、モリブデンから選ばれた一種また
は複数種を成分とする導電層（Ｂ）とから形成すること
を特徴とする半導体装置の作製方法。 - 【請求項３０】請求項２７または請求項２８において、
前記画素ＴＦＴと前記駆動回路のｎチャネル型ＴＦＴと
ｐチャネル型ＴＦＴとゲート電極は、タンタル、タング
ステン、チタン、モリブデンから選ばれた一種または複
数種を成分とする導電層（Ｂ）から形成することを特徴
とする半導体装置の作製方法。 - 【請求項３１】請求項２９または請求項３０において、
前記ゲート電極を形成した後に、５００℃以上７００℃
以下の温度で熱アニールを行うことを特徴とする半導体
装置の作製方法。 - 【請求項３２】請求項２２乃至請求項３１のいずれか一
項において、前記酸化窒化シリコン膜（Ａ）の酸素に対
する水素の組成比は０．３以上１．５以下で形成し、前
記酸化窒化シリコン膜（Ｂ）の酸素に対する水素の組成
比は０．００１以上０．１５以下で形成することを特徴
とする半導体装置の作製方法。 - 【請求項３３】請求項２２乃至請求項３１のいずれか一
項において、前記酸化窒化シリコン膜（Ａ）の水素濃度
は１０atomic％以上２０atomic％以下で形成し、前記酸
化窒化シリコン膜（Ｂ）の水素濃度は０．１atomic％以
上１０atomic％以下で形成することを特徴とする半導体
装置の作製方法。 - 【請求項３４】請求項２２乃至請求項３１のいずれか一
項において、前記酸化窒化シリコン膜（Ａ）は、密度が
８×１０22/cm3以上２×１０23/cm3以下で形成し、前記
酸化窒化シリコン膜（Ｂ）は、密度が６×１０22/cm3以
上９×１０22/cm3以下で形成することを特徴とする半導
体装置の作製方法。 - 【請求項３５】請求項２２乃至請求項３３のいずれか一
項において、前記酸化窒化シリコン膜（Ａ）は、フッ化
水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化
アンモニウム（ＮＨ4Ｆ）を１５．４％含むの混合水溶
液の２０℃におけるエッチング速度が、４０nm/min以上
７０nm/min以下となるように形成し、前記酸化窒化シリ
コン膜（Ｂ）は、フッ化水素アンモニウム（ＮＨ4Ｈ
Ｆ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を
１５．４％含むの混合水溶液の２０℃におけるエッチン
グ速度が、９０nm/min以上１３０nm/min以下となるよう
に形成することを特徴とする半導体装置の作製方法。 - 【請求項３６】請求項２２乃至請求項３３のいずれか一
項において、前記酸化窒化シリコン膜（Ａ）の厚さが１
０nm以上１５０nm以下で形成し、前記酸化窒化シリコン
膜（Ｂ）の厚さが１０nm以上２５０nm以下で形成するこ
とを特徴とする半導体装置の作製方法。 - 【請求項３７】請求項２２乃至請求項３６のいずれか一
項において、前記半導体装置は、パーソナルコンピュー
タ、ビデオカメラ、携帯型情報端末、デジタルカメラ、
デジタルビデオディスクプレーヤー、電子遊技機器であ
ることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000130314A JP4463377B2 (ja) | 1999-04-30 | 2000-04-28 | 半導体装置およびその作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12539299 | 1999-04-30 | ||
| JP11-125392 | 1999-04-30 | ||
| JP2000130314A JP4463377B2 (ja) | 1999-04-30 | 2000-04-28 | 半導体装置およびその作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001015764A true JP2001015764A (ja) | 2001-01-19 |
| JP2001015764A5 JP2001015764A5 (ja) | 2006-04-27 |
| JP4463377B2 JP4463377B2 (ja) | 2010-05-19 |
Family
ID=26461843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000130314A Expired - Fee Related JP4463377B2 (ja) | 1999-04-30 | 2000-04-28 | 半導体装置およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4463377B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217422A (ja) * | 2000-01-31 | 2001-08-10 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001250956A (ja) * | 2000-03-08 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| WO2002061816A1 (en) * | 2001-02-01 | 2002-08-08 | Sony Corporation | Method for forming thin semiconductor film, method for fabricating semiconductor device, system for executing these methods and electrooptic device |
| KR100400753B1 (ko) * | 2001-10-19 | 2003-10-08 | 엘지전자 주식회사 | 금속기판을 이용한 고온 다결정 실리콘 박막트랜지스터제조 방법 |
| JP2016058756A (ja) * | 2003-02-24 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN113169055A (zh) * | 2018-12-05 | 2021-07-23 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
-
2000
- 2000-04-28 JP JP2000130314A patent/JP4463377B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001217422A (ja) * | 2000-01-31 | 2001-08-10 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4493779B2 (ja) * | 2000-01-31 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP2001250956A (ja) * | 2000-03-08 | 2001-09-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6492681B2 (en) | 2000-03-08 | 2002-12-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US6784495B2 (en) | 2000-03-08 | 2004-08-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2002061816A1 (en) * | 2001-02-01 | 2002-08-08 | Sony Corporation | Method for forming thin semiconductor film, method for fabricating semiconductor device, system for executing these methods and electrooptic device |
| KR100400753B1 (ko) * | 2001-10-19 | 2003-10-08 | 엘지전자 주식회사 | 금속기판을 이용한 고온 다결정 실리콘 박막트랜지스터제조 방법 |
| JP2016058756A (ja) * | 2003-02-24 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN113169055A (zh) * | 2018-12-05 | 2021-07-23 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
| CN113169055B (zh) * | 2018-12-05 | 2023-08-08 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4463377B2 (ja) | 2010-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6617644B1 (en) | Semiconductor device and method of manufacturing the same | |
| US6787407B2 (en) | Method of manufacturing a semiconductor device | |
| US9673223B2 (en) | Electroluminescence display device | |
| US7202499B2 (en) | Semiconductor device including two transistors and capacitive part | |
| US20050202602A1 (en) | Method of manufacturing a semiconductor device | |
| JP2010219549A (ja) | 液晶表示装置 | |
| JP3901893B2 (ja) | 半導体装置およびその作製方法 | |
| JP4583529B2 (ja) | 半導体装置およびその作製方法 | |
| JP2000216399A (ja) | 半導体装置およびその作製方法 | |
| JP4076720B2 (ja) | 半導体装置の作製方法 | |
| JP4986332B2 (ja) | 半導体装置の作製方法 | |
| JP4850326B2 (ja) | 半導体装置の作製方法 | |
| JP4493778B2 (ja) | 半導体装置の作製方法 | |
| JP2001210832A (ja) | 半導体装置及びその作製方法 | |
| JP4463377B2 (ja) | 半導体装置およびその作製方法 | |
| JP2001053286A (ja) | 半導体膜およびその作製方法 | |
| JP2000357799A (ja) | 半導体装置およびその作製方法 | |
| JP4472082B2 (ja) | 半導体装置の作製方法 | |
| JP5159005B2 (ja) | 半導体装置の作製方法 | |
| JP4527070B2 (ja) | 半導体装置およびその作製方法、並びに電子機器 | |
| JP4527069B2 (ja) | 表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060301 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060301 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090330 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091208 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100121 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100216 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4463377 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140226 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |