JP2000216399A

JP2000216399A - 半導体装置およびその作製方法

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Publication number: JP2000216399A
Application number: JP11327509A
Authority: JP
Inventors: Setsuo Nakajima; 節男中嶋
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-11-17
Filing date: 1999-11-17
Publication date: 2000-08-04
Anticipated expiration: 2019-11-17
Also published as: JP4536187B2

Abstract

(57)【要約】【課題】結晶質半導体膜を用いたＴＦＴで高い信頼性
を達成するために、ゲート電極とＬＤＤ領域とをオーバ
ーラップさせた新しいゲートオーバーラップ構造の第１
のＴＦＴとゲート電極とＬＤＤ領域とをオーバーラップ
しない構造の第２のＴＦＴとを提供することを目的とす
る。【解決手段】結晶質半導体膜を用いた第１のＴＦＴの
ゲート電極を、第１のゲート電極１１３と、前記該第１
のゲート電極とゲート絶縁膜に密接させて第２のゲート
電極１１５とで形成する。ＬＤＤ領域は前記第１のゲー
ト電極をマスクとしてイオンドープ法で形成され、ソー
ス・ドレイン領域は前記第２のゲート電極をマスクとし
て形成される。その後、所望の領域の第２のゲート電極
を選択的に除去して第２のＴＦＴのゲート電極を第３の
ゲート電極１１４で形成する。その結果、ＬＤＤ領域を
第２のゲート電極にオーバーラップさせた第１のＴＦＴ
と、ＬＤＤ領域がオーバーラップしない第２のＴＦＴを
形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は薄膜トランジスタ
で構成された回路を有する半導体装置に関する。例え
ば、液晶表示装置に代表される電気光学装置およびその
電気光学装置を搭載した電子機器の構成に関する。な
お、本明細書において半導体装置とは、半導体特性を利
用することで機能しうる装置全般を指し、上記電気光学
装置およびその電気光学装置を搭載した電子機器を含む
ものである。

【０００２】

【従来の技術】薄膜トランジスタ（以下、ＴＦＴと呼
ぶ）は透明なガラス基板に形成することができるので、
アクティブマトリクス型液晶表示装置への応用開発が積
極的に進められてきた。ポリシリコン膜を利用したＴＦ
Ｔは高移動度が得られるので、同一基板上に機能回路を
集積させて高精細な画像表示を実現することが可能とさ
れている。

【０００３】アクティブマトリクス型液晶表示装置は、
画面の解像度が高精細になるに従い、画素だけでも１０
０万個のＴＦＴが必要になってくる。さらに機能回路を
付加すると、それ以上の数のＴＦＴが必要になり、液晶
表示装置を安定に動作させるためには、個々のＴＦＴの
信頼性を確保して安定に動作させる必要があった。

【０００４】アクティブマトリクス型液晶表示装置の画
素部はｎチャネル型ＴＦＴで構成されていて、振幅１５
〜２０Ｖ程度のゲート電圧が印加されるためオン領域と
オフ領域の両方の特性を満足する必要があった。一方、
画素部を駆動するために設けられる周辺回路はＣＭＯＳ
回路を基本として構成され、主にオン領域の特性が重要
であった。

【０００５】ところが、ポリシリコン膜を利用したＴＦ
Ｔはオフ電流（リーク電流）が大きくなり易く、長期に
わたって動作させると、移動度やオン電流が低下すると
いった現象がしばしば観測された。このような現象がお
こる原因の一つとして、チャネル電界の増大に伴って発
生するホットキャリアによる特性の劣化が考えられた。

【０００６】従来、ＭＯＳトランジスタの分野では、ホ
ットキャリアによる特性の劣化を低減して信頼性を向上
させる技術として、ＬＤＤ（Lightly Doped Drain）
構造が良く知られている。この構造は、ソース・ドレイ
ン領域の内側に、さらに低濃度の不純物領域を設けたも
のであり、この低濃度不純物領域をＬＤＤ領域と呼んで
いる。このＬＤＤ構造は、通常のＴＦＴ構造と比較して
オフ電流を下げることができる。

【０００７】さらにＭＯＳトランジスタでは、ゲート絶
縁膜を介して、ＬＤＤ領域をゲート電極とある程度オー
バーラップさせる構造が知られている。この構造を形成
する方法は幾つかあるが、例えば、ＧＯＬＤ（Gate-dra
in Overlapped LDD）や、ＬＡＴＩＤ（Large-tilt-an
gle implanted drain）として知られている。このよ
うな構造とすることで、ＬＤＤ領域の不純物濃度を低減
することが可能となり、電界の緩和効果が大きくなって
ホットキャリア耐性を高めることができる。

【０００８】また、こういったＭＯＳトランジスタの技
術をＴＦＴに応用しようという試みもなされている。例
えば、「M.Hatano,H.Akimoto,and T.Sakai,IEDM97 TECH
NICAL DIGEST,p523-526,1997」ではシリコンで形成した
サイドウォールを用いてGOLD構造を実現している。

【０００９】しかしながら、同論文に公開された構造を
形成する際、サイドウォール用の膜を異方性エッチング
する工程において、ゲート絶縁膜を選択性良く残すこと
が困難であり、特性バラツキの原因となっていた。

【００１０】また、同論文に公開された構造では通常の
ＬＤＤ構造に比べてオフ電流（ＴＦＴがオフ状態にある
時に流れる電流）が大きくなってしまうという問題があ
り、同論文に公開された構造のＴＦＴを画素電極を駆動
するスイッチング素子として用いた場合、オフ電流が大
きいために消費電力の増加、画像表示の異常を引き起こ
していた。このオフ電流の増加はオフ特性で、ゲート電
極とオーバーラップさせて形成されたＬＤＤ領域に反転
層が形成されホールの通路を作ってしまうためであっ
た。

【００１１】

【発明が解決しようとする課題】本発明は上記問題点を
克服するための技術を提供するものであり、ゲート電極
とＬＤＤ領域とをオーバーラップさせた新たな構造の第
１のＴＦＴと、ゲート電極とＬＤＤ領域とがオーバーラ
ップしない構造の第２のＴＦＴとを提供することを目的
とする。その目的を達成するために、ゲート電極とＬＤ
Ｄ領域とをオーバーラップさせた構造の第１のＴＦＴ
と、ゲート電極とＬＤＤ領域とがオーバーラップしない
構造の第２のＴＦＴとを同時に作製する技術を提供する
ことを目的としている。そして、駆動能力の高いＴＦＴ
と信頼性の高いＴＦＴとで回路を形成した極めて優れた
半導体装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本願明細書で開示する発
明の構成は、同一絶縁表面上に第１の半導体素子と第２
の半導体素子とを備えた半導体装置であって、前記第１
の半導体素子は、ゲート絶縁膜と、該ゲート絶縁膜に接
して形成された第１のゲート電極と、該第１のゲート電
極を覆い、前記ゲート絶縁膜に接して形成された第２の
ゲート電極と、前記ゲート絶縁膜を介して前記第１のゲ
ート電極の前記ゲート絶縁膜に接する領域と重なってい
るチャネル形成領域と、前記ゲート絶縁膜を介して前記
第２のゲート電極の前記ゲート絶縁膜に接する領域と重
なっている不純物領域とを有し、前記第２の半導体素子
は、前記ゲート絶縁膜と、該ゲート絶縁膜に接して形成
された第３のゲート電極と、前記第３のゲート電極と重
ならない不純物領域とを有することを特徴とする。

【００１３】また、他の発明の構成は、同一絶縁表面上
に第１の半導体素子からなる高耐圧回路と第２の半導体
素子からなる高速駆動回路とを備えた半導体装置であっ
て、前記高耐圧回路は、ゲート絶縁膜と、該ゲート絶縁
膜に接して形成された第１のゲート電極と、該第１のゲ
ート電極を覆い、前記ゲート絶縁膜に接して形成された
第２のゲート電極と、前記ゲート絶縁膜を介して前記第
１のゲート電極の前記ゲート絶縁膜に接する領域と重な
っているチャネル形成領域と、前記ゲート絶縁膜を介し
て前記第２のゲート電極の前記ゲート絶縁膜に接する領
域と重なっている不純物領域とを有する第１の半導体素
子からなり、前記高速駆動回路は、前記ゲート絶縁膜
と、該ゲート絶縁膜に接して形成された第３のゲート電
極と、前記第３のゲート電極と重ならない不純物領域と
を有する第２の半導体素子からなることを特徴とする。

【００１４】また、他の発明の構成は、ｎチャネル型薄
膜トランジスタで形成された画素部と、ｎチャネル型薄
膜トランジスタとｐチャネル型薄膜トランジスタとで形
成されたＣＭＯＳ回路とを含む半導体装置において、前
記画素部のｎチャネル型薄膜トランジスタは、ゲート絶
縁膜と、該ゲート絶縁膜に接して形成された第１のゲー
ト電極と、該第１のゲート電極を覆い、前記ゲート絶縁
膜に接して形成された第２のゲート電極と、前記ゲート
絶縁膜を介して前記第１のゲート電極の前記ゲート絶縁
膜に接する領域と重なっているチャネル形成領域と、前
記ゲート絶縁膜を介して前記第２のゲート電極の前記ゲ
ート絶縁膜に接する領域と重なっている不純物領域とを
有し、前記ＣＭＯＳ回路のｎチャネル型薄膜トランジス
タは、ゲート絶縁膜と、該ゲート絶縁膜に接して形成さ
れた第３のゲート電極と、前記第３のゲート電極と重な
らない不純物領域とを有することを特徴とする。

【００１５】また、上記各構成において、前記第２の半
導体素子は、前記第２のゲート電極を有していないこと
を特徴としている。

【００１６】また、上記各構成において、前記不純物領
域は、前記チャネル形成領域と接していることを特徴と
している。

【００１７】また、上記各構成において、前記不純物領
域に含まれる１５族の不純物元素の濃度が、１×１０¹⁶
〜１×１０¹⁹atms/cm³であることを特徴としている。

【００１８】また、他の発明の構成は、ｎチャネル型薄
膜トランジスタと、ｐチャネル型薄膜トランジスタとで
形成されたＣＭＯＳ回路を含む半導体装置において、前
記ｎチャネル型薄膜トランジスタは、ゲート絶縁膜と、
該ゲート絶縁膜に接して形成された第１のゲート電極
と、該第１のゲート電極を覆い、前記ゲート絶縁膜に接
して形成された第２のゲート電極と、前記ゲート絶縁膜
を介して前記第１のゲート電極の前記ゲート絶縁膜に接
する領域と重なっているチャネル形成領域と、前記ゲー
ト絶縁膜を介して前記第２のゲート電極の前記ゲート絶
縁膜に接する領域と重なっている第１の不純物領域とを
有し、前記ｐチャネル型薄膜トランジスタは、ゲート絶
縁膜と、該ゲート絶縁膜に接して形成された第３のゲー
ト電極と、前記第３のゲート電極と重ならない第２の不
純物領域とを有することを特徴とする。

【００１９】また、上記各構成において、前記第１及び
第３のゲート電極は、タンタル（Ta）、窒化タンタル
（TaN）、チタン（Ti）、クロム（Cr）、タングステン
（W）、モリブデン（Mo）、シリコン（Si）、アルミニ
ウム（Al）又は銅（Cu）などの単体金属層、上記元素を
主成分とする合金層、或いはこれらの積層構造からなる
ことを特徴としている。

【００２０】また、上記各構成において、前記第２のゲ
ート電極の材料は、前記第１及び第３のゲート電極と異
なることを特徴としている。

【００２１】また、本願発明では、第１の半導体素子
（第１の薄膜トランジスタ）と第２の半導体素子（第２
の薄膜トランジスタ）の構造におおきな特徴があり、そ
のため作製方法にも特徴がある。本願発明を実施するた
めの作製方法に関する発明の構成は、絶縁表面上に第１
の半導体層と第２の半導体層とを形成する第１の工程
と、前記第１の半導体層と第２の半導体層とに接してゲ
ート絶縁膜を形成する第２の工程と、前記ゲート絶縁膜
に接して第１のゲート電極を形成する第３の工程と、前
記第１のゲート電極をマスクとして、前記第１の半導体
層及び前記第２の半導体層に１５族に属する元素を添加
して第１の不純物領域を形成する第４の工程と、前記第
１のゲート電極を覆って、前記ゲート絶縁膜に接する第
２のゲート電極を形成する第５の工程と、前記第２のゲ
ート電極をマスクとして、前記第１の半導体層及び前記
第２の半導体層に１５族に属する元素を添加して第２の
不純物領域を形成する第６の工程と、前記ゲート絶縁膜
を介して前記第２の半導体層上に形成された第２のゲー
ト電極のみを除去する第７の工程と、を有することを特
徴とする半導体装置の作製方法である。

【００２２】また、他の作製方法に関する発明の構成
は、絶縁表面上に第１の半導体層と第２の半導体層とを
形成する第１の工程と、前記第１の半導体層と第２の半
導体層とに接してゲート絶縁膜を形成する第２の工程
と、前記ゲート絶縁膜に接して第１のゲート電極を形成
する第３の工程と、前記第１のゲート電極をマスクとし
て、前記第１の半導体層及び前記第２の半導体層に１５
族に属する元素を添加して第１の不純物領域を形成する
第４の工程と、前記第１のゲート電極を覆って、前記ゲ
ート絶縁膜に接する第２のゲート電極を形成する第５の
工程と、前記第２のゲート電極をマスクとして、前記第
１の半導体層及び前記第２の半導体層に１５族に属する
元素を添加して第２の不純物領域を形成する第６の工程
と、前記第２のゲート電極の一部を除去する第７の工程
と、前記ゲート絶縁膜を介して前記第２の半導体層上に
形成された第２のゲート電極のみを除去する第８の工程
と、を有することを特徴とする半導体装置の作製方法で
ある。

【００２３】また、上記各作製方法に関する構成におい
て、前記第１の不純物領域はＬＤＤ領域を形成し、前記
第２の不純物領域はソース領域及びドレイン領域を形成
していることを特徴とする。

【００２４】また、上記作製方法に関する各構成におい
て、前記第１の不純物領域に含まれる１５族の不純物元
素の濃度が、１×１０¹⁶〜１×１０¹⁹atms/cm³であるこ
とを特徴とする。

【００２５】なお、本明細書中において、特に指定がな
い限り「不純物」とは周期律表の１３族または１５族に
属する元素を指して用いる。また、各不純物領域は作製
プロセスの過程で領域の大きさ（面積）が変化するが、
本明細書では面積が変化しても濃度が変化しない限りは
同一の符号で説明するものとする。

【００２６】

【発明の実施の形態】以下に図１及び図２を用いて本発
明の実施の形態を詳細に説明する。なお、説明するにあ
たって、ｎチャネル型ＴＦＴ（以下、ＮＴＦＴという）
を一例として用いる。

【００２７】図１（Ａ）は、本願発明の基本的な断面構
造を表しており、トップゲート型ＴＦＴである。本願発
明の特徴は、同一基板上に、第１の不純物領域１０３、
１０４いわゆるＬＤＤ領域がゲート絶縁膜１１２を介し
てゲート電極１１５と重なる構造を備えた第１のＮＴＦ
Ｔと、ＬＤＤ領域１０８、１０９が、ゲート絶縁膜１１
２を介して第３のゲート電極１１４と重ならない構造を
備えた第２のＮＴＦＴとを設けた構成にある。

【００２８】第１のＮＴＦＴは、ＬＤＤ領域として機能
する第１の低濃度不純物領域１０３、１０４が、ゲート
絶縁膜を介してゲート電極と重なって設けられた構造と
なっているので、十分なオン電流を確保でき、ＭＯＳト
ランジスタのＧＯＬＤ構造やＬＡＴＩＤ構造の如き利点
を得ることが可能である。特に、高速駆動回路を第１の
ＮＴＦＴで構成した場合、大きなオン電流を確保して駆
動能力を改善することができる。

【００２９】また、第１のＮＴＦＴにおいて、第２のゲ
ート電極１１５は、第１のゲート電極１１３と電気的に
導通している。そして、第１のゲート電極に完全にオー
バーラップしていて、さらにゲート絶縁膜１１２に延在
している。なお、図１（Ｂ）に第１のＮＴＦＴのゲート
電極の拡大図を示した。図１（Ｂ）に示すように第１の
ゲート電極と第２のゲート電極の長さをそれぞれＬ１、
Ｌ２とすると、Ｌ１＜Ｌ２の関係が保たれていれば良
く、本願発明を実施するに当たっては適宣設定すれば良
い。しかし、後に述べるように、第１のゲート電極と第
２のゲート電極は、半導体層に不純物を添加してソース
・ドレイン領域やＬＤＤ領域を形成するためのマスクと
して機能するので、その点を考慮してＬ１、Ｌ２の値を
決める必要がある。具体的には、Ｌ１を０．１〜１０μ
ｍ（代表的には０．２〜５μｍ）とし、Ｌ２を０．３〜
１４μｍ（代表的には０．８〜８μｍ）とするのが好ま
しい。

【００３０】また、第１のＮＴＦＴの半導体層は、チャ
ネル領域１０２と、前記チャネル領域１０２の両側に接
して設けられた第１の不純物領域１０３、１０４と、前
記第１の不純物領域１０３に接して設けられたソース領
域１０５と、前記第１の不純物領域１０４に接して設け
られたドレイン領域１０６とから成っている。第１の不
純物領域１０３、１０４は、ゲート絶縁膜１１２を介し
て、第２のゲート電極１１５がゲート絶縁膜と接してい
る領域に重なって設けられている。

【００３１】第１の不純物領域１０３、１０４は、０．
１〜２μｍ、代表的には１．５μｍの長さを有し、ｎ型
を付与する不純物元素の濃度が１×１０¹⁶〜１×１０¹⁹
atms/cm³、代表的には１×１０¹⁷〜５×１０¹⁸atms/cm³
である。また、ソース領域１０５とドレイン領域１０６
の不純物濃度は、１×１０¹⁹〜１×１０²¹atms/cm³、代
表的には１×１０²⁰〜５×１０²⁰atms/cm³とすれば良
い。

【００３２】この時、チャネル形成領域１０２には、あ
らかじめ１×１０¹⁶〜５×１０¹⁸atms/cm³の濃度でボロ
ンが添加されても良い。このボロンはしきい値電圧を制
御するために添加されるものであり、同様の効果が得ら
れるものであれば他の元素で代用することもできる。

【００３３】一方、第２のＮＴＦＴは、ゲート絶縁膜１
１２を介してＬＤＤ構造となる低濃度不純物領域１０
８、１０９と第３のゲート電極１１４とが重ならない構
造とする。低濃度不純物領域１０８、１０９の部分は実
質的に抵抗体として機能する。

【００３４】第２のＮＴＦＴは、ＬＤＤ領域として機能
する第１の低濃度不純物領域１０８、１０９が、ゲート
絶縁膜を介してゲート電極と重ならない構造となってい
るので、オン電流（駆動電流）は低下するものの、オフ
電流（リーク電流）を抑制する利点を得ることが可能で
ある。特に、画素電極を駆動するスイッチング素子は画
素電極に書き込まれた信号電荷を一定期間にわたって保
持することが重要である。従って、画素電極を駆動する
スイッチング素子を第２のＮＴＦＴで構成した場合、オ
フ電流を厳しく抑制することができ有効である。

【００３５】また、本発明の上記構成は、図２に示した
以下の工程により作製される。図１（Ａ）は、図２
（Ｅ）に相当し、同一の符号で説明する。

【００３６】まず、基板１０１を用意する。基板１０１
は絶縁表面を有する基板である。例えば、酸化シリコン
膜を設けた、ガラス基板、石英基板、ステンレス基板、
金属基板、プラスチック基板、セラミックス基板、また
はシリコン基板を用いることができる。

【００３７】次いで、基板上に下地絶縁膜（図示しな
い）を形成する。下地膜は、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、またはそれらの積層膜で
あっても良い。下地膜の成膜方法はプラズマＣＶＤ法、
熱ＣＶＤ法またはスパッタ法等を用いることができる。
また、窒化シリコン膜にボロンを添加することは放熱効
果を高める上で有効である。なお、この下地膜はＴＦＴ
の電気特性を向上させるためのものであり、特に設けな
くともよい。

【００３８】次いで、半導体膜を形成する。前記下地膜
上に形成される半導体膜は、プラズマＣＶＤ法、減圧Ｃ
ＶＤ法、スパッタ法などの成膜法で形成する。なお、本
願発明で用いることのできる半導体膜とはシリコン、ゲ
ルマニウム、又はシリコンゲルマニウムなど、シリコン
を主成分とする半導体膜だけでなく、ガリウム砒素など
の化合物半導体膜を用いることも可能である。また、本
願発明は活性層に非晶質半導体（アモルファスシリコン
等）を用いたＴＦＴにも結晶を含む半導体（単結晶半導
体薄膜、多結晶半導体薄膜、微結晶半導体薄膜を含む）
を用いたＴＦＴにも適用できる。

【００３９】次いで、前記半導体膜に結晶化処理を行
う。結晶化処理としては、公知の如何なる手段、例え
ば、熱結晶化処理、赤外光または紫外光の照射による結
晶化処理（以下、レーザー結晶化と呼ぶ）、触媒元素を
用いた熱結晶化処理、触媒元素を用いたレーザー結晶化
処理等を用いることができる。また、これらの結晶化処
理を組み合わせてもよい。

【００４０】こうして形成された結晶質シリコン膜をパ
ターニングして島状のシリコン層からなる活性層２０
１、２０２を形成する。

【００４１】次いで、活性層２０１、２０２を覆ってゲ
ート絶縁膜１１２を形成する。ゲート絶縁膜としては、
窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン
膜、またはそれらの積層膜を用いることが可能である。
ゲート絶縁膜の成膜方法はプラズマＣＶＤ法、熱ＣＶＤ
法またはスパッタ法等を用いることができる。

【００４２】次いで、ゲート絶縁膜１１２上に第１のゲ
ート配線（第１のゲート電極１１３、及びゲート電極１
１４を含む）を形成する。（図２（Ａ））第１のゲート
配線１１３、及び第３のゲート電極１１４の材料として
は、タンタル（Ta）、窒化タンタル（TaN）、チタン（T
i）、クロム（Cr）、タングステン（W）、モリブデン
（Mo）、シリコン（Si）、アルミニウム（Al）又は銅
（Cu）などの単体金属層、上記元素を主成分とする合金
層、或いはこれらの積層構造を用いれば良い。ただし、
銅を用いる場合は銅を窒化珪素膜で囲んで銅元素の拡散
を防ぐ構造とする必要がある。

【００４３】他にも、異種金属層の積層構造（具体的に
はTa/Alの積層構造やTa/Tiの積層構造やCu/Wの積層構造
やAl/Wの積層構造やＷ/Moの積層構造）としても良い
し、金属シリサイドを設けた構造（具体的にはSi/WSi
x、Si/TiSix、Si/CoSixなどシリコンと金属シリサイド
とを組み合わせた構造）としても良い。

【００４４】次いで、ゲート配線をマスクとして、活性
層２０１、２０２に第１のｎ型を付与する不純物元素を
添加する工程を行い、第１の不純物領域２０３〜２０６
を形成する。（図２（Ｂ））半導体材料に対してｎ型を
付与する不純物元素としては、リン（Ｐ）、砒素（Ａ
ｓ）、アンチモン（Ｓｂ）等を使用できるが、ここでは
リンを用いた例を説明する。また、添加手段としては、
プラズマドーピング法、イオン注入法等を用いることが
できる。この工程では、ゲート絶縁膜１１２を介してそ
の下の活性層にリンを添加するために、ゲート絶縁膜の
膜厚を考慮にいれ、適宜ドーピング条件（ドーズ量、加
速電圧等）を設定する。また、こうして形成された不純
物領域は、後に示すｎチャネル型ＴＦＴの第１の不純物
領域１０３、１０４、１０８、１０９を形成するもの
で、ＬＤＤ領域として機能するものである。従って、第
１の不純物領域におけるリンの濃度は、１×１０¹⁶〜１
×１０ ¹⁹atms/cm³の範囲にするのが好ましい。この時、
第１のゲート電極１１３、及び第３のゲート電極１１４
の直下には真性な結晶質シリコン層が残り、チャネル形
成領域１０２、１０７が形成される。ただし、実際には
多少ゲート電極の内側に回り込んで添加される。

【００４５】次いで、第１のゲート電極１１３、及び第
３ゲート電極１１４を覆うようにして、１００〜１００
０ｎｍの厚さの導電膜を形成し、公知の技術によりパタ
ーニングを行い、第２のゲート配線１１５、２０７を形
成する。ただし、後の工程において、選択的に第２のゲ
ート配線のみを除去するため、第２のゲート配線の材料
は、第１のゲート配線の材料と異なる材料、好ましくは
第１のゲート配線の材料とのエッチング選択比が高い導
電性材料を適宜選択する必要がある。例えば、タンタル
（Ta）を第１のゲート配線の材料として用いる場合は、
第２のゲート配線の材料としてアルミニウム（Al）、チ
タン（Ti）、クロム（Cr）、タングステン（W）、モリ
ブデン（Mo）等を用いることができる。

【００４６】次いで、第２のゲート配線１１５、２０７
をマスクとして、活性層に第２のｎ型を付与する不純物
元素を添加する工程を行い、第２の不純物領域１０５、
１０６、１１０、１１１を形成する。（図２（Ｃ））ま
た、第２の不純物領域は、ソース領域またはドレイン領
域として機能させるため、この領域のリンの濃度は、１
×１０¹⁹〜１×１０²¹atms/cm³とするのが好ましい。

【００４７】なお、ここでは、ゲート絶縁膜１１２を通
してその下の活性層に不純物を添加する例を示したが、
ソース領域及びドレイン領域を覆うゲート絶縁膜を除去
して、その領域の半導体層を露出させ、不純物元素を直
接添加しても良い。この工程を加えると、イオンドープ
法の低い加速電圧で効率良くリンを添加することがで
き、また、添加方法として、不純物元素を含む溶液を塗
布する方法、不純物元素を含む膜を成膜する方法も用い
ることができる。

【００４８】次いで、第１のＮＴＦＴをマスクで覆い、
第２のＮＴＦＴにおける第２のゲート配線のみを選択的
に除去する。（図２（Ｄ））なお、第３のゲート電極材
料、第２のゲート電極材料、ゲート絶縁膜の材料を考慮
して、ドライエッチング法、ウエットエッチング法等を
用い、第２のゲート電極のみを除去し、第３のゲート電
極を残存させることが重要である。なお、第１のゲート
配線のうち、第２のＮＴＦＴに位置するゲート電極を第
３のゲート電極と呼んでいる。

【００４９】こうしてＮＴＦＴが完成したら、第１の層
間絶縁膜１１６で覆い、ソース領域１０５、１１０、ド
レイン領域１０６、１１１とコンタクトをとったソース
電極１１７、１１９とドレイン電極１１８、１２０とを
設ける。図２（Ｅ）の構造では、これらを設けた後でパ
ッシベーション膜１２１として窒化シリコン膜を形成す
る。さらに樹脂材料でなる第２の層間絶縁膜１２２を形
成する。例えば、液晶表示装置に応用する場合には、表
面の平坦性を確保するために第２の層間絶縁膜１２２と
して樹脂材料を用いることが好ましい。この第２の層間
絶縁膜１２２は、樹脂材料に限定される必要はない。

【００５０】ここではＮＴＦＴを一例として用いたが、
本願発明をｐチャネル型ＴＦＴ（以下、ＰＴＦＴとい
う）に適用することも可能である。その場合は、ｎ型を
付与する不純物元素に代えて、ｐ型を付与する不純物元
素、好ましくは１３族から選ばれた元素（代表的にはボ
ロン）を用いればよい。

【００５１】以上に示した本発明の実施の形態につい
て、以下に示す実施例でさらに詳細に説明する。

【００５２】［実施例１］本実施例では、本願発明の構
成を液晶表示装置に適用した例を示し、画素部とその周
辺に設けられる駆動回路の基本形態であるＣＭＯＳ回路
を同時に作製する方法について、図３と図４を用いて説
明する。

【００５３】まず基板３０１には、例えばコーニング社
の１７３７ガラス基板に代表される無アルカリガラス基
板を用いた。そして、基板３０１のＴＦＴが形成される
表面に、酸化シリコンで成る下地膜３０２を２００ｎｍ
の厚さに形成した。下地膜３０２は、さらに窒化シリコ
ン膜を積層させても良いし、窒化シリコン膜のみであっ
ても良い。

【００５４】次に、この下地膜３０２の上に５０ｎｍの
厚さで、非晶質シリコン膜をプラズマＣＶＤ法で形成し
た。非晶質シリコン膜の含有水素量にもよるが、好まし
くは４００〜５００℃に加熱して脱水素処理を行い、非
晶質シリコン膜の含有水素量を５atm％以下として、結
晶化の工程を行って結晶質シリコン膜とした。

【００５５】この結晶化の工程は、公知のレーザー結晶
化技術または熱結晶化の技術を用いれば良い。本実施例
では、パルス発振型のＫｒＦエキシマレーザー光を線状
に集光して非晶質シリコン膜に照射して、結晶質シリコ
ン膜とした。

【００５６】尚、本実施例では初期膜を非晶質シリコン
膜として用いたが、初期膜として微結晶シリコン膜を用
いても構わないし、直接結晶質シリコン膜を成膜しても
良い。

【００５７】こうして形成された結晶質シリコン膜をパ
ターニングして、島状の半導体層３０３、３０４、３０
５を形成した。

【００５８】次に、半導体層３０３〜３０５を覆って、
酸化シリコンまたは窒化シリコンを主成分とするゲート
絶縁膜３０６を形成した。ここではプラズマＣＶＤ法で
窒化酸化シリコン膜を１００ｎｍの厚さに形成した。そ
して、図では説明しないが、ゲート絶縁膜３０６の表面
に第１のゲート配線（第１のゲート電極及び第３のゲー
ト電極を含む）を構成する、第１の導電膜として窒化タ
ンタル（ＴａＮ）を１０〜２００ｎｍ、例えば５０ｎｍ
さらに第２の導電膜としてタンタル（Ｔａ）を１００〜
１０００ｎｍ、例えば２００ｎｍの厚さでスパッタ法で
積層形成した。そして、公知のパターニング技術によ
り、第１及び第３のゲート電極を構成する第１の導電膜
３０７、３０８、３０９、３１０と、第２の導電膜の３
１２、３１３、３１４、３１５が形成された。このと
き、図１（Ｂ）で示した第１のゲート電極の長さＬ１は
２μｍとなるようにパターニングした。

【００５９】また、図３では画素部を構成するｎチャネ
ル型ＴＦＴのドレイン側に画素容量部を設ける構造とな
っている。このとき、第１及び第３のゲート電極と同じ
材料で画素容量部の配線電極３１１、３１６が形成され
る。

【００６０】こうして図３（Ａ）に示す構造が形成され
たら、１回目のｎ型不純物を添加する工程を行った。結
晶質半導体材料に対してｎ型を付与する不純物元素とし
ては、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）
などが知られているが、ここでは、リンを用い、フォス
フィン（ＰＨ₃）を用いたイオンドープ法で行った。こ
の工程では、ゲート絶縁膜３０６を通してその下の半導
体層にリンを添加するために、加速電圧は８０ｋｅＶと
高めに設定した。また、こうして形成された不純物領域
は、後に示すｎチャネル型ＴＦＴの第１の不純物領域３
３４、３４２を形成するもので、ＬＤＤ領域として機能
するものである。従って、この領域のリンの濃度は、１
×１０¹⁶〜１×１０¹⁹atms/cm³の範囲にするのが好まし
く、ここでは１×１０¹⁸atms/cm³とした。

【００６１】この工程で、第１及び第３のゲート電極を
構成する第１の導電膜３０７〜３１０と第２の導電膜３
１２〜３１５は、リンの添加に対してマスクとして機能
した。その結果ゲート絶縁膜を介して存在する半導体層
のうち、第１及び第３のゲート電極真下の領域には、ま
ったく、あるいは殆どリンが添加されなかった。そし
て、図３（Ｂ）に示すように、リンが添加された低濃度
不純物領域３１７〜３２３が形成された。

【００６２】なお、ここで形成された低濃度不純物領域
３２３は後に画素容量部の下部電極として機能すること
になる。本実施例では低濃度にリンが添加された半導体
層を下部電極として用いるため、比較的小さい電圧を印
加することで容量を確保することができる。また、本明
細書中では画素容量の電極を全て容量電極と呼ぶが、説
明の必要に応じて「上部電極」または「下部電極」と使
いわけることにする。

【００６３】次にフォトレジスト膜をマスクとして、ｎ
チャネル型ＴＦＴを形成する領域をレジストマスク３２
４、３２５で覆って、ｐチャネル型ＴＦＴが形成される
領域のみに、ｐ型を付与する不純物添加の工程を行っ
た。ｐ型を付与する不純物元素としては、ボロン
（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、が
知られているが、ここではボロンをその不純物元素とし
て、イオンドープ法でジボラン（Ｂ₂Ｈ₆）を用いて添加
した。ここでも加速電圧を８０ｋｅＶとして、２×１０
²⁰atms/cm³の濃度にボロンを添加した。そして、図３
（Ｃ）に示すようにボロンが高濃度に添加された領域３
２６、３２７が形成された。この領域は後にｐチャネル
型ＴＦＴのソース・ドレイン領域となる。また、本実施
例ではレジストマスク３２５で画素部を覆ったが、画素
部のｎチャネル型ＴＦＴの領域のみをレジストマスクで
覆って、画素容量部にボロンを高濃度に添加し、画素容
量の増大を図ってもよい。

【００６４】また、図３（Ｂ）に相当するｎ型不純物の
添加工程と図３（Ｃ）に相当するｐ型不純物の添加工程
の順序を逆にすることも可能である。

【００６５】そして、レジストマスク３２４、３２５を
除去した。そして、この段階でレーザーアニール法や、
熱処理により半導体層中に添加された前記不純物元素を
活性化させた。この活性化工程は、ソース・ドレイン領
域を形成する不純物添加の工程のあと実施しても良い
が、上記各不純物添加の工程の後、熱処理またはレーザ
ーアニール法により活性化させることは効果的である。
ソース・ドレイン領域を形成する不純物添加の工程のあ
と実施する場合、ゲート絶縁膜を介して不純物領域上に
重ねて第２のゲート電極を形成するため、レーザーアニ
ールにより活性化することは困難となる。また、第２の
ゲート電極材料として、融点の低い材料、例えばアルミ
ニウムを用いる場合は、熱処理による活性化が困難とな
る。

【００６６】次いで、第２のゲート電極を形成する工程
を行った。ここでは、第２のゲート電極の材料にクロム
（Ｃｒ）を用い、１００〜１０００ｎｍ、例えば２００
ｎｍの厚さに形成した。そして、公知の技術によりパタ
ーニングを行い、第２のゲート電極３２８、３２９、３
３０、３３１が形成された。この時、図１（Ｂ）で示し
た第２のゲート電極の長さＬ２は５μｍとなるようにパ
ターニングした。結果として、第２のゲート電極は、第
１のゲート電極の両側にそれぞれ１．５μｍの長さでゲ
ート絶縁膜と接する領域が形成された。

【００６７】また、画素部を構成するｎチャネル型ＴＦ
Ｔのドレイン側に画素容量部が設けられるが、この画素
容量部の電極３３２は第２のゲート電極と同時に形成さ
れた。

【００６８】そして、第２のゲート電極３２８〜３３１
をマスクとして、２回目のｎ型を付与する不純物元素を
添加する工程を行った。（図３（Ｄ））ここでは同様
に、フォスフィン（ＰＨ₃）を用いたイオンドープ法で
行った。この工程でも、ゲート絶縁膜３０６を通してそ
の下の半導体層にリンを添加するために、加速電圧は８
０ｋｅＶと高めに設定した。そして、ここでリンが添加
される領域３３５、３３６、３４３、３４７は、ｎチャ
ネル型ＴＦＴでソース領域またはドレイン領域として機
能させるため、この領域のリンの濃度は、１×１０¹⁹〜
１×１０²¹atms/cm³とするのが好ましく、ここでは１×
１０²⁰atms/cm³とした。

【００６９】また、ここで図示はしないが、ソース領域
３３５、３４３、及びドレイン領域３３６、３４７を覆
うゲート絶縁膜を除去して、その領域の半導体層を露出
させ、直接リンを添加しても良い。この工程を加える
と、イオンドープ法の加速電圧を１０ｋｅＶまで下げる
ことができ、また、効率良くリンを添加することができ
る。

【００７０】また、ｐチャネル型ＴＦＴのソース領域３
３９とドレイン領域３４０にも同じ濃度でリンが添加さ
れるが、前の工程でその２倍の濃度でボロンが添加され
ているため、導電型は反転せず、ｐチャネル型ＴＦＴの
動作上何ら問題はなかった。

【００７１】それぞれの濃度で添加されたｎ型またはｐ
型を付与する不純物元素は、このままでは活性化せず有
効に作用しないので、活性化の工程を行う必要がある。
この工程としては、電気加熱炉を用いた熱アニール法
や、前述のエキシマレーザーを用いたレーザーアニール
法や、ハロゲンランプを用いたラピットサーマルアニー
ル法（ＲＴＡ法）を用いることができる。

【００７２】本実施例では、窒素雰囲気中において５５
０℃、２時間の加熱処理を行った。なお、第２のゲート
電極の材料としてアルミニウム等の融点が低い材料を用
いる場合は、第２のゲート電極を形成する前に熱処理ま
たはレーザーアニールによる活性化を行うことが好まし
い。また、レーザーアニール法を実施した後に熱アニー
ル法を実施すると、さらに良い結果が得られる。また、
この工程は、イオンドーピングによって結晶性が破壊さ
れた領域をアニールする効果も兼ね備えていて、その領
域の結晶性を改善することもできた。

【００７３】次いで、オフ電流（リーク電流）を抑制す
る必要性の高い回路の第２のゲート電極を選択的に除去
する。本実施例では、ＣＭＯＳ回路のｐチャネル型ＴＦ
Ｔと画素部のｎチャネル型ＴＦＴ以外の領域をレジスト
マスク３４９、３５０で覆って、画素部におけるｎチャ
ネル型ＴＦＴの第２のゲート電極３３０、３３１及びｐ
チャネル型ＴＦＴの第２ゲート電極３２９の除去をウエ
ットエッチング法（塩酸と水の混合液からなるエッチャ
ントを用いた）により行った。また、上記一部の領域以
外に、低抵抗な材料からなる第２のゲート電極を存在さ
せれば、大面積なパネルとしても問題なく低消費電力で
ＴＦＴを駆動させることができる。その後、レジストマ
スク３４９、３５０を除去した。

【００７４】以上までの工程で、ＣＭＯＳ回路のｎチャ
ネル型ＴＦＴにおいては、第１のゲート電極と、その第
１のゲート電極を覆って第２のゲート電極を設けられ、
第２のゲート電極の両側にゲート絶縁膜を介してソース
領域とドレイン領域が形成された。また、ゲート絶縁膜
を介して半導体層に設けられた第１の不純物領域と、第
２のゲート電極がゲート絶縁膜に接している領域とが、
重なって設けられた構造が形成された。従って、ＣＭＯ
Ｓ回路のｎチャネル型ＴＦＴにおいては、十分なオン電
流を確保することができた。

【００７５】一方、画素部のｎチャネル型ＴＦＴにおい
ては、ゲート絶縁膜を介して半導体層に設けられた第１
の不純物領域と、第３のゲート電極とが重ならない構造
が形成された。従って、画素部のｎチャネル型ＴＦＴに
おいては、オフ電流を十分抑制することができた。

【００７６】なお、ＣＭＯＳ回路のｐチャネル型ＴＦＴ
は、もともと信頼性が高いため、ｎチャネル型ＴＦＴと
の特性バランスをとった方が好ましい。従って、第２の
ゲート電極を除去した構造とすることが好ましい。ま
た、本実施例のような構造とすると、ＮＴＦＴとＰＴＦ
Ｔとの特性バランス（電気特性のバランス）が良くなる
ため、動作不良を起こしにくくなることが分かった。

【００７７】図３（Ｅ）の状態が得られたら、第１の層
間絶縁膜３５１を１０００ｎｍの厚さに形成した。第１
の層間絶縁膜３５１としては、酸化シリコン膜、窒化シ
リコン膜、酸化窒化シリコン膜、有機樹脂膜、およびそ
れらの積層膜をもちいることができる。本実施例では、
図示しないが、最初に窒化シリコン膜を５０ｎｍ形成
し、さらに酸化シリコン膜を９５０ｎｍ形成した２層構
造とした。

【００７８】第１の層間絶縁膜３５１はその後、パター
ニングでそれぞれのＴＦＴのソース領域と、ドレイン領
域にコンタクトホールが形成された。そして、ソース電
極３５２、３５４、３５５とドレイン電極３５３、３５
６が形成した。図示していないが、本実施例ではこの電
極を、チタン膜を１００ｎｍ、チタンを含むアルミニウ
ム膜３００ｎｍ、チタン膜１５０ｎｍをスパッタ法で連
続して形成した３層構造の膜を、パターニングして形成
した。

【００７９】こうして図４（Ａ）に示すように、基板３
０１上にＣＭＯＳ回路と、画素部が形成された。また、
画素部のｎチャネル型ＴＦＴのドレイン側には、画素容
量部が同時に形成された。

【００８０】次いで、ソース電極３５２、３５４、３５
５とドレイン電極３５３、３５６と、第１の層間絶縁膜
３５１を覆ってパッシベーション膜３５７を形成した。
パッシベーション膜３５７は、窒化シリコン膜で５０ｎ
ｍの厚さで形成した。さらに、有機樹脂からなる第２の
層間絶縁膜３５８を約１０００ｎｍの厚さに形成した。
有機樹脂膜としては、ポリイミド、アクリル、ポリイミ
ドアミド等を使用することができる。有機性樹脂膜を用
いることの利点は、成膜方法が簡単である点や、比誘電
率が低いので、寄生容量を低減できる点、平坦性に優れ
る点などが上げられる。なお上述した以外の有機性樹脂
膜を用いることもできる。ここでは、基板に塗布後、熱
重合するタイプのポリイミドを用い、３００℃で焼成し
て形成した。

【００８１】なお、画素領域における第２の層間絶縁膜
３５８上の一部に、遮光層を形成してもよい。遮光層は
金属膜や顔料を含ませた有機樹脂膜で形成すれば良い。

【００８２】次いで、第３の層間絶縁膜３６１を形成す
る。この第３の層間絶縁膜３６１は、第２の層間絶縁膜
３５８と同様に、有機樹脂膜を用いて形成すると良い。
そして、第２の層間絶縁膜３５８と第３の層間絶縁膜３
６１とにドレイン電極３５６に達するコンタクトホール
を形成し、画素電極３６２を形成した。画素電極３６２
は、透過型液晶表示装置とする場合には透明導電膜を用
い、反射型の液晶表示装置とする場合には金属膜を用い
れば良い。ここでは透過型の液晶表示装置とするため
に、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの
厚さにスパッタ法で形成し、画素電極３６２を形成し
た。

【００８３】上記の工程を経て、画素部と、ＣＭＯＳ回
路が形成されたアクティブマトリクス基板を形成した。
図５は本実施例のアクティブマトリクス基板の斜視図で
ある。アクティブマトリクス基板は、基板４００上に形
成された、画素部４０１と、走査線駆動回路４０２と、
信号線駆動回路４０３で構成される。これら駆動回路は
ＣＭＯＳ回路を基本として構成されている。走査線（ゲ
ート線）駆動回路４０２と、信号線（ソース線）駆動回
路４０３はそれぞれゲート配線４０４とソース配線４０
５で画素部４０１に接続されている。図５中の４０６は
画素電極、４０７はＮＴＦＴからなる画素ＴＦＴ、４０
８は画素容量を示す。

【００８４】図６（Ａ）は図５に示した画素部４０１の
上面図であり、ほぼ１画素の上面図である。画素部には
ｎチャネル型ＴＦＴが設けられている。ゲート配線５０
２に連続して形成されるゲート電極５２０は、図示され
ていないゲート絶縁膜を介してその下の半導体層と交差
している。図示はしていないが、半導体層には、ソース
領域、ドレイン領域、第１の不純物領域が形成されてい
る。また、画素ＴＦＴのドレイン側には、半導体層と、
ゲート絶縁膜と、第１及び第２のゲート電極と同じ材料
で形成された電極とから、画素容量５０６が形成されて
いる。そして、画素容量５０６に接続した容量配線５０
４が、ゲート配線５０２と平行に設けられている。ま
た、図６（Ａ）で示すＡ―Ａ’に沿った断面構造は、図
４（Ｂ）に示す画素部の断面図に対応している。

【００８５】一方、図６（Ｂ）に示すＣＭＯＳ回路で
は、ｐチャネル型ＴＦＴにおいてゲート配線５０９から
延在する第３のゲート電極５２２が、図示されていない
ゲート絶縁膜を介してその下の半導体層５１１と交差し
ている。また、ｎチャネル型ＴＦＴにおいてゲート配線
５０９から延在する第２のゲート電極５２１（第１のゲ
ート電極も含む）が、図示されていないゲート絶縁膜を
介してその下の半導体層５１０と交差している。図示は
していないが、ｐチャネル型ＴＦＴ及びｎチャネル型Ｔ
ＦＴの半導体層には、ソース領域、ドレイン領域、第１
の不純物領域が形成されている。また、ｐチャネル型Ｔ
ＦＴ及びｎチャネル型ＴＦＴの半導体層にはソース領域
とドレイン領域が形成されている。そして、その位置関
係は、Ｂ―Ｂ’に沿った断面構造は、図４（Ｂ）に示す
ＣＭＯＳ回路の断面図に対応している。

【００８６】本実施例では、画素ＴＦＴをダブルゲート
の構造としているが、シングルゲートの構造でも良い
し、トリプルゲートとしたマルチゲート構造にしても構
わない。本実施例のアクティブマトリクス基板の構造
は、本実施例の構造に限定されるものではない。本願発
明の構造は、ゲート電極の構造と、ゲート絶縁膜を介し
て設けられた半導体層のソース領域と、ドレイン領域
と、その他の不純物領域の構成に特徴があるので、それ
以外の構成については実施者が適宣決定すれば良い。

【００８７】次いで、アクティブマトリクス基板に配向
膜を形成し、対向電極と配向膜とを備えた対向基板（必
要があればブラックマスクも備えた）を用意し、アクテ
ィブマトリクス基板と対向基板との間に液晶材料を封入
すれば図１１に示す様な構造のアクティブマトリクス型
液晶表示装置（液晶モジュールともいう）が完成する。
図１１は完成したアクティブマトリクス型液晶表示装置
の外観を表している。基板１００１には画素部１００
２、信号線駆動回路１００３、走査線駆動回路１００
４、信号処理回路１００７が形成され、ＦＰＣ配線１０
０６が取り付けられている。なお、液晶材料を封入する
工程は、公知のセル組工程を用いれば良いので詳細な説
明は省略した。

【００８８】［実施例２］本実施例では、実施例１にお
いて半導体層として用いる結晶質半導体膜を、触媒元素
を用いた熱結晶化法により形成する例を示す。触媒元素
を用いる場合、特開平７−１３０６５２号公報、特開平
８−７８３２９号公報で開示された技術を用いることが
望ましい。

【００８９】ここで、特開平７−１３０６５２号公報に
開示されている技術を本願発明に適用する場合の例を図
７に示す。まず基板６０１に酸化シリコン膜６０２を設
け、その上に非晶質シリコン膜６０３を形成した。さら
に、重量換算で１０ｐｐｍのニッケルを含む酢酸ニッケ
ル塩溶液を塗布してニッケル含有層６０４を形成した。
（図７（Ａ））

【００９０】次に、５００℃、１時間の脱水素工程の
後、５００〜６５０℃で４〜１２時間、例えば５５０
℃、８時間の熱処理を行い、結晶質シリコン膜６０５を
形成した。こうして得られた結晶質シリコン膜６０５は
非常に優れた結晶性を有した。（図７（Ｂ））

【００９１】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本願発明に適用した場合について、図
８で説明する。

【００９２】まず、ガラス基板７０１に酸化シリコン膜
７０２を設け、その上に非晶質シリコン膜７０３、酸化
シリコン膜７０４を連続的に形成した。この時、酸化シ
リコン膜７０４の厚さは１５０ｎｍとした。

【００９３】次に酸化シリコン膜７０４をパターニング
して、選択的に開孔部７０５を形成し、その後、重量換
算で１０ｐｐｍのニッケルを含む酢酸ニッケル塩溶液を
塗布した。これにより、ニッケル含有層７０６が形成さ
れ、ニッケル含有層７０６は開孔部７０５の底部のみで
非晶質シリコン膜７０２と接触した。（図８（Ａ））

【００９４】次に、５００〜６５０℃で４〜２４時間、
例えば５７０℃、１４時間の熱処理を行い、結晶質シリ
コン膜７０７を形成した。この結晶化の過程では、ニッ
ケルが接した非晶質シリコン膜の部分が最初に結晶化
し、そこから横方向へと結晶化が進行する。こうして形
成された結晶質シリコン膜７０７は棒状または針状の結
晶が集合して成り、その各々の結晶は巨視的にはある特
定の方向性をもって成長しているため、結晶性が揃って
いるという利点がある。

【００９５】尚、上記２つの技術において使用可能な触
媒元素は、ニッケル（Ｎｉ）の以外にも、ゲルマニウム
（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓ
ｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、
銅（Ｃｕ）、金（Ａｕ）、といった元素を用いても良
い。

【００９６】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、ＴＦＴの
半導体層を形成することができる。本実施例の技術を用
いて、結晶質半導体膜から作製されたＴＦＴは、優れた
特性が得られるが、そのため高い信頼性を要求されてい
た。しかしながら、本願発明のＴＦＴ構造を採用するこ
とで、本実施例の技術を最大限に生かしたＴＦＴを作製
することが可能となった。

【００９７】［実施例３］本実施例は、実施例１で用い
られる半導体層を形成する方法として、非晶質半導体膜
を初期膜として前記触媒元素を用いて結晶質半導体膜を
形成した後で、その触媒元素を結晶質半導体膜から除去
する工程を行った例を示す。本実施例ではその方法とし
て、特開平１０−１３５４６８号公報または特開平１０
−１３５４６９号公報に記載された技術を用いた。

【００９８】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³にま
で低減することができる。

【００９９】本実施例の構成について図９を用いて説明
する。ここではコーニング社の１７３７基板に代表され
る無アルカリガラス基板を用いた。図９（Ａ）では、実
施例２で示した結晶化の技術を用いて、下地膜８０２、
結晶質シリコン膜８０３が形成された状態を示してい
る。そして、結晶質シリコン膜８０３の表面にマスク用
の酸化シリコン膜８０４が１５０ｎｍの厚さに形成さ
れ、パターニングにより開孔部が設けられ、結晶質シリ
コン膜を露出させた領域を設けてある。そして、リンを
添加する工程を実施して、結晶質シリコン膜にリンが添
加された領域８０５が設けられた。

【０１００】この状態で、窒素雰囲気中で５５０〜８０
０℃、５〜２４時間、例えば６００℃、１２時間の熱処
理を行うと、結晶質シリコン膜にリンが添加された領域
８０５がゲッタリングサイトとして働き、結晶質シリコ
ン膜８０３に残存していた触媒元素はリンが添加された
領域８０５に偏析させることができた。

【０１０１】そして、マスク用の酸化シリコン膜８０４
と、リンが添加された領域８０５とをエッチングして除
去することにより、結晶化の工程で使用した触媒元素の
濃度を１×１０¹⁷atms/cm³以下にまで低減された結晶質
シリコン膜を得ることができた。この結晶質シリコン膜
はそのまま実施例１で示した本願発明のＴＦＴの半導体
層として使用することができた。

【０１０２】なお、本実施例の構成は実施例２の構成と
組み合わせることが可能である。

【０１０３】［実施例４］本実施例では、実施例３で示
したする工程において、半導体層とゲート絶縁膜を形成
する他の実施形態を示す。そして、本実施例の構成を図
１０で説明する。

【０１０４】ここでは、少なくとも７００〜１１００℃
程度の耐熱性を有する基板が必要であり、石英基板９０
１が用いられた。そして実施例２または実施例３で示し
た技術を用い、結晶質半導体が形成され、これをＴＦＴ
の半導体層にするために、島状にパターニングして半導
体層９０２、９０３を形成した。そして、半導体層９０
２、９０３を覆って、ゲート絶縁膜９０４として酸化シ
リコンを主成分とする膜で形成した。本実施例では、プ
ラズマＣＶＤ法で窒化酸化シリコン膜を７０ｎｍの厚さ
で形成した。（図１０（Ａ））

【０１０５】そして、ハロゲン（代表的には塩素）と酸
素を含む雰囲気中で熱処理を行った。本実施例では、９
５０℃、３０分とした。尚、処理温度は７００〜１１０
０℃の範囲で選択すれば良く、処理時間も１０分から８
時間の間で選択すれば良かった。（図１０（Ｂ））

【０１０６】その結果、本実施例の条件では、半導体層
９０２、９０３とゲート絶縁膜９０４との界面で熱酸化
膜が形成され、ゲート絶縁膜９０７が形成された。

【０１０７】以上の工程で作製されたゲート絶縁膜９０
７は、絶縁耐圧が高く半導体層９０５、９０６とゲート
絶縁膜９０７の界面は非常に良好なものであった。本願
発明のＴＦＴの構成を得るためには、以降の工程は実施
例１に従えばよい。

【０１０８】［実施例５］本実施例では、実施例２で示
した触媒元素を用いた熱結晶化法を用いて、実施例１の
半導体層を形成した場合、実施例３とは異なる方法によ
り、触媒元素を結晶質半導体膜から除去する工程を行っ
た例を図１３に示す。本実施例では、図３（Ｄ）で示さ
れる状態を得た後、熱処理を行い、触媒元素をリンのゲ
ッタリング作用を用いて除去する工程である。基本的な
工程は実施例１及び実施例２に従うものであるので、相
違点のみに着目して説明する。なお、図１３（Ａ）と図
３（Ｄ）は同一である。また、簡略化のため、図３と同
じ符号を用いた。

【０１０９】まず、実施例２で示す方法で得られる結晶
質シリコン膜を半導体層３０３〜３０５として用い、実
施例１に従って図３（Ｄ）に示す状態を得た。（図１３
（Ａ））ただし、不純物領域３３５、３３６、３３９、
３４０、３４３、３４４、３４７に添加されるリンの濃
度を１×１０¹⁹〜１×１０²¹atms/cm³とするのが好まし
く、ここでは１×１０²⁰atms/cm³とした。

【０１１０】リンが添加された後、窒素雰囲気中で５０
０〜８００℃、１〜２４時間、例えば６００℃、１２時
間の加熱処理の工程を行った。（図１３（Ｂ））この工
程により、添加されたｎ型及びｐ型を付与する不純物元
素を活性化することができた。さらに、前記リンが添加
された不純物領域３３５、３３６、３３９、３４０、３
４３、３４４、３４７がゲッタリングサイトとなり、結
晶化の工程の後残存していた触媒元素を偏析させること
ができた。その結果、チャネル領域から触媒元素を除去
し、触媒元素の濃度を１×１０¹⁷atms/cm³以下にまで低
減することができた。

【０１１１】図１３（Ｂ）の工程が終了し、第２のゲー
ト電極を選択的に除去（図１３（Ｃ））したら、以降の
工程は実施例１の工程に従い、アクティブマトリクス基
板を作製することができた。

【０１１２】なお、本実施例の構成は実施例１〜４のい
ずれの構成も自由に組み合わせることが可能である。

【０１１３】［実施例６］本実施例では、実施例１と異
なるパターンのレジストマスクを用いて所望の領域にお
ける第２の電極を除去した例を示す。なお、図１４
（Ａ）は図３（Ｄ）に相当する。

【０１１４】まず、実施例１に従って図３（Ｄ）に示す
状態を得た。（図１４（Ａ））

【０１１５】次いで、ＣＭＯＳ回路のＮＴＦＴのレジス
トマスク１４０１を第２のゲート配線上に形成した。
（図１４（Ｂ））なお、画素容量部においては、実施例
１と同形状のレジストマスクを同時に形成した。

【０１１６】次いで、実施例１と同様にエッチングを行
い、ＣＭＯＳ回路におけるＰＴＦＴの第２のゲート電
極、画素部におけるＮＴＦＴの第２のゲート電極、及び
ＣＭＯＳ回路におけるＮＴＦＴの第２のゲート電極の一
部を除去して、図１４（Ｃ）で示す状態を形成した。レ
ジストマスク１４０１を適宜調節することによって、第
２のゲート電極と第１の不純物領域が重なっている領域
を制御して、オフ電流を低減するとともに、十分なオン
電流を確保した。なお、ここでの第２のゲート電極１４
０２の端部は、第１の不純物領域と第２の不純物領域の
境界に一致しない状態となる。

【０１１７】本実施例において、レジストマスク１４０
１の形状を実施者が適宜変更することは可能である。例
えば、図１５に示したように、ＣＭＯＳ回路のＮＴＦＴ
のドレイン領域側のみに第２のゲート電極１５０１を残
存させる構成としてもよい。

【０１１８】なお、本実施例の構成は実施例１〜５のい
ずれの構成も自由に組み合わせることが可能である。

【０１１９】［実施例７］本実施例では、実施例６とは
異なる方法によって、第２の電極の一部を除去する例を
図１６に示す。

【０１２０】まず、実施例１に従っての図３（Ｃ）に示
す状態を得た。

【０１２１】次いで、実施例１に従って第２のゲート電
極を形成するが、本実施例では、ゲート電極形成時に使
用したレジストマスク１６０１を残存させたまま、ｎ型
不純物領域を形成した。（図１６（Ａ））

【０１２２】次いで、レジストマスク１６０１をマスク
として等方性エッチングを行い、露呈している第２のゲ
ート電極の一部を除去した。エッチングは、溶液を用い
るウエットエッチング法を用いてもよいし、ガスを用い
たドライエッチング法を用いてもよい。このエッチング
工程によって形成された第２のゲート電極は端部が０．
５μｍ後退した。この工程によって、図１（Ｂ）のＬ２
に相当する線幅が０．３〜１４μｍ、代表的には０．８
〜８μｍとなった。（図１６（Ｂ））

【０１２３】次いで、レジストマスク１６０１を除去し
た後、再度レジストマスク１６０２を形成した。次い
で、実施例１と同様に第２のゲート電極のみをエッチン
グで除去した。（図１６（Ｃ））

【０１２４】以降の工程は実施例１に従えば、図１６
（Ｃ）に示した構成が得られる。

【０１２５】こうしてｎチャネル型ＴＦＴのＬＤＤ領域
のうち、第２のゲート電極１６０３と重なるチャネル形
成領域に近い部分と、第２ゲート電極と重ならない領域
を形成することができた。

【０１２６】本実施例も実施例６と同様に、レジストマ
スク１６０１を適宜調節することによって、第２のゲー
ト電極と第１の不純物領域が重なっている領域を制御し
て、オフ電流を低減するとともに、十分なオン電流を確
保することができた。

【０１２７】なお、本実施例の構成は実施例１〜５のい
ずれの構成も自由に組み合わせることが可能である。

【０１２８】［実施例８］実施例１では第１及び第３の
ゲート電極にＴａ、第２のゲート電極にＣｒを用い、ウ
エットエッチングを用いて、第２のゲート電極のみを除
去した方法による例を示したが、本実施例では第１及び
第３のゲート電極と第２のゲート電極との組み合わせが
実施例１とは異なる例を示す。

【０１２９】本実施例では、第１及び第３のゲート電極
材料にＡｌ、第２のゲート電極材料に導電性を付与する
不純物がドープされた珪素膜（以下、導電性珪素膜と呼
ぶ）を用いた。第２のゲート電極として導電性珪素膜を
用いた場合の優位点として、第１のゲート電極に対する
被覆性が高い点、ファインパターンが得やすいという
点、絶縁膜（特にゲート絶縁膜）中へ拡散する恐れがな
い点などが挙げられる。また、周期律表の１３族または
１５族に属する元素、炭素、窒素、酸素といった元素を
添加することで容易に導電性を調節できる点も優位点の
一つである。

【０１３０】実施例１に従い図３（Ｄ）の状態を得た
後、図３（Ｅ）の工程においてフッ素系のエッチャント
ガスを用いてドライエッチング（ＣＦ₄＋Ｏ₂の混合ガ
ス）を行い、第２のゲート電極のみを除去した。なお、
このエッチングの際、同時にゲート絶縁膜も若干エッチ
ングされるため、注意が必要である。

【０１３１】なお、本実施例においては、第１のゲート
電極と第２のゲート電極とのエッチングガス（フッ素系
のエッチャントガス）の選択比が十分あるため、制御性
よく第２のゲート電極のみを除去することができた。ま
た、第２のゲート電極のドープされたシリコンに代え
て、同様にタンタル（Ｔａ）を用いることもできる。

【０１３２】なお、本実施例の構成は実施例１〜７のい
ずれの構成も自由に組み合わせることが可能である。

【０１３３】［実施例９］本実施例では第１のゲート電
極及び第２のゲート電極の構造に関する一実施形態を図
１７に示す。

【０１３４】図１７（Ａ）は、ゲート絶縁膜１７００上
に形成する第１のゲート電極１７０５として、クロム
（第１の導電層１７０１）と銅（第２の導電層１７０
２）とチタン（第３の導電層１７０３）との積層膜を用
い、第２のゲート電極１７０４として導電性を付与する
不純物がドープされた珪素膜を用いた例である。

【０１３５】第１のゲート電極の材料と第２のゲート電
極の材料とは、ドライエッチング（ＣＦ₄＋Ｏ₂の混合ガ
ス）による選択比が充分あるため、選択的に第１のゲー
ト電極のみを残存させることができる。低抵抗な材料で
ある銅を使用することで配線抵抗を低減することができ
た。また、第１のゲート電極として、チタン（第１の導
電層１７０１）とアルミニウム（第２の導電層１７０
２）とチタン（第３の導電層１７０３）との積層膜を用
い、第２のゲート電極としてタンタルを使用する構成と
してもよい。

【０１３６】図１７（Ｂ）は第１のゲート電極１７０９
として、クロム（第１の導電層１７０６）とタンタル
（第２の導電層１７０７）との積層膜を用い、第２のゲ
ート電極１７０８としてモリブデンを用いた例である。

【０１３７】この時、図１７（Ｂ）に示すように第２の
導電層の幅を第１の導電層の幅よりも狭くすることによ
って、第１のゲート電極を階段状に形成することができ
る。こうすることによって第２のゲート電極の被覆性が
高まり、断線等の不良を防ぐことができる。なお、本実
施例では段差は一つしか形成されてないが、多数の段差
を形成した多段階形状であるとさらによい。

【０１３８】次に、図１７（Ｃ）に示す構造は、図１７
（Ｂ）に示した構造において第１の導電層１７０６をテ
ーパー状にエッチングした場合の例である。この形状
は、図１７（Ｂ）の際に説明したように第２の導電層１
７０７の一部をエッチングした後、傘のように残ったフ
ォトレジスト膜を用いてエッチングを行えば第１の導電
層にテーパーを形成することができる。この時、第１の
ゲート電極においてテーパーを有した第１の導電層１７
１０、１７０８は第２の導電層である。

【０１３９】この時、テーパー角は８〜４０度とすれば
よい。さらに図１７（Ａ）及び図１７（Ｂ）の構造にお
いて第２の導電層をテーパー形状に形成しても有効であ
る。

【０１４０】なお、本実施例の構成は実施例１〜８のい
ずれの構成も自由に組み合わせることが可能である。

【０１４１】［実施例１０］本実施例では、上記各実施
例１〜９を利用して得られる本発明のＣＭＯＳ回路や画
素部は、様々な電気光学装置（アクティブマトリクス型
液晶ディスプレイ、アクティブマトリクス型ＥＬディス
プレイ、アクティブマトリクス型ＥＣディスプレイ）を
表示部として用いた電子機器に適用することができる。

【０１４２】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図１２及び図１８に示す。

【０１４３】図１２（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４で構成される。本願発明を画
像入力部２００２、表示部２００３やその他の信号制御
回路に適用することができる。

【０１４４】図１２（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６で構成される。本願発明を表示部２１０２、音声入力
部２１０３やその他の信号制御回路に適用することがで
きる。

【０１４５】図１２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５で構成される。本願発明は表示部２２０５
やその他の信号制御回路に適用できる。

【０１４６】図１２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３で構成される。本発明は表示部２３０２やその他の信
号制御回路に適用することができる。

【０１４７】図１２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５で構成さ
れる。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示部２４０２やその他の
信号制御回路に適用することができる。

【０１４８】図１２（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）で構成される。
本願発明を表示部２５０２やその他の信号制御回路に適
用することができる。

【０１４９】図１８（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２で構成
される。本発明は投射装置の一部である液晶表示装置や
その他の信号制御回路に適用することができる。

【０１５０】図１８（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は投射装
置やその他の信号制御回路に適用することができる。

【０１５１】なお、図１８（Ｃ）は、図１８（Ａ）及び
図１８（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１８（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０１５２】また、図１８（Ｄ）は、図１８（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１８（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０１５３】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜９のどの
ような組み合わせからなる構成を用いても実現すること
ができる。

【０１５４】〔実施例１１〕本実施例では、本願発明を
用いてＥＬ（エレクトロルミネッセンス）表示装置を作
製した例について説明する。

【０１５５】図１９（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図１９（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。

【０１５６】図１９（Ｂ）は本実施例のＥＬ表示装置の
断面構造である。このとき、少なくとも画素部、好まし
くは駆動回路及び画素部を囲むようにしてカバー材６０
００、シール材７０００、密封材（第２のシール材）７
００１が設けられている。

【０１５７】また、基板４０１０、下地膜４０２１の上
に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を
図示している。）４０２２及び画素部用ＴＦＴ４０２３
（但し、ここではＥＬ素子への電流を制御するＴＦＴだ
け図示している。）が形成されている。

【０１５８】なお、本願発明は、駆動回路用ＴＦＴ４０
２２、画素部用ＴＦ４０２３に際して用いることができ
る。

【０１５９】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼
ばれる）または酸化インジウムと酸化亜鉛との化合物を
用いることができる。そして、画素電極４０２７を形成
したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。

【０１６０】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０１６１】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０１６２】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０１６３】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０１６４】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０１６５】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【０１６６】さらに、ＥＬ素子部を囲むようにして、カ
バー材６０００と基板４０１０の内側にシール材が設け
られ、さらにシール材７０００の外側には密封材（第２
のシール材）７００１が形成される。

【０１６７】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０１６８】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１６９】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１７０】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１７１】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０１７２】また、配線４０１６はシール材７０００お
よび密封材７００１と基板４０１０との隙間を通ってＦ
ＰＣ４０１７に電気的に接続される。なお、ここでは配
線４０１６について説明したが、他の配線４０１４、４
０１５も同様にしてシール材７０００および密封材７０
０１の下を通ってＦＰＣ４０１７に電気的に接続され
る。

【０１７３】［実施例１２］本実施例では、本願発明を
用いて実施例１１とは異なる形態のＥＬ表示装置を作製
した例について、図２０（Ａ）、（Ｂ）を用いて説明す
る。図１９（Ａ）、１９（Ｂ）と同じ番号のものは同じ
部分を指しているので説明は省略する。

【０１７４】図２０（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図２０（Ａ）をＡ―Ａ'で切断した断面
図を図２０（Ｂ）に示す。

【０１７５】実施例１１に従って、ＥＬ素子の表面を覆
ってパッシベーション膜６００３までを形成する。

【０１７６】さらに、ＥＬ素子を覆うようにして充填材
６００４を設ける。この充填材６００４は、カバー材６
０００を接着するための接着剤としても機能する。充填
材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０１７７】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０１７８】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０１７９】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０１８０】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０１８１】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシール材（接着剤として機能する）６０
０２によって接着される。このとき、シール材６００２
としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ
層の耐熱性が許せば熱硬化性樹脂を用いても良い。な
お、シール材６００２はできるだけ水分や酸素を透過し
ない材料であることが望ましい。また、シール材６００
２の内部に乾燥剤を添加してあっても良い。

【０１８２】また、配線４０１６はシール材６００２と
基板４０１０との隙間を通ってＦＰＣ４０１７に電気的
に接続される。なお、ここでは配線４０１６について説
明したが、他の配線４０１４、４０１５も同様にしてシ
ール材６００２の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０１８３】［実施例１３］本実施例では、ＥＬ表示装
置における画素部のさらに詳細な断面構造を図２１に、
上面構造を図２２（Ａ）に、回路図を図２２（Ｂ）に示
す。図２１、図２２（Ａ）及び図２２（Ｂ）では共通の
符号を用いるので互いに参照すれば良い。

【０１８４】図２１において、基板３００１上に設けら
れたスイッチング用ＴＦＴ３００２は本願発明のＮＴＦ
Ｔを用いて形成される（実施例１〜９参照）。本実施例
ではダブルゲート構造としているが、構造及び作製プロ
セスに大きな違いはないので説明は省略する。但し、ダ
ブルゲート構造とすることで実質的に二つのＴＦＴが直
列された構造となり、オフ電流値を低減することができ
るという利点がある。なお、本実施例ではダブルゲート
構造としているが、シングルゲート構造でも構わない
し、トリプルゲート構造やそれ以上のゲート本数を持つ
マルチゲート構造でも構わない。また、本願発明のＰＴ
ＦＴを用いて形成しても構わない。

【０１８５】また、電流制御用ＴＦＴ３００３は本願発
明のＮＴＦＴを用いて形成される。このとき、スイッチ
ング用ＴＦＴ３００２のドレイン配線３０３５は配線３
０３６によって電流制御用ＴＦＴのゲート電極３０３７
に電気的に接続されている。また、３０３８で示される
配線は、スイッチング用ＴＦＴ３００２のゲート電極３
０３９ａ、３０３９ｂを電気的に接続するゲート配線で
ある。

【０１８６】このとき、電流制御用ＴＦＴ３００３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。

【０１８７】また、本実施例では電流制御用ＴＦＴ３０
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０１８８】また、図２２（Ａ）に示すように、電流制
御用ＴＦＴ３００３のゲート電極３０３７となる配線は
３００４で示される領域で、電流制御用ＴＦＴ３００３
のドレイン配線３０４０と絶縁膜を介して重なる。この
とき、３００４で示される領域ではコンデンサが形成さ
れる。このコンデンサ３００４は電流制御用ＴＦＴ３０
０３のゲートにかかる電圧を保持するためのコンデンサ
として機能する。なお、ドレイン配線３０４０は電流供
給線（電源線）３００６に接続され、常に一定の電圧が
加えられている。

【０１８９】スイッチング用ＴＦＴ３００２及び電流制
御用ＴＦＴ３００３の上には第１パッシベーション膜３
０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜
３０４２が形成される。平坦化膜３０４２を用いてＴＦ
Ｔによる段差を平坦化することは非常に重要である。後
に形成されるＥＬ層は非常に薄いため、段差が存在する
ことによって発光不良を起こす場合がある。従って、Ｅ
Ｌ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。

【０１９０】また、３０４３は反射性の高い導電膜でな
る画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦ
Ｔ３００３のドレインに電気的に接続される。画素電極
３０４３としてはアルミニウム合金膜、銅合金膜または
銀合金膜など低抵抗な導電膜またはそれらの積層膜を用
いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。

【０１９１】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク３０４４a、３０４４bにより形成された溝
（画素に相当する）の中に発光層３０４５が形成され
る。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材
料としては、ポリパラフェニレンビニレン（ＰＰＶ）
系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオ
レン系などが挙げられる。

【０１９２】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０１９３】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０１９４】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０１９５】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０１９６】本実施例では発光層３０４５の上にＰＥＤ
ＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層３０４６を設けた積層構造のＥＬ
層としている。そして、正孔注入層３０４６の上には透
明導電膜でなる陽極３０４７が設けられる。本実施例の
場合、発光層３０４５で生成された光は上面側に向かっ
て（ＴＦＴの上方に向かって）放射されるため、陽極は
透光性でなければならない。透明導電膜としては酸化イ
ンジウムと酸化スズとの化合物や酸化インジウムと酸化
亜鉛との化合物を用いることができるが、耐熱性の低い
発光層や正孔注入層を形成した後で形成するため、可能
な限り低温で成膜できるものが好ましい。

【０１９７】陽極３０４７まで形成された時点でＥＬ素
子３００５が完成する。なお、ここでいうＥＬ素子３０
０５は、画素電極（陰極）３０４３、発光層３０４５、
正孔注入層３０４６及び陽極３０４７で形成されたコン
デンサを指す。図２２（Ａ）に示すように画素電極３０
４３は画素の面積にほぼ一致するため、画素全体がＥＬ
素子として機能する。従って、発光の利用効率が非常に
高く、明るい画像表示が可能となる。

【０１９８】ところで、本実施例では、陽極３０４７の
上にさらに第２パッシベーション膜３０４８を設けてい
る。第２パッシベーション膜３０４８としては窒化珪素
膜または窒化酸化珪素膜が好ましい。この目的は、外部
とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸
化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガス
を抑える意味との両方を併せ持つ。これによりＥＬ表示
装置の信頼性が高められる。

【０１９９】以上のように本願発明のＥＬ表示装置は図
２１のような構造の画素からなる画素部を有し、オフ電
流値の十分に低いスイッチング用ＴＦＴと、ホットキャ
リア注入に強い電流制御用ＴＦＴとを有する。従って、
高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ
表示装置が得られる。

【０２００】なお、本実施例の構成は、実施例１〜９と
自由に組み合わせて実施することが可能である。また、
実施例１０の電子機器の表示部として本実施例のＥＬ表
示装置を用いることは有効である。

【０２０１】〔実施例１４〕本実施例では、実施例１３
に示した画素部において、ＥＬ素子３００５の構造を反
転させた構造について説明する。説明には図２３を用い
る。なお、図２１の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。

【０２０２】図２３において、電流制御用ＴＦＴ３１０
３は本願発明のＰＴＦＴを用いて形成される。作製プロ
セスは実施例１〜９を参照すれば良い。

【０２０３】本実施例では、画素電極（陽極）３０５０
として透明導電膜を用いる。具体的には酸化インジウム
と酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸
化インジウムと酸化スズとの化合物でなる導電膜を用い
ても良い。

【０２０４】そして、絶縁膜でなるバンク３０５１ａ、
３０５１ｂが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層３０５２が形成される。その
上にはカリウムアセチルアセトネート（ａｃａｃＫと表
記される）でなる電子注入層３０５３、アルミニウム合
金でなる陰極３０５４が形成される。この場合、陰極３
０５４がパッシベーション膜としても機能する。こうし
てＥＬ素子３１０１が形成される。

【０２０５】本実施例の場合、発光層３０５２で発生し
た光は、矢印で示されるようにＴＦＴが形成された基板
の方に向かって放射される。

【０２０６】なお、本実施例の構成は、実施例１〜９の
構成と自由に組み合わせて実施することが可能である。
また、実施例１０の電子機器の表示部として本実施例の
ＥＬ表示装置を用いることは有効である。

【０２０７】〔実施例１５〕本実施例では、図２０
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図２４（Ａ）〜（Ｃ）に示す。なお、本実
施例において、３２０１はスイッチング用ＴＦＴ３２０
２のソース配線、３２０３はスイッチング用ＴＦＴ３２
０２のゲート配線、３２０４は電流制御用ＴＦＴ、３２
０５はコンデンサ、３２０６、３２０８は電流供給線、
３２０７はＥＬ素子とする。

【０２０８】図２４（Ａ）は、二つの画素間で電流供給
線３２０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３２０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０２０９】また、図２４（Ｂ）は、電流供給線３２０
８をゲート配線３２０３と平行に設けた場合の例であ
る。なお、図２４（Ｂ）では電流供給線３２０８とゲー
ト配線３２０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３２０８とゲート配線３２０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０２１０】また、図２４（Ｃ）は、図２４（Ｂ）の構
造と同様に電流供給線３２０８をゲート配線３２０３と
平行に設け、さらに、二つの画素を電流供給線３２０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３２０８をゲート配線３２０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０２１１】なお、本実施例の構成は、実施例１〜９の
構成と自由に組み合わせて実施することが可能である。
また、実施例１０の電子機器の表示部として本実施例の
画素構造を有するＥＬ表示装置を用いることは有効であ
る。

【０２１２】［実施例１６］実施例１３に示した図２２
（Ａ）、（Ｂ）では電流制御用ＴＦＴ３００３のゲート
にかかる電圧を保持するためにコンデンサ３００４を設
ける構造としているが、コンデンサ３０３０Ｖ０４を省
略することも可能である。実施例１３の場合、電流制御
用ＴＦＴ３００３として実施例１〜９に示すような本願
発明のＮＴＦＴを用いているため、ゲート絶縁膜を介し
てゲート電極に重なるように設けられたＬＤＤ領域を有
している。この重なり合った領域には一般的にゲート容
量と呼ばれる寄生容量が形成されるが、本実施例ではこ
の寄生容量をコンデンサ３００４の代わりとして積極的
に用いる点に特徴がある。

【０２１３】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０２１４】また、実施例１５に示した図２４（Ａ）〜
（Ｃ）の構造においても同様に、コンデンサ３２０５を
省略することは可能である。

【０２１５】なお、本実施例の構成は、実施例１〜９の
構成と自由に組み合わせて実施することが可能である。
また、実施例１０の電子機器の表示部として本実施例の
画素構造を有するＥＬ表示装置を用いることは有効であ
る。

【０２１６】

【発明の効果】本願発明を実施することで、オン電流が
高く高速駆動の可能なＮＴＦＴとオフ電流が抑制された
ＮＴＦＴを同時に作製することができた。その結果、結
晶質半導体を用いたＴＦＴで作製されたＣＭＯＳ回路を
含む半導体装置、また、具体的には液晶表示装置やＥＬ
表示装置の画素部や、その周辺に設けられる駆動回路の
信頼性を高めることができた。

【０２１７】また同時に、特性バランスに優れたＮＴＦ
ＴとＰＴＦＴとを組み合わせてＣＭＯＳ回路を形成する
ことで、信頼性が高く且つ優れた電気特性を示す半導体
回路を形成できた。

【０２１８】以上のようにＴＦＴで組む回路の信頼性を
高めることで電気光学装置、半導体回路、さらには電子
機器をも含む全ての半導体装置の信頼性を確保すること
が可能となった。

【図面の簡単な説明】

【図１】本実施形態のＴＦＴの断面図。

【図２】ＴＦＴの作製工程を示す断面図。

【図３】ＴＦＴの作製工程を示す断面図（実施例
１）。

【図４】ＴＦＴの作製工程を示す断面図（実施例
１）。

【図５】アクティブマトリクス基板の斜視図。

【図６】画素部とＣＭＯＳ回路の上面図

【図７】結晶質シリコン膜の作製工程を示す図。

【図８】結晶質シリコン膜の作製工程を示す図。

【図９】結晶質シリコン膜の作製工程を示す図。

【図１０】結晶質シリコン膜の作製工程を示す図。

【図１１】液晶表示装置の外観を示す図。

【図１２】電子機器の一例を示す図。

【図１３】ＴＦＴの作製工程を示す断面図。

【図１４】ＴＦＴの作製工程を示す断面図。

【図１５】ＴＦＴの作製工程を示す断面図。

【図１６】ＴＦＴの作製工程を示す断面図。

【図１７】第１のＴＦＴのゲート電極の構成例を示す
図。

【図１８】電子機器の一例を示す図。

【図１９】ＥＬ表示装置を示す図。

【図２０】ＥＬ表示装置を示す図。

【図２１】ＥＬ表示装置の断面を示す図。

【図２２】ＥＬ表示装置を示す図。

【図２３】ＥＬ表示装置の断面を示す図。

【図２４】ＥＬ表示装置を示す回路図。

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６２７Ｇ

Claims

【特許請求の範囲】

【請求項１】同一絶縁表面上に第１の半導体素子と第２
の半導体素子とを備えた半導体装置であって、前記第１の半導体素子は、ゲート絶縁膜と、該ゲート絶縁膜に接して形成された第１のゲート電極
と、該第１のゲート電極を覆い、前記ゲート絶縁膜に接して
形成された第２のゲート電極と、前記ゲート絶縁膜を介して前記第１のゲート電極の前記
ゲート絶縁膜に接する領域と重なっているチャネル形成
領域と、前記ゲート絶縁膜を介して前記第２のゲート電極の前記
ゲート絶縁膜に接する領域と重なっている不純物領域と
を有し、前記第２の半導体素子は、前記ゲート絶縁膜と、該ゲート絶縁膜に接して形成された第３のゲート電極
と、前記第３のゲート電極と重ならない不純物領域とを有す
ることを特徴とする半導体装置。
【請求項２】同一絶縁表面上に第１の半導体素子からな
る高耐圧回路と第２の半導体素子からなる高速駆動回路
とを備えた半導体装置であって、前記高耐圧回路は、ゲート絶縁膜と、該ゲート絶縁膜に
接して形成された第１のゲート電極と、該第１のゲート
電極を覆い、前記ゲート絶縁膜に接して形成された第２
のゲート電極と、前記ゲート絶縁膜を介して前記第１の
ゲート電極の前記ゲート絶縁膜に接する領域と重なって
いるチャネル形成領域と、前記ゲート絶縁膜を介して前
記第２のゲート電極の前記ゲート絶縁膜に接する領域と
重なっている不純物領域とを有する第１の半導体素子か
らなり、前記高速駆動回路は、前記ゲート絶縁膜と、該ゲート絶
縁膜に接して形成された第３のゲート電極と、前記第３
のゲート電極と重ならない不純物領域とを有する第２の
半導体素子からなることを特徴とする半導体装置。
【請求項３】ｎチャネル型薄膜トランジスタで形成され
た画素部と、ｎチャネル型薄膜トランジスタとｐチャネ
ル型薄膜トランジスタとで形成されたＣＭＯＳ回路とを
含む半導体装置において、前記画素部のｎチャネル型薄膜トランジスタは、ゲート
絶縁膜と、該ゲート絶縁膜に接して形成された第１のゲート電極
と、該第１のゲート電極を覆い、前記ゲート絶縁膜に接して
形成された第２のゲート電極と、前記ゲート絶縁膜を介して前記第１のゲート電極の前記
ゲート絶縁膜に接する領域と重なっているチャネル形成
領域と、前記ゲート絶縁膜を介して前記第２のゲート電極の前記
ゲート絶縁膜に接する領域と重なっている不純物領域と
を有し、前記ＣＭＯＳ回路のｎチャネル型薄膜トランジスタは、
ゲート絶縁膜と、該ゲート絶縁膜に接して形成された第３のゲート電極
と、前記第３のゲート電極と重ならない不純物領域とを有す
ることを特徴とする半導体装置。
【請求項４】請求項１乃至３のいずれか一において、前
記第２の半導体素子は、前記第２のゲート電極を有して
いないことを特徴とする半導体装置。
【請求項５】請求項１乃至４のいずれか一において、前
記不純物領域は、前記チャネル形成領域と接しているこ
とを特徴とする半導体装置。
【請求項６】請求項１乃至５のいずれか一において、前
記不純物領域に含まれる１５族の不純物元素の濃度が、
１×１０¹⁶〜１×１０¹⁹atms/cm³であることを特徴とす
る半導体装置。
【請求項７】ｎチャネル型薄膜トランジスタと、ｐチャ
ネル型薄膜トランジスタとで形成されたＣＭＯＳ回路を
含む半導体装置において、前記ｎチャネル型薄膜トランジスタは、ゲート絶縁膜
と、該ゲート絶縁膜に接して形成された第１のゲート電極
と、該第１のゲート電極を覆い、前記ゲート絶縁膜に接して
形成された第２のゲート電極と、前記ゲート絶縁膜を介して前記第１のゲート電極の前記
ゲート絶縁膜に接する領域と重なっているチャネル形成
領域と、前記ゲート絶縁膜を介して前記第２のゲート電極の前記
ゲート絶縁膜に接する領域と重なっている第１の不純物
領域とを有し、前記ｐチャネル型薄膜トランジスタは、ゲート絶縁膜
と、該ゲート絶縁膜に接して形成された第３のゲート電極
と、前記第３のゲート電極と重ならない第２の不純物領域と
を有することを特徴とする半導体装置。
【請求項８】請求項１乃至７のいずれか一において、前
記第１及び第３のゲート電極は、タンタル（Ta）、窒化
タンタル（TaN）、チタン（Ti）、クロム（Cr）、タン
グステン（W）、モリブデン（Mo）、シリコン（Si）、
アルミニウム（Al）又は銅（Cu）などの単体金属層、上
記元素を主成分とする合金層、或いはこれらの積層構造
からなることを特徴とする半導体装置。
【請求項９】請求項１乃至８のいずれか一において、前
記第２のゲート電極の材料は、前記第１及び第３のゲー
ト電極の材料と異なることを特徴とする半導体装置。
【請求項１０】請求項１乃至９のいずれか一において、
前記半導体装置とは液晶表示装置、ＥＬ表示装置である
ことを特徴とする半導体装置。
【請求項１１】請求項１乃至９のいずれか一において、
前記半導体装置とは、ビデオカメラ、デジタルカメラ、
プロジェクター、ゴーグル型ディスプレイ、カーナビゲ
ーション、パーソナルコンピュータ、または携帯情報端
末であることを特徴とする半導体装置。
【請求項１２】絶縁表面上に第１の半導体層と第２の半
導体層とを形成する第１の工程と、前記第１の半導体層と第２の半導体層とに接してゲート
絶縁膜を形成する第２の工程と、前記ゲート絶縁膜に接して第１のゲート電極を形成する
第３の工程と、前記第１のゲート電極をマスクとして、前記第１の半導
体層及び前記第２の半導体層に１５族に属する元素を添
加して第１の不純物領域を形成する第４の工程と、前記第１のゲート電極を覆って、前記ゲート絶縁膜に接
する第２のゲート電極を形成する第５の工程と、前記第２のゲート電極をマスクとして、前記第１の半導
体層及び前記第２の半導体層に１５族に属する元素を添
加して第２の不純物領域を形成する第６の工程と、前記ゲート絶縁膜を介して前記第２の半導体層上に形成
された第２のゲート電極のみを除去する第７の工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項１３】絶縁表面上に第１の半導体層と第２の半
導体層とを形成する第１の工程と、前記第１の半導体層と第２の半導体層とに接してゲート
絶縁膜を形成する第２の工程と、前記ゲート絶縁膜に接して第１のゲート電極を形成する
第３の工程と、前記第１のゲート電極をマスクとして、前記第１の半導
体層及び前記第２の半導体層に１５族に属する元素を添
加して第１の不純物領域を形成する第４の工程と、前記第１のゲート電極を覆って、前記ゲート絶縁膜に接
する第２のゲート電極を形成する第５の工程と、前記第２のゲート電極をマスクとして、前記第１の半導
体層及び前記第２の半導体層に１５族に属する元素を添
加して第２の不純物領域を形成する第６の工程と、前記第２のゲート電極の一部を除去する第７の工程と、前記ゲート絶縁膜を介して前記第２の半導体層上に形成
された第２のゲート電極のみを除去する第８の工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項１４】請求項１２または１３において、前記第
１の不純物領域はＬＤＤ領域を形成し、前記第２の不純
物領域はソース領域及びドレイン領域を形成しているこ
とを特徴とする半導体装置の作製方法。
【請求項１５】請求項１２乃至１４のいずれか一におい
て、前記第１の不純物領域に含まれる１５族の不純物元
素の濃度が、１×１０¹⁶〜１×１０¹⁹atms/cm³であるこ
とを特徴とする半導体装置の作製方法。