JP2002500829A - 薄膜トランジスタを有する電子装置 - Google Patents

薄膜トランジスタを有する電子装置

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Abstract

(57)【要約】 AMLCDのような大面積電子装置が、マトリクスにおけるスイッチングＴＦＴ（ＴP）と周辺駆動回路における回路ＴＦＴ（ＴS）とを有している。両ＴＦＴ（ＴP，ＴS）は電界解放領域（130）を有し、該領域は、ドレイン領域（113）よりも低いドーピング濃度（Ｎ−）を有すると共に、チャンネル領域（111）とドレイン領域（113）との間に存在する。この電界解放領域（130）は、その長さの少なくとも殆どにわたり、回路ＴＦＴ（ＴS）におけるゲート（121）と重なり合って、該電界解放領域（130）における直列抵抗をゲート（121）との導電率変調により低減する。しかしながら、スイッチングＴＦＴ（ＴP）におけるドレイン領域（113）は、電界解放領域(130)の長さの少なくとも殆どにより、ゲート（121）との重なりからオフセットされている。この電界解放オフセットは、スイッチングＴＦＴ（ＴP）が回路ＴＦＴ（ＴS）よりも少ない漏れ電流しか有さないことを可能にする。

Description

【発明の詳細な説明】 薄膜トランジスタを有する電子装置 技術分野 本発明は、例えばガラス又は絶縁ポリマ基板等の基板上に薄膜トランジスタ（ 以下、ＴＦＴと称す）を含むような電子装置に関する。該装置は、例えば、アク ティブマトリクス液晶ディスプレイ若しくは他のフラットパネルディスプレイ、 又は例えば薄膜データ記憶装置若しくは画像センサのようなマトリクス及び駆動 回路内にＴＦＴを備える他の型式の大面積電子装置であり得る。また、本発明は 斯様な電子装置を製造する方法にも関する。 背景技術 多年にわたり、大面積エレクトロニクス応用分野に関して、ガラス及び／又は 他の安価な絶縁基板上にＴＦＴを備えるような薄膜回路の開発に興味が置かれて いる。アモルファス又は多結晶半導体膜を用いて製造される斯かるＴＦＴは、例 えば米国特許第5130829号（出願人整理番号：ＰＨＢ３３６４６）に記載されて いるフラットパネルディスプレイにおけるように、セルマトリクスのスイッチン グ素子を形成することができる。もっと最近の開発は、ＴＦＴ（しばしば、多結 晶シリコンを使用する）からの、例えば斯様なセルマトリクス用の集積駆動回路 としての回路の製造及び集積化を含んでいる。かくして、例えば公開されたヨー ロッパ特許出願公開第EP-A-0629003号（対応米国特許出願第08/639277号：出願 人整理番号ＰＨＢ３３８４５）は、基板上に、薄膜スイッチングトランジスタの スイッチングマトリクス、及び該マトリクス外に配置されると共に該マトリクス のスイッチングＴＦＴに結合された薄膜回路トランジスタを持つ周辺駆動回路を 有するような斯かる電子装置を記載している。尚、米国特許第5130829号及びヨ ーロッパ特許出願公開第EP-A-0629003号の全内容は、本明細書に参考文献として 組み込まれるものとする。 残念ながら、上記のようなＴＦＴ、特に低温工程を使用して形成された多結晶 シリコンを用いて製造されるＴＦＴ、のトランジスタ特性には好ましくない電界 誘導効果が生じる。例えば、多結晶シリコン内でのバイアス誘導された状態の生 成、並びにホットキャリアが誘導された状態の生成及びキャリアトラッピング等 の幾つかの不安定構造が生じる。生じる他の効果は、ドレインの電界増加された 漏れ電流の増大である。トランジスタ特性（例えば、オフ状態漏れ電流、敷居電 圧及びオン状態電流）の斯かる性能低下は、斯様な回路における上記のようなＴ ＦＴの使用を重大に制限する。 ＴＦＴにおける上記のような効果を低減する一つの方法は、ドレイン領域より も低い或る導電型のドープ濃度を有する電界解放領域（field-relief region） によるものである。該ＴＦＴは、或る導電型のソース及びドレイン領域間の半導 体膜における該或る導電型の導電チャンネルを制御するために該結晶質半導体膜 に隣接する絶縁ゲートを有している。上記電界解放領域は、当該ＴＦＴの上記導 電チャンネルとドレイン領域との間に存在する。 １９８８年１月のIEEE電子装置レターズ、第９巻、第１号におけるK.Tanaka他 による記事“オフセット構造多結晶シリコン薄膜トランジスタの特性”は、ドレ イン領域がゲートから少なくとも電界解放領域の殆どにわたりオフセットされて いるような斯かるＴＦＴの一形態を述べている。結果としてのＴＦＴは、如何な る電界解放領域も備えない非オフセットＴＦＴ構造と較べて、漏れ電流が減少す る。１９９６年９月３０日の英国バーミンガムにおける第１６回国際表示研究会 議で開催されたアクティブマトリクスワークショップの会議録（情報表示協会： ＳＩＤにより出版）におけるJ.R．Ayres他による論文WS3/1“ドレイン電界のポ リ−Si ＴＦＴの振る舞いに対する影響”は、少なくとも電界解放領域の殆どが ゲートと重なるような他の形態を開示している。尚、上記記事及び論文の全内容 は、本明細書に参考文献として組み込まれるものとする。 発明の開示 本発明の目的は、上記のようなフラットパネルディスプレイ及び他の電子装置 のスイッチングマトリクス及び周辺駆動回路の両方におけるＴＦＴ動作特性を最 適化する（又は少なくとも改善する）ことにある。 本発明によれば、請求項１に記載したような電子装置が提供される。この装置 においては、前記周辺駆動回路における回路ＴＦＴの少なくとも幾つかにおいて 前記電界解放領域の少なくとも殆どがゲートと重なり合って、該電界解放領域に おける直列抵抗を該ゲートとの導電率変調により減少させる一方、前記マトリク スのスイッチングＴＦＴにおけるドレイン領域は前記電界解放領域の少なくとも 殆どによりゲートとの重なりからオフセットされて、これらスイッチングＴＦＴ が、ゲートの重なりを有する前記回路ＴＦＴよりも少ない漏れ電流を有するよう にされる。電界解放領域に対するゲート重なりＴＦＴとゲートオフセットＴＦＴ との斯かる有利な混成は、上記マトリクスのスイッチングＴＦＴが、オフ状態の 画素（又は他のマトリクスセル形式）に対して少ない漏れを呈すると共に高ドレ インバイアスにおいて安定であることを可能にする一方、前記駆動回路の回路Ｔ ＦＴが、オン状態において低い直列抵抗を有すると共に高ドレインバイアスにお いて安定であることを可能にする。低直列抵抗を有する上記ゲート重なりＴＦＴ 構造は、アナログ信号を伝送するような回路ＴＦＴ、例えば前記駆動回路のサン プルホールド機能におけるサンプリングＴＦＴ、にとり特に有利である。 更に、前記周辺駆動回路の回路ＴＦＴ及び前記マトリクスのスイッチングＴＦ Ｔは、少なくとも一方の型式叉は両方の型式のＴＦＴの領域がゲートに対して自 己整列方法によっては規定されない場合は、同一の処理工程及びマスクを用いて 製造することができる。上記周辺駆動回路の領域（ゲート重なりＴＦＴを設ける ための）と比較して、（例えば）ゲートマスクパターン及び／又はドーピングパ ターンに関する異なる素子配置幾何学構造を、上記マトリクスの領域に（ゲート オフセットＴＦＴを設けるために）使用することができる。このように、例えば 、ゲートオフセットスイッチングＴＦＴのソース及びドレイン領域は、ゲート重 なりを有する回路ＴＦＴのソース及びドレイン領域と同じドーピング濃度を有す ることができる。また、ゲートオフセットスイッチングＴＦＴの電界解放領域も (ゲートと自己整列されない場合は)、例えば、ゲート重なりを有する回路ＴＦＴ の電界解放領域と同じドーピング濃度を有することができる。周辺駆動回路内に 製造される（例えば、同一の処理工程及びマスクを用いて）ＴＦＴの幾つかは、 これらの特別な回路ＴＦＴの回路機能の点で斯かる特徴が必要でない又は望まし くない場合は、ゲート重なり無しで及び／又は電界解放領域無しで設けることも できる。 前記周辺駆動回路の及び前記スイッチングマトリクスのＴＦＴは、既知の技術 及び処理工程を用いて製造することができる。このように、例えば、斯かるＴＦ Ｔは頂部ゲート構造のもの又は底部ゲート構造のものの両方であり得る。また、 前記ソース及びドレイン領域並びに前記電界解放領域は、前記半導体膜内に存在 する或る導電型のドープされた領域とすることができ、及び／又は、これらは前 記半導体膜に隣接する１以上の追加の半導体膜のドープされた領域とすることも できる。ゲート整列工程を、寄生効果を低減するために使用することもできる。 このように、例えば、前記回路ＴＦＴの少なくとも幾つかが前記ゲートと略全体 にわたり重なり合う電界解放領域を有し、これらＴＦＴの及び／又は他の回路Ｔ ＦＴのゲートがドレイン領域の縁と略整列された縁を有するようにすることもで きる。 図面の簡単な説明 本発明の、これら及び他の特徴並びに該特徴の作用効果は、添付図面を参照し て例示として説明する本発明の実施例において詳細に示されるであろう。添付図 面において： 第１図は、基板上にスイッチングマトリクス及び周辺駆動回路を有する（フラ ットパネルディスプレイのような）大面積電子装置の回路図（部分的にブロック の形態である）であり； 第２図は、第１図の装置の駆動回路におけるサンプルホールド回路の回路図で あり； 第３図ないし第６図は、本発明による装置において使用することができる種々 のＴＦＴ構造の断面図であり、各図の左側部分はスイッチングマトリクスに関係 し、右側部分は周辺駆動回路に関係するものであり； 第７図は、スイッチングマトリクスのゲートオフセット電界解放ＴＦＴに関す る（曲線Ａ）及び周辺駆動回路のゲート重なり電界解放ＴＦＴに関する（曲線Ｂ ）ドレイン電流ＩD対ゲート電圧Ｖgの典型的な対比プロットであり； 第８図は、本発明による装置において、第１図の周辺駆動回路の一部で例えば 第４図のマトリクス及び回路ＴＦＴと一緒に使用することができる他の型式のＴ ＦＴ構造の断面図である。 尚、これら図は概念的なものであることに注意すべきである。断面図及び回路 配置の部分の相対寸法及び比率は、図面の明瞭さ及び都合のために寸法が誇張又 は減少されて示されている。また、異なる実施例における対応する又は類似の特 徴部分を参照するために、概ね同一の符号が使用されている。 発明を実施するための最良の形態 本発明によるスイッチング及び回路ＴＦＴの形成は別として、当該電子装置は 既知の型式及び構成のものとすることができる。このように、特別な例として、 第１図及び第２図に示される装置は、ヨーロッパ特許出願公開第EP-A-0629003号 のアクティブマトリクス液晶ディスプレイ（AMLCD）と類似している。これらの 図はヨーロッパ特許出願公開第EP-A-0629003号の第１図及び第２図から取り出さ れたもので、対応する及び類似する特徴部分はヨーロッパ特許出願公開第EP-A-0 629003号におけるのと同一の符号により示されている。従って、本発明の特別な 特徴部分に焦点を合わせる前に、該装置の概要を簡単に述べるものとし、この型 式の装置の詳細に関しては読者はヨーロッパ特許出願公開第EP-A-0629003号（及 び米国特許第5130829号の背景技術）における開示を参照されたい。 第１図の装置において、電気的絶縁基板100は、スイッチングＴＦＴ ＴPのス イッチングマトリクス２２を担持すると共に、周辺駆動回路１２、２１を担持し ている。これら周辺駆動回路は、マトリクス２２の外側に位置されると共に、該 マトリクスのスイッチングＴＦＴ ＴPに直接的又は間接的に結合されたスイッチ ングＴＦＴ、例えばＴS及びＴ2を有している。本説明及び図面においては、スイ ッチングＴＦＴは、ヨーロッパ特許出願公開第EP-A-0629003号におけるように２ ９ではなく、ＴPにより示されている。マトリクス２２は、行及び列に編成され たセル３３（例えば、液晶ディスプレイの画素セル）を有している。基板100は 、例えば、当該ディスプレイのガラス背面パネルとすることができる。マトリク ス２２は、該マトリクス２２の行をアドレス指定するために行駆動回路２１に接 続 された薄膜行ライン２４を有している。また、マトリクス２２は、アドレス指定 された行におけるセル３３にサンプルされた信号を供給するために、列駆動回路 １２に接続された薄膜列ライン２６も有している。これらのライン２４及び２６ 並びに駆動回路１２及び２１は、薄膜技術により、上記マトリクス２２と同一の 基板100上に集積化される。 第３図ないし第６図は、マトリクス２２のスイッチングＴＦＴ ＴP用及び駆動 回路１２の回路ＴＦＴ ＴS用の薄膜トランジスタ構造の特定の例を示している。 ＴＦＴ ＴP及びＴSは、各々、結晶質半導体膜のトランジスタ本体110に隣接して 絶縁ゲート121を有している。該半導体膜は、典型的には、多結晶シリコン製で ある。ゲート121はゲート誘電体膜120を介して本体110に結合され、或る導電型 のソース及びドレイン領域112及び113の各々の間の半導体膜の領域111における 該或る導電型の導電チャンネルを制御するようになっている。典型的には、ＴＦ Ｔ ＴP及びＴSはＮチャンネルであり、ソース及びドレイン領域112及び113はＮ 型導電性のものである。典型的には、上記ポリシリコン膜は約４０ｎｍの厚さを 有することができ、領域111には意図したドーピングは有していない。領域111は 、効果的には、導電度が真性であるか又は何らかの多結晶形態では非常に僅かに ｎ型とする。該領域の導電状態は、当該多結晶膜におけるトラッピング状態の高 い密度により決定される。これらのトラッピング状態は、結果として、フェルミ レベルがエネルギ禁止帯の真中近くに固定されようにする。ソース及びドレイン 領域112及び113は、例えば、燐又は砒素を用いて高度にドープされるので、第３ 図ないし第６図ではＮ＋により示されている。典型的には、ソース及びドレイン 領域112及び113におけるドーピングレベルは、例えば、１０16ｃｍ-2又はそれ以 上である。 ＴＦＴ ＴP及びＴSは電界解放領域130も有し、該領域はドレイン領域113より も低い前記或る導電型のドーピング濃度（Ｎ−で示す）を有すると共に、チャン ネル領域111とドレイン領域113との間にある。典型的には、電界解放領域130の ドーピングレベルは、５ｘ１０13ｃｍ-2より低く、１０12ｃｍ-2のオーダとする ことができる。本発明によれば、電界解放領域130は（少なくとも、その長さの 殆どにわたり）回路ＴＦＴ ＴSにおけるゲート121と重なり合って、該ゲ ート121との導電率変調により電界解放領域130における直列抵抗を低減する一方 、スイッチングＴＦＴ ＴPにおけるドレイン領域113は、それらの電界解放領域1 30の長さの少なくとも殆どにより、それらのゲート121との重なりからオフセッ トされている。本発明による該電界解放オフセットは、これらのスイッチングＴ ＦＴ ＴPが回路ＴＦＴ ＴSよりも少ない漏れ電流を有することを可能にする。 本説明においては、“ゲート重なりＴＦＴ”なる表現は電界解放領域130の少 なくとも殆どがゲート121と重なるＴＦＴに対して使用され、“ゲートオフセッ トＴＦＴ”なる表現はドレイン領域113が電界解放領域130によりゲート121との 重なりからオフセットされるＴＦＴに対して使用される。 ゲートオフセットＴＦＴ ＴP及びゲート重なりＴＦＴ ＴSの両方に対する電界 解放領域130の最適長さは、なかでも、チャンネル領域111の長さ、ゲート及び最 大ドレイン動作電圧、当該ＴＦＴを経る電流レベル、並びに種々の領域が自己整 列技術で形成されるか否かに依存する。典型的な特定の例においては、電界解放 領域130の長さは、今日のAMLCD用の技術により製造されると共に、それらのチャ ンネル領域111に関して５μｍないし１０μｍの範囲の長さを持つようなＴＦＴ ＴP及びＴSにおいては、約１μｍ（マイクロメータ）ないし３μｍの範囲とする ことができる。領域がゲートと自己整列される場合は、該電界解放領域の長さは 典型的には約１μｍ又はそれより小とすることができる。ゲートオフセットスイ ッチングＴＦＴ ＴPのソース及びドレイン領域112及び113は、ゲート重なり回路 ＴＦＴ ＴSのソース及びドレイン領域と同じドーピング濃度を有することができ る。また、ゲートオフセットＴＦＴ ＴPの電界解放領域も、ゲート重なり回路Ｔ ＦＴ ＴSの電界解放領域と同じ（又は少なくとも同じオーダの）ドーピング濃度 を有することができる。 列ライン２６用の駆動回路１２はシフトレジスタ１３を有し、該シフトレジス タは各列ライン２６に対する個々のサンプルホールド回路１０を順次アドレス指 定する。本発明は、回路１０をゲート重なりＴＦＴ ＴS及びＴ2を用いて構成す ることにより、各列ライン２６に対して高性能の個別のサンプルホールド回路１ ０を設けることを可能にする。列ライン２６の容量に応じて、各回路１０は別個 の記憶容量ＣSを含むようにするか(第２図に示すように)、又はライン２６自体 の容量が当該サンプルホールド回路１０の電荷記憶手段を提供するようにする。 第２図は、回路１０に関して、ヨーロッパ特許出願公開第EP-A-0629003号におけ るのと同一の回路構成を示している。かくして、回路１０は、サンプリングトラ ンジスタＴSと類似のＴＦＴ構造のものであるような補償ＴＦＴ Ｔ2を付加的に 有することができる。これらのＴＦＴ ＴS及びＴ2は、各々、ヨーロッパ特許出 願公開第EP-A-0629003号における教示に従い少数キャリア注入器119を付加的に 有していてもよい。しかしながら、回路１０は補償ＴＦＴ Ｔ2無しで構成するこ ともでき、斯様な注入器119を組み込む代わりに、同様な効果はＰチャンネルＴ ＦＴを該ＮチャンネルＴＦＴ ＴSと並列に結合することによっても達成すること ができる。第３図ないし第６図においては、注入器119（及び補償ＴＦＴ Ｔ2） は示されていない。 第７図は、オン状態及びオフ状態の両方におけるゲートオフセットＴＦＴ（曲 線Ａ）及びゲート重なりＴＦＴ（曲線Ｂ）の典型的な比較特性を示している。オ ン状態（ＮチャンネルＴＦＴに対しては正のＶg）においては、ゲート重なりＴ ＦＴは低い直列抵抗を有し、従って、所与のゲート電圧値Ｖgに対しては大きな ドレイン電流を通過させる。このように、ゲート重なりＴＦＴ構造（ゲートオフ セットＴＦＴ構造の代わりの）は、アナログビデオ入力信号までの容量ＣSの高 速充電のためには回路１０における伝送ＴＦＴ ＴS（及びＴ2）にとり有益であ る。オフ状態（ＮチャンネルＴＦＴに対しては負のＶg）では、ゲートオフセッ トＴＦＴは曲線Ａにより示されるように少ない漏れ電流しか有さない。このよう に、ゲートオフセットＴＦＴ構造の使用（ゲート重なりＴＦＴの代わりの）は、 マトリクス２２の画素スイッチングＴＦＴ ＴPにとっては有益である。曲線Ａ及 びＢに関するオン状態電流と漏れ電流の差値の大きさは、ＴP及びＴSに採用され る特定のＴＦＴ構造（第３図ないし第６図）並びにそれらの領域の寸法に依存す る。一例として、曲線ＡとＢとの間のオン状態電流の差は、例えば＋１５ボルト のＶgにおいて、２倍であり得る一方、曲線ＡとＢとの間の漏れ電流の電界誘導 される増加の差は、例えば−１０ボルトのＶgにおいて、１桁の大きさ（即ち、 １０倍又はそれ以上）であり得る。出願人は、ゲートオフセット電界解放領域13 0の直列抵抗は、マトリクス２２のスイッチングＴＦＴ ＴPにとり重大な問題で はないが、回 路１０の伝送ＴＦＴ ＴSにとっては問題であることを見いだした。ゲートオフセ ットＴＦＴ ＴP及びゲート重なりＴＦＴ ＴSの両方とも、それらの各電界解放領 域130の存在により、高ドレインバイアスにおいて良好な安定性を有する。 ゲートオフセットＴＦＴ ＴP及びゲート重なりＴＦＴ ＴSは、共に、多くの共 通の処理工程及びマスクを使用するが異なる要素配置幾何学構造で以って製造す ることができる。既知の技術及び処理工程を使用することができる。このように 、例えば第３図及び第４図は両方ともＴＦＴ ＴP及びＴＦＴ ＴSに関する頂部ゲ ート構造を図示する。この場合、ＴＦＴ ＴP及びＴSの両方のゲート121は、トラ ンジスタ本体110の半導体膜上におけるゲート誘電体膜120上に設けられる。 第３図は、ＴSのゲート121と該ＴSのソース及びドレイン領域112及び113との 間に僅かな重なりがあり、ＴPのゲート121と該ＴPのソース112及び電界解放領域 130との間に僅かな重なりがある実施例を図示している。このように、これらの ＴＦＴは自己整列構造を有していない。この場合、ソース及びドレイン領域112 及び113並びに各電界解放領域130は、絶縁ゲート構造120、121が当該半導体膜上 に設けられる前に、トランジスタ本体110の該半導体膜内に打ち込み形成（impla nt）することができる。 第４図は、各々がチャンネル領域111の両方のソース及びドレインの端部に同 様の低めにドープされた領域を有するような対称なＴＦＴ構造を持つ変形実施例 を図示している。このように、第４図の実施例においては、付加的な電界解放領 域130aが、ＴＦＴ ＴP及びＴSの各々のソース領域112とチャンネル領域111との 間に存在する。この場合、ゲート重なりＴＦＴ ＴSは、そのソースとドレインと の間で対称な特性を有し、従ってゲートオフセットＴＦＴ ＴPもそうである。Ｔ ＦＴ ＴSは、ゲート121と略全体的に重なる電界解放領域130を有し、該ゲート12 1はドレイン領域113の縁部と略整列された縁部を有している。ＴSに関する該Ｔ ＦＴ構造は、低減されたゲート／ドレイン容量を有する。ゲート／ソース容量も 、ソース領域112の縁部がゲート121の縁部と略整列されることにより低減される 。同様の自己整列構造が第４図のＴＦＴ ＴPに対しても最初は形成されるが、こ の場合、ゲート121の縁部をエッチバックすることにより(第４図に破線輪郭線12 1aにより示されるように)、電界解放領域130及び130aがゲート121の これら縁部からかなりオフセットされたソース及びドレインとの縁部を有してい る点が異なる。このエッチバックはマトリクス２２をマスクしている間に実行す ることができる。 第５図は、対称ＴＦＴ配置であるが、ＴＦＴ ＴP及びＴSに対して底部ゲート 構造であるものを示している。この場合、トランジスタ本体110を提供する半導 体膜は、基板100上のゲート121上に延在するゲート誘電体膜120上に存在する。 第５図の実施例においては、ＴＦＴ ＴP及びＴSの各々の電界解放領域130及び13 0a並びにソース及びドレイン領域112及び113は、絶縁ゲート構造120、121上に付 着された半導体膜内に打ち込み形成される。 第３図ないし第５図の実施例においては、ソース及びドレイン領域112及び113 並びに電界解放領域130は、同一の半導体膜内に存在する或る導電型のドープさ れた領域である。第６図は、ソース及びドレイン領域112及び113並びに電界解放 領域130が、チャンネル領域111を提供する半導体膜に隣接する追加の半導体膜の ドープされた領域であるような実施例を示している。例示として、この複半導体 膜実施例は第５図の底部ゲート構造の変形例として示されている。この例におい ては、電界解放領域130（及び130a）は、チャンネル領域111を提供するドープさ れていない半導体膜上に付着された軽度にドープされたＮ型半導体膜から形成さ れている。また、ソース及びドレイン領域112及び113は、上記の軽度にドープさ れた膜上に付着された高度にドープされたＮ型半導体膜から形成されている。ソ ース及びドレイン領域112及び113並びに電界解放領域130（及び130a）の横方向 の広がりは、既知のフォトリソグラフ及びエッチング技術により規定される。 第３図ないし第６図に示されたゲート重なりＴＦＴ構造は、前記駆動回路にお いてアナログ信号を伝送するＴS及びＴ2のようなトランジスタにとって特に有効 である。周辺駆動回路の他の部分１３、２０及び２３のＴＦＴの殆どは、デジタ ルスイッチングトランジスタである。これらの他のＴＦＴは、ＴSの構造に類似 したゲート重なり構造を用いるか、又は、これら他の回路ＴＦＴの幾つかに関し ては（もし、直列抵抗があまり問題とならないなら）ＴPの構造に類似したゲー トオフセット構造さえ用いて製造することができる。更に、第８図のトランジス タ構 造Ｔ13は、低電圧動作のみを必要とする回路ＴＦＴ用に使用することができる。 第８図のＴＦＴ Ｔ13は電界解放領域130を有しておらず、そのソース及びドレイ ン領域112及び113は縁部がゲート121の縁部と整列されているので、高速スイッ チング特性をもたらす。第８図は、第４図のＴＦＴ構造と同等のＮチャンネルＴ ＦＴ構造を示している。回路ブロック１３、２０及び２３は全体にＮチャンネル ＴＦＴを用いて形成することができ、又は、これらは相補的なＰチャンネル及び ＮチャンネルＴＦＴを用いて形成することもできる。 第４図のスイッチングＴＦＴ ＴPにおいては、領域130a及び130は、回路ＴＦ Ｔ ＴSの領域130a及び130と同一のドーピング工程で形成される。しかしながら 、該スイッチングＴＦＴ ＴPの領域130（及び任意選択的な領域130a）は、回路 ＴＦＴ ＴSの領域130（及び任意選択的な領域130a）よりも後のドーピング工程 で形成することもできる。このように、例えば、ＴＦＴ ＴSの領域130が最初に 打ち込み形成され、次いで両ＴＦＴ ＴS及びＴPのソース及びドレイン領域を、 ゲート電極121をマスクとして用いて該ゲート電極121と自己整列されるように打 ち込み形成することができる。次に、ＴＦＴ ＴPのゲート電極121をエッチバッ クすることができ(例えば、第４図に示すように)、次いで、これらのＴＦＴ ＴP の領域130及び130aを、それらのゲート電極121をマスクとして用いて該ゲート電 極121と自己整列されるように打ち込み形成することができる。 第１図はフラットパネルディスプレイを図示している。本発明は、例えば薄膜 データ記憶素子（例えば、薄膜コンデンサ又はメモリ型ＴＦＴ）のアレイをアド レス指定するためのＴＦＴ ＴPのマトリクスを有するデータ記憶装置のように、 かなり異なる機能のために設計された他のマトリクス装置と共に利用することも できる。本発明による該異なる型式の装置においては、例えば第３図ないし第６ 図におけるような構造を用いて、マトリクスＴＦＴ ＴPがゲートオフセット電界 解放構造を有する一方、回路ＴＦＴ ＴSの少なくとも幾つかはゲート重なり電界 解放構造を有する。このようなゲートオフセット及びゲート重なりＴＦＴ構造は 、本発明によれば、例えば各々が行ライン２４を介してゲートオフセットＴＦＴ ＴPによりアドレス指定される薄膜画像感知素子（例えば、フォトダイオード） を有するようなセル３３のマトリクス２２を持つ画像センサのような、他の形態 のマ トリクス装置にも使用することができる。該ＴＦＴ ＴP（各画像画素３３を切り 換える）は、第３図ないし第６図の左側部分に図示するようなトランジスタ構造 を有することができる。フォトダイオード信号は、信号の積分器として作用する サンプルホールド回路１０'を介して、当該画像センサの周辺感知回路１３'に出 力することができる。画像センサ用の斯かる回路１０'は、例えば第３図ないし 第６図の右側部分に図示するようなゲート重なりＴＦＴ ＴSを用いて構成するこ とができる。 本開示を読むことにより、当業者にとっては他の種々の変形例及び変更例が自 明となるであろう。斯様な変形例及び変更例は、ＴＦＴ及び他の半導体装置を有 する電子装置並びにそれらの構成部晶の設計、製造及び使用において既知であり 、及びここで既述した特徴に代えて又は加えて使用することができるような等価 の及び他の特徴を含むことができる。 本出願においては、請求項は特別な特徴の組合せに対して記載されているが、 本発明の開示の範囲は、何れかの請求項に現在記載されているものと同一の発明 に関するものか否からに拘わらず、及び本発明が解決するのと同様の何れかの又 は全ての技術課題を解決するか否かに拘わらず、ここで明示的に又は暗示的に開 示された如何なる新規な特徴若しくは如何なる特徴の新規な組合せ又はそれらの 一般化をも含むものと理解されたい。また、従属請求項の従属性は、幾つかの国 での要件を満たすため及び多重従属請求項の費用を低減するために限定されてい るが、何れかの１つの請求項に含まれる技術的特徴は他の請求項の何れかの１つ の技術的特徴との組合せで使用することができると理解されたい。特に、もっと も排他的ではないが、以下の組合せは潜在的に重要である。即ち、請求項４の特 徴は請求項１ないし３の何れか１つの特徴と組み合わせて使用することができ、 請求項７、８及び９の特徴は請求項１に従属する請求項の何れか１つとの組合せ で使用することができる。 出願人は、何れかの斯様な特徴及び／又は斯様な特徴の組合せを、本出願又は 該出願から派生した何れかの他の出願の審査過程において新たな請求項に記載す るかもしれないことを付言する。

Claims (1)

  1. 【特許請求の範囲】 １．基板上に、薄膜スイッチングトランジスタのスイッチングマトリクスと、該 マトリクスの前記スイッチングトランジスタに結合された薄膜回路トランジス タを有する周辺駆動回路とを有する電子装置において、前記薄膜スイッチング トランジスタ及び回路トランジスタの両方が結晶質半導体膜に隣接して該半導 体膜における或る導電型のソース及びドレイン領域の間の該或る導電型の導電 チャンネルを制御するための絶縁ゲートを有し、前記ドレイン領域よりも低い 前記或る導電型のドーピング濃度を有する電界解放領域が前記導電チャンネル と前記ドレイン領域との間に存在し、前記回路トランジスタの少なくとも幾つ かにおいては前記電界解放領域の少なくとも殆どが前記ゲートと重なり合って 、該電界解放領域における直列抵抗を前記ゲートとの導電率変調により減少さ せ、前記マトリクスの前記スイッチングトランジスタにおける前記ドレイン領 域は前記電界解放領域の少なくとも殆どにより前記ゲートとの重なりからオフ セットされて、前記スイッチングトランジスタがゲートの重なりを有する前記 回路トランジスタよりも少ない漏れ電流を有するようにしたことを特徴とする 電子装置。 ２．請求項１に記載の装置において、前記薄膜スイッチングトランジスタ及び回 路トランジスタが、共に、ゲートを前記半導体膜上のゲート誘電体膜上に有す るような頂部ゲート構造のものであることを特徴とする装置。 ３．請求項１に記載の装置において、前記薄膜スイッチングトランジスタ及び回 路トランジスタが、共に、半導体膜を前記基板上の前記ゲート上に存在するゲ ート誘電体膜上に有するような底部ゲート構造のものであることを特徴とする 装置。 ４．請求項１に記載の装置において、前記スイッチングトランジスタの前記ソー ス及びドレイン領域が、ゲート重なりを有する前記回路トランジスタの前記ソ ース及びドレイン領域と同じドーピング濃度を有することを特徴とする装置。 ５．請求項４に記載の装置において、前記ソース及びドレイン領域並びに前記電 界解放領域が、前記半導体膜内に存在する前記或る導電型のドープされた領域 であることを特徴とする装置。 ６．請求項４に記載の装置において、前記ソース及びドレイン領域並びに前記電 界解放領域が、前記半導体膜に隣接する１以上の追加の半導体膜のドープされ た領域であることを特徴とする装置。 ７．請求項４に記載の装置において、前記スイッチングトランジスタの前記電界 解放領域が、ゲート重なりを有する前記回路トランジスタの前記電界解放領域 と同じドーピング濃度を有することを特徴とする装置。 ８．請求項１に記載の装置において、前記回路トランジスタの少なくとも幾つか が前記ゲートと略全体にわたり重なり合う電界解放領域を有し、該ゲートが前 記ドレイン領域の縁と略整列された縁を有していることを特徴とする装置。 ９．請求項１に記載の装置において、ゲート重なりを有する前記回路トランジス タの少なくとも幾つかが、前記駆動回路においてアナログ信号を伝送する伝送 トランジスタであることを特徴とする装置。 １０．請求項９に記載の装置において、ゲート重なりを有する前記伝送トランジ スタの少なくとも幾つかが、サンプルホールド回路におけるサンプリングトラ ンジスタであると共に前記アナログ信号を記憶するために当該トランジスタの ドレイン領域に結合された電荷記憶手段を有していることを特徴とする装置。
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