JP3961310B2 - 半導体装置の作製方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、非晶質半導体膜に結晶化を促進する作用を有する金属元素を添加して加熱処理を施すことにより、結晶質半導体膜を形成し、該結晶質半導体膜を用いて薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）を作製する方法に関する。
【０００２】
【従来技術】
同一基板上に画素部と駆動回路が設けられた液晶表示装置がパーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Cathode-ray Tube）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするためのフロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行うために画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、高精細な表示のための膨大な情報量を有する画像を動画表示したりすることは不可能である。そこで、駆動回路に用いられるＴＦＴには、高速動作が求められている。高速動作を可能にするためには、高い電界効果移動度を得られる良質な結晶性を有する結晶質半導体膜を用いてＴＦＴを実現することが求められている。
【０００４】
ガラス基板上に良好な結晶質半導体膜を得る方法として、本出願人らは、非晶質半導体膜に結晶化を促進する作用を有する金属元素を添加した後加熱処理を施すことにより、結晶の配向性が揃った良好な半導体膜が得られる技術を開発している。
【０００５】
しかし、触媒元素を用いて得られた結晶質シリコン膜をそのまま半導体層として用いて作製されたＴＦＴには、オフ電流が突発的に増加してしまうという問題がある。触媒元素が半導体膜中で不規則に偏析すること、特に結晶粒界においてこの偏析が顕著に確認され、この触媒元素の偏析が、電流の逃げ道（リークパス）となり、これが原因でオフ電流の突発的な増加を引き起こしているのではないかと考えられる。そこで、結晶質シリコン膜の作製工程の後、触媒元素を半導体膜中から移動させて、半導体膜中の触媒元素濃度を低減させる必要がある。
【０００６】
【発明が解決しようとする課題】
半導体膜中の残留触媒元素濃度を低減させるために、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層のソース領域またはドレイン領域となる領域、または触媒元素を移動させるための領域（以下、ゲッタリング領域と言う）に触媒元素を移動させる作用を有する周期表第１５族に属する元素（代表的には、リン、ヒ素等：ｎ型を付与する不純物元素でもある）と周期表１３族に属する不純物元素（代表的には、ボロン、アルミニウム等：ｐ型を付与する不純物元素でもある）を高濃度に添加して、加熱処理を施すことにより触媒元素を移動させて、特にチャネル形成領域に含まれる触媒元素濃度を低減させる方法が考えられた。
【０００７】
しかし、ソース領域またはドレイン領域をゲッタリング領域とする方法において、後にｎチャネル型ＴＦＴとなる領域においては、ｎ型を付与する周期表第１５族に属する元素（代表的には、リン、ヒ素等）をｐ型を付与する周期表１３族に属する不純物元素（代表的には、ボロン、アルミニウム等）より高い濃度で添加しなければならない。一方、ｐチャネル型ＴＦＴにおいては、逆にｐ型を付与する周期表第１３族に属する元素（代表的には、ボロン、アルミニウム等）をｎ型を付与する周期表１５族に属する不純物元素（代表的には、リン、ヒ素等）より高い濃度で添加しなければならなかった。言い換えれば、導電型の異なる半導体層におけるゲッタリング領域で添加される不純物の濃度が異なるため、半導体膜中にまんべんなく含まれている触媒元素がゲッタリング領域に移動する効率がｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで差が出てしまうという問題があった。
【０００８】
なお、本出願人らは、触媒元素がゲッタリング領域に移動する効率を次のような方法で観察している。
【０００９】
例えばゲッタリング領域に添加された元素の影響により触媒元素（ニッケル）がゲッタリング領域に移動するとき、触媒元素（Ｎｉ）は、チャネル形成領域からゲッタリング領域に移動する過程で、Ｓｉと結合してＮｉＳｉx（ニッケルシリサイド）化すると考えられている。このニッケルシリサイドは、酸化シリコン膜をフッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）にて除去し、体積比がＨＦ（濃度５０％）：Ｈ2Ｏ2（濃度３３％）：Ｈ2Ｏ＝４５：７２：４５００で混合された薬液（以下、ＦＰＭ液という）に４０分間試料基板を浸しておくことによりＮｉＳｉxを選択的に除去することができる。
【００１０】
ＮｉＳｉxが除去された後が孔となり、ＮｉＳｉxが除去された後の孔を光学顕微鏡の透過モードで黒点として観察して、その黒点の数が多ければ、触媒元素（ニッケル）をゲッタリング領域にたくさん移動させることができた、すなわち、ゲッタリング効率がよいという評価をしている。
【００１１】
工程数を増やさずにｎチャネル型ＴＦＴのソース領域またはドレイン領域にｐ型を付与する不純物元素を十分に添加することは難しいため、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に添加される不純物元素の濃度の差が、触媒元素をゲッタリング領域に移動させる効率に差につながり、素子特性にバラツキが生じてしまうという問題の原因となってしまっている。
【００１２】
また、その他の問題として、ｐチャネル型ＴＦＴにおいては、触媒元素に対するゲッタリング処理のために高濃度にｎ型を付与する不純物元素が添加された領域をｐ型に反転させる（カウンタードープという）必要があった。ｐチャネル型ＴＦＴの半導体層において、ｎ型をｐ型に反転させるためには、ｎ型不純物元素の１．５〜３倍のｐ型不純物元素を添加しなければならず、このカウンタードープによりｐチャネル型ＴＦＴのソース領域またはドレイン領域は結晶性が破壊され、抵抗率が上がってしまい、オン電流値が下がってしまう等、ＴＦＴの素子として不都合が生じる可能性があるという問題があった。
【００１３】
そこで、本発明は上記の問題を鑑み、これらの問題を解決して、良質な結晶質半導体膜を作製し、この結晶質半導体膜を用いて良好な特性を有するＴＦＴ（半導体装置）を実現することを課題とする。また、このような半導体装置を作製工程を増やさずに実現する方法を提供することを課題とする。
【００１４】
【課題を解決するための手段】
本発明は、半導体層に、１×１０19〜１×１０21/cm3の濃度の周期表１５族に属する不純物元素および１．５×１０19〜３×１０21/cm3の濃度の周期表１３族に属する不純物元素を含む領域を有し、この領域は、半導体膜中（特に、チャネル形成領域）に残留している触媒元素を移動させるための領域であることを特徴としている。
【００１５】
また、半導体層中の１×１０19〜１×１０21/cm3の濃度の周期表１５族に属する不純物元素および１．５×１０19〜３×１０21/cm3の濃度の周期表１３族に属する不純物元素を含む領域は、半導体膜中に残留している触媒元素を加熱処理して移動させるためのゲッタリング領域であって、チャネル形成領域とは隣接しないように形成されていることを特徴としている。これにより、チャネル領域とソース・ドレイン領域との接合部をゲッタリング可能であり、その位置での触媒元素の偏析残留によるＴＦＴオフ動作時のリーク電流の増大を抑えることができる。
【００１６】
さらに、本発明では、ゲッタリング領域が半導体層の外縁部に形成されており、各ＴＦＴを電気的に接続する配線との接続が、ゲッタリング領域の一部を含んだ領域および前記ゲッタリング領域以外の領域で行われていることを特徴とする。このように、少なくとも、ゲッタリング領域以外の領域（ソース・ドレイン領域）を一部介して配線との接続が行われていれば、ゲッタリング領域を介さずＴＦＴキャリア（電子あるいは正孔）のパスを確保することができ、ＴＦＴで十分なオン電流を達成することができる。
【００１７】
また、本発明では、ＴＦＴの半導体層が複数連結された構成に対しても、その連結された領域においてゲッタリング領域を設け、ＴＦＴのキャリア（電子または正孔）が移動する領域以外に配置することで、単独構成のＴＦＴと同等のゲッタリング効果を得ることができる。
【００１８】
ＴＦＴチャネル領域の触媒元素に対するゲッタリング効果は、ゲッタリング領域のゲッタリング効率が最も支配的であり、本発明を適用することで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが同濃度のゲッタリング元素を含有することになる。よって、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとでゲッタリング領域が同等のゲッタリング能力をもつことになり、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴにおいてゲッタリング効率をそろえることができる。したがって、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ共に残留する触媒元素濃度がほぼ同等となり、触媒元素の残留濃度に起因する素子特性のバラツキを低減することができる。さらに、チャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において偏析しないように十分にゲッタリング領域に移動させることができる。
【００１９】
さらに、本発明では、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて、対を成すそれぞれのｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおける、半導体層の幅Ｗに対するゲッタリング領域の面積Ｓの比Ｓ／Ｗが、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで概略等しいことを特徴とする。加えて、それぞれのソース領域あるいはドレイン領域とチャネル部との接合部からゲッタリング領域までの距離が、前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで概略同一であることを特徴としている。
【００２０】
ＴＦＴチャネル領域の触媒元素に対するゲッタリング効果は、ゲッタリング領域のゲッタリング効率が最も支配的であるが、その他の要因として、非ゲッタリング領域のＴＦＴチャネル領域に対するゲッタリング領域の面積Ｓと、ＴＦＴチャネル領域からゲッタリング領域までの距離とが重要なパラメータである。ゲッタリング領域の面積Ｓが大きくなるほどゲッタリング能力は増し、チャネル領域の幅Ｗに対しての比Ｓ／Ｗで、チャネル領域のゲッタリング効率は決定される。また、チャネル領域（ソース・ドレイン領域とチャネル部との接合部）からゲッタリング領域までの距離Lが、触媒元素をゲッタリング移動させるのに必要なゲッタリング距離となるため、チャネル部のゲッタリング効率に大きく影響する。それぞれのパラメータとしては、ゲッタリング領域の面積Ｓとチャネル領域の幅Ｗに対しての比Ｓ／Ｗは小さいほどゲッタリング効果が高まり、チャネル領域（ソース・ドレイン領域とチャネル部との接合部）からゲッタリング領域までの距離Lは短いほどゲッタリング効果が高まるのであるが、本発明では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで、これらのパラメータを概略同一となるようにし、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴにおいてゲッタリング効率をよりそろえることが目的である。これにより、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ共に残留する触媒元素濃度がほぼ同等となることで、触媒元素の残留濃度に起因する素子特性のバラツキを低減することができる。
【００２１】
また、本発明は、絶縁体上に非晶質半導体膜を形成する第１の工程と、前記非晶質半導体膜に触媒元素を添加する第２の工程と、前記非晶質半導体膜に第１の加熱処理を行うことにより、結晶質半導体膜を形成する第３の工程と、前記結晶質半導体膜をエッチングして、半導体層を形成する第４の工程と、前記半導体層上にゲート絶縁膜を形成する第５の工程と、後のｎチャネル型ＴＦＴ及び後のｐチャネル型ＴＦＴとなる領域のゲート絶縁膜上にゲート電極を形成する第６の工程と、後のｎチャネル型ＴＦＴの半導体層のソース領域、ドレイン領域、ゲッタリング領域および後のｐチャネル型ＴＦＴの半導体層のゲッタリング領域にｎ型を付与する不純物元素を添加する第７の工程と、後のｎチャネル型ＴＦＴの半導体層のゲッタリング領域、後のｐチャネル型ＴＦＴの半導体層のソース領域、ドレイン領域およびゲッタリング領域にｐ型を付与する不純物元素を添加する第８の工程と、 前記第８の工程の後、第２の加熱処理を行うことにより、半導体層中の触媒元素を前記ｎ型を付与する不純物元素および前記ｐ型を付与する不純物元素が添加されたゲッタリング領域に移動させる第１０の工程と、を含むことを特徴としている。
【００２２】
また、上記発明において、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に形成されるゲッタリング領域に添加される不純物元素は、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素であって、それぞれの不純物元素の濃度は、１×１０19〜１×１０21/cm3、１．５×１０19〜３×１０21/cm3であることを特徴としている。
【００２３】
作製工程を複雑化させないために、ｐチャネル型ＴＦＴの半導体層にｎ型不純物元素が添加されないようにするためのマスクとして、作製工程中のゲート電極を用いることを特徴としている。
【００２４】
本発明を適応することにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に形成されるゲッタリング領域を、それぞれのｎ型を付与する不純物元素およびｐ型を付与する不純物元素の添加工程をもって形成しているため、ゲッタリングに伴う追加工程が全くなく、ＴＦＴの作製工程を簡略化でき、製造コストを低減できる。さらに、半導体膜の結晶化工程において用いた触媒元素に対するゲッタリング工程について、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて、ゲッタリング効率をそろえることができ、またさらに、チャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において偏析しないように十分にゲッタリング領域に移動させることができる。
【００２５】
これにより、触媒元素の偏析によるリーク電流の発生を抑制することができ、特に画素部のスイッチング素子として用いる場合に良好な特性を有するＴＦＴを実現することができる。
【００２６】
また、触媒元素を用いて結晶化を行った半導体膜は良好な結晶性を示すため、本発明を用いて作製されたＴＦＴは、高い電界効果移動度を必要とする駆動回路の素子として用いる場合にも良好な特性を得ることができる。
【００２７】
【発明の実施の形態】
本発明の実施の形態を図１、２を用いて説明する。ここでは、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを同一基板上に作製する方法について説明する。
【００２８】
ガラス基板１０上に膜厚１００ｎｍの窒化シリコン膜からなる下地絶縁膜１１を形成し、続けて膜厚２０〜１００ｎｍの非晶質シリコン膜１２を形成する。
【００２９】
続いて、非晶質シリコン膜１２に触媒元素を添加し、加熱処理を行う。非晶質シリコン膜に対して、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１３を形成する。ここで使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素である（図７（Ａ））。なお、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質シリコン膜１２上に形成する手段をとっても良い。
【００３０】
次いで、結晶化の工程に先立って４００〜５００℃で１時間程度の加熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜１２時間（好ましくは４〜６時間）の加熱処理を行う。本実施例では、５５０℃で４時間の加熱処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）１４を形成する。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Rapid Thermal Annealing）装置で結晶化を行ってもよい。
【００３１】
続いて、加熱処理により得られた結晶質シリコン膜１４にレーザ光を照射して、結晶性を向上させた結晶質シリコン膜１５を形成する。このレーザ光照射により結晶質シリコン膜１５の結晶性は大幅に改善されている。レーザ光は、パルス発振型のＫｒＦエキシマレーザ（波長２４８ｎｍ）を適応すればよい。
【００３２】
続いて、結晶質シリコン膜を所定の形状にエッチングして、半導体層１６、１７を形成した後、これらの半導体層１６、１７を覆うゲート絶縁膜１８を形成する。なお、本明細書において、半導体膜が、エッチングにより分離された状態になったものを半導体層と称している。続いて、ゲート絶縁膜１８上に導電膜１９をスパッタ法またはＣＶＤ法などを用いて形成する。導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。
【００３３】
次いで、導電膜１９上にレジストからなるマスク２０、２１を形成する。なお、このマスク２０、２１は、ゲート電極を形成するためのマスクである。本発明は、ｐチャネル型ＴＦＴのゲート電極を半導体層に一導電型を付与する不純物元素を添加する際にｐチャネル型ＴＦＴの半導体層にｎ型を付与する不純物元素（以下、ｎ型不純物元素という）が添加される領域を狭くするためのマスクとして用いるというものであるため、ｐチャネル型ＴＦＴのマスク２１の幅はｎチャネル型ＴＦＴのマスク２０の幅より大きめに設計されている。続いて、導電膜１９をエッチングして第１の形状のゲート電極２２、第２の形状のゲート電極２３を形成する。
【００３４】
続いて、ｎ型不純物元素を添加（第１のドーピング工程）して、ｎ型不純物元素を１×１０17〜１×１０19/cm3の濃度で含むｎ型不純物領域２４、２５を形成する。なお、第１の形状のゲート電極２２、第２の形状のゲート電極２３と重なる領域の半導体層には、不純物元素は添加されず、チャネルが形成される領域（以下、チャネル形成領域という）として機能する。
【００３５】
その後、ｎチャネル型ＴＦＴの半導体層の一部を覆うレジストからなるマスク２６を形成し、ｎ型不純物元素を添加（第２のドーピング工程）する。この第２のドーピング工程により高濃度（１×１０19〜１×１０21/cm3）にｎ型不純物元素を含むｎ型不純物領域２７、２８が形成される。なお、ｎチャネル型ＴＦＴの半導体層のマスク２６で覆われた領域は、低濃度（１×１０17〜１×１０19/cm3）に不純物元素が添加された状態を保ち、低濃度不純物（Lightly Doped Drain:ＬＤＤ）領域として機能する。
【００３６】
続いて、マスク２６を除去した後、ｐチャネル型ＴＦＴの第２の形状のゲート電極を所定の形状にエッチングするためのレジストからなるマスク２９、およびｎチャネル型ＴＦＴの半導体層にゲッタリング領域を形成するためのレジストからなるマスク３０を形成する。その後、エッチングによりｐチャネル型ＴＦＴにおいて所定の形状となる第３の形状のゲート電極３１を形成する。
【００３７】
次いで、ｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加して、ｎチャネル型ＴＦＴの半導体層においてはゲッタリング領域３２、ｐチャネル型ＴＦＴの半導体層においてはソース領域またはドレイン領域３３およびゲッタリング領域３４を形成する。
【００３８】
ゲッタリング領域３２、３４を形成したら、半導体層に残留する触媒元素をゲッタリング領域３２、３４に移動するための加熱処理を行う。
この加熱処理により、半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素をゲッタリング領域に移動することができ、触媒元素の偏析によるリーク電流の発生を抑制することができる。
【００３９】
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層において、ゲッタリング領域に含まれるｎ型不純物元素およびｐ型不純物元素の濃度が等しいため、ゲッタリングの効率を等しくすることができ、また、ｐチャネル型ＴＦＴの半導体層において、ソース領域またはドレイン領域となる領域はカウンタードープされていないため、ｐチャネル型ＴＦＴのソース領域またはドレイン領域において抵抗が上がってしまうという問題を解決することができる。なお、このゲッタリング処理工程により、ゲッタリング領域には、触媒元素が移動してくるため、触媒元素が、１×１０19/cm3以上の濃度となる。
【００４０】
なお、本実施形態において、半導体層にｎ型不純物元素から添加したが、工程順は本実施形態に限定されることはなく、実施者が適宜決定すればよい。
【００４１】
【実施例】
（実施例１）
本発明の実施例を図３〜５、１１を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。
【００４２】
図３（Ａ）において、基板１００には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１００のＴＦＴを形成する表面には、基板１００からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００４３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜がある。また、下地膜１０１と非晶質シリコン膜とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図３（Ａ））。
【００４４】
そして、特開平７―１３０６５２号公報に記載された技術にしたがって、結晶構造を含む半導体膜（本実施例では、結晶性シリコン膜）を形成すればよい。同公報に記載された技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する触媒元素（Ni、Co、Su、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元素、代表的にはNi）を用いる結晶化手段である。
【００４５】
具体的には、非晶質シリコン膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶性シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された方法を用いるが、実施例２に記載された方法を用いてもよい。なお、結晶性シリコン膜にはいわゆる単結晶シリコン膜もポリシリコン膜も含まれるが、本実施例で形成される結晶性シリコン膜は結晶粒界を有するシリコン膜である。
【００４６】
また、触媒元素をアモルファスシリコン膜に添加する方法としては、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法、もしくは触媒元素を含有する溶液を塗布する方法が採用できる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
【００４７】
また、上述した結晶化法とレーザ結晶化法とを組み合わせることにより、結晶質半導体膜の結晶性をさらに高めることができる。この時使用するレーザとしては、パルス発振型または連続発光型のＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＹＡＧレーザまたはＹＶＯ4レーザを用いることができる。これらのレーザを用いる場合には、レーザ発振器から放出されたレーザ光を光学系で線状に集光し、半導体膜に照射する方法を用いるとよい。結晶化の条件は、実施者が適宜選択すればよい。
【００４８】
非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。
【００４９】
そして、結晶質シリコン膜を所定の形状に分割して、島状半導体層１０２〜１０５を形成する。
【００５０】
ここで、ｎチャネル型ＴＦＴを形成する島状半導体層１０２〜１０５の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層１０２〜１０５はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。
【００５１】
次いで、ゲート絶縁膜１０６をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜１０６には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００５２】
次に、ゲート電極を形成するために導電膜（Ａ）１０７および導電膜（Ｂ）１０８を成膜する。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１０７と金属膜から成る導電層（Ｂ）１０８とを積層させた。導電層（Ｂ）１０８はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１０７は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）１０７は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００５３】
導電層（Ａ）１０７は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１０８は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１０７に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１０８には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる（図３（Ａ））。
【００５４】
次いで、レジストからなるマスク１０９〜１１２を形成し、それぞれのＴＦＴのゲート電極および容量配線を形成するための第１のエッチング処理を行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma:誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパ状とする。
【００５５】
この後、マスク１０９〜１１２を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側にも２０WのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した第２のエッチング条件ではＷ膜およびＴａＮ膜とも同程度にエッチングされる。ここまでの工程で、端部がテーパ状の導電膜（Ａ）および導電膜（Ｂ）からなるゲート電極１１３、１１４、１１５および容量配線１１６が形成される。なお、ｐチャネル型ＴＦＴの１１４は、ｎ型不純物元素の添加工程において、ｐチャネル型ＴＦＴの半導体層のｎ型不純物元素が添加される領域が広くならないようにマスクとして用いられるため、ｎチャネル型ＴＦＴのゲート電極１１３、画素ＴＦＴのゲート電極１１５よりも大きい幅に形成されるようにマスク１１０も他のマスクより大きい幅で形成することが重要である。
【００５６】
そして、マスク１０９〜１１２を除去せずに、ｎ型不純物元素を添加する処理を行い、不純物領域１１８を形成する（図３（Ｂ））。ｎ型不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。
【００５７】
さらに、マスク１０９〜１１２を除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。第２のエッチング条件によると、Ｗ膜が選択的にエッチングされる。
【００５８】
この第２のエッチング処理により、導電膜（Ａ）１１３ａ〜１１６ａおよび導電膜（Ｂ）１１３ｂ〜１１６ｂがエッチングされ、ゲート電極１１９、１２０、１２１、容量配線１２２が形成される。この工程において、後にｎチャネル型ＴＦＴとなる領域のゲート電極１１９、１２１および容量配線１２２は、ｐチャネル型ＴＦＴのゲート電極１２０より幅が狭く形成されている。これは、ｐチャネル型ＴＦＴのゲート電極１２０は、ｐチャネル型ＴＦＴの半導体層において、ｎ型不純物元素が高濃度に含まれる領域を狭くするためのマスクとして用いるため、所定の形状（他のゲート電極１１９、１２１）より大きい幅で形成している。なお、ここまでの工程でｎチャネル型ＴＦＴのゲート電極１１９、１２１、容量配線１２２を第１の形状のゲート電極、第１の形状の容量配線ともいう。また、ｐチャネル型ＴＦＴのゲート電極１２０を第２の形状のゲート電極ともいう。
【００５９】
次いで、半導体層にｎ型不純物元素を添加する処理を行う。第２のエッチング処理により形成されたゲート電極１１９、１２０、１２１をマスクとして用い、導電膜（Ａ）のテーパ状部分の下方の半導体層にもｎ型不純物元素が添加されるようにドーピングして、ｎ型不純物領域（Ａ）１２３ａ〜１２６ａおよびｎ型不純物領域（Ｂ）１２３ｂ〜１２６ｂが形成される。このとき形成される不純物領域１２３ａ〜１２６ａの不純物（リン（Ｐ））濃度は、１×１０20〜１×１０21／cm3となるようにすればよい。（本明細書中では、ｎ型不純物領域１２３ａ〜１２６ａに含まれるｎ型不純物元素の濃度を（ｎ+）と表す。）さらに、ｎ型不純物領域（Ｂ）１２３ｂ〜１２６ｂの不純物濃度は、５×１０17〜５×１０19/cm3となるようにすればよい。本明細書中において、ｎ型不純物領域１２３ｂ〜１２６ｂに含まれるｎ型不純物元素の濃度を（ｎ-）と表す。なお、導電層（Ａ）１１９ａのテーパ状部分と重なるｎ型不純物領域１２３ｃは、若干、不純物濃度が低くなるものの、ｎ型不純物領域１２３ｂとほぼ同程度の濃度の不純物領域が形成される（図４（Ａ））。
【００６０】
次いで、レジストからなるマスク１０９〜１１２を除去した後、新たにｎチャネル型ＴＦＴの半導体層を部分的に覆うレジストからなるマスク１２７を形成して、第３のエッチング処理を行う。エッチング用ガスには、ＳＦ6とＣｌ2とを用い、それぞれのガス流量比は５０／１０（SCCM）とし、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成し約３０秒のエッチングを行う。基板側（試料ステージ）には、１０ＷのＲＦ（１３．５６MHz）電力を投入して、実質的に負の自己バイアス電圧を印加する。以上の工程により、導電膜（Ａ）１２０ａ、１２１ａがエッチングされてｐチャネル型ＴＦＴのゲート電極１２８および画素ＴＦＴのゲート電極１２９が形成される。
【００６１】
次いで、ｐチャネル型ＴＦＴのゲート電極１２８を所定の形状にするためエッチングするためのレジストからなるマスク１３０、画素ＴＦＴの半導体層を部分的に露出したレジストからなるマスク１３１および容量配線を覆うレジストからなるマスク１３２を形成する。次いで、ｐチャネル型ＴＦＴのゲート電極１２８にエッチング処理を行いｐチャネル型ＴＦＴのゲート電極１３３を得る（図４（Ｃ））。ここまでの工程で形成されたｐチャネル型ＴＦＴのゲート電極１３３を第３の形状のゲート電極ともいう。また、画素部におけるＴＦＴ（画素ＴＦＴ）のゲート電極１２９を第４の形状のゲート電極ともいう。
【００６２】
次いで、半導体層にｐ型不純物元素（本実施例ではボロン（Ｂ））を添加して、ｐ型不純物領域１３４〜１３９を形成する。ｐ型不純物領域１３４、１３５、１３７、１３８のｐ型不純物元素の不純物濃度が、１×１０20〜１×１０21/cm3、１３６、１３９のｐ型不純物元素の濃度が１×１０17〜１×１０19/cm3となるように添加する。駆動回路のｐチャネル型ＴＦＴの半導体層には、ｎ型不純物元素が高濃度に添加された領域１２４ａがあるため、ｐチャネル型ＴＦＴの半導体層には、ｎ型不純物元素およびｐ型不純物元素が高濃度に添加された領域１３５ａとｐ型不純物元素のみが高濃度に添加された１３５ｂとが形成される。
なお、本実施例ではｐチャネル型ＴＦＴの半導体層にボロン（Ｂ）を添加する前にエッチングによりＴａＮ膜が除去された領域にボロン（Ｂ）を添加するため、低加速で添加することができ、添加の際の半導体層へのダメージを少なくすることができる。
【００６３】
ここまでの工程により、それぞれの半導体領域にｎ型不純物領域およびｐ型不純物領域が形成される（図４（Ｄ））。
【００６４】
次いで、マスク１３０〜１３２を除去して、無機層間絶縁膜１４０を形成する。窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。もちろん、無機層間絶縁膜としては、酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【００６５】
次いで、半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程は、ファーネスアニール炉を用いて行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは、０．１ppm以下の窒素雰囲気下で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では、５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他にも、レーザアニール法、またはラピッドサーマルアニール（ＲＴＡ）法を適用することができる。
【００６６】
なお、このゲッタリング処理工程により、ゲッタリング領域には、触媒元素が移動してくるため、ゲッタリング領域に含まれる触媒元素が、１×１０19/cm3以上の濃度となる。
【００６７】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した触媒元素の残留する量を少なくするため、高濃度のリンを含むｎ型不純物領域にゲッタリングさせていた。ゲッタリングに必要なリン（Ｐ）の濃度は図４（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた。主にチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性がよいことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００６８】
また、無機絶縁膜１４０を形成する前に活性化処理を行ってもよい。ただし、ゲート電極に用いた材料が熱に弱い場合には、本実施例のように配線等を保護する目的で層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが望ましい。
【００６９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行う。この工程は、層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００７０】
また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやＹＡＧレーザ等のレーザ光を照射することが望ましい。
【００７１】
次いで、無機層間絶縁膜１４０上に、有機絶縁物材料からなる有機層間絶縁膜１４１を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行う。
【００７２】
この後、透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極１４２を形成する。透明導電膜には、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）等を適用することもできる。
【００７３】
そして、駆動回路部２０５において、不純物領域と電気的に接続する配線１４３、１４４を形成する。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００７４】
また、画素部２０６においては、不純物領域と接する配線１４６〜１４９を形成する。
【００７５】
画素電極１４２は、配線１４８により保持容量を形成する一方の電極として機能する半導体層１０５と電気的に接続される。
【００７６】
なお、本実施例では画素電極１４２として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の表示装置を作製することができる。その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性がすぐれた材料を用いることが望ましい。
【００７７】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｎチャネル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２、画素部には画素ＴＦＴ２０３、保持容量２０４を形成した。なお、本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００７８】
ここまでの工程により作製されたアクティブマトリクス基板の上面図を図１１に示す。なお、図１１のＡ−Ａ’線は、図５（Ｂ）のＡ−Ａ’線に対応し、半導体層１０４、ゲート電極１２１、配線１４６、ゲート線、ソース線が形成されている。同様に図１１のＢ−Ｂ’線は、図５（Ｂ）のＢ−Ｂ’線に対応し、半導体層１０５、画素電極１４２、配線１４８が形成されている。
【００７９】
駆動回路のｎチャネル型ＴＦＴ２０１は、島状半導体層１０２にチャネル形成領域、ソース領域またはドレイン領域１２３ａ、不純物領域１２３ｂおよび第２の形状のゲート電極１１９と重なる不純物領域１２３ｃ（以降、このような不純物領域をＬovと記す）、高濃度のｎ型不純物元素および高濃度のｐ型不純物元素が添加されたゲッタリング領域となる不純物領域１３４を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとしている。また、導電膜（Ａ）１１９ａおよび導電膜（Ｂ）１１９ｂの積層からなる第１の形状のゲート電極１１９を有している。
【００８０】
駆動回路のｐチャネル型ＴＦＴ２０２は、島状半導体層１０３にチャネル形成領域、ソース領域またはドレイン領域１３５ｂ、不純物領域１３６、高濃度のｎ型不純物元素および高濃度のｐ型不純物元素が添加されたゲッタリング領域となる不純物領域１３５ａを有している。また、導電膜（Ａ）１３３ａおよび導電膜（Ｂ）１３３ｂの積層からなる第３の形状のゲート電極１３３を有している。
【００８１】
画素部の画素ＴＦＴ２０３には、島状半導体層１０４にチャネル形成領域、ソース領域またはドレイン領域１２５ａ、不純物領域１２５ｂ、１２５ｃを有している。また、導電膜（Ａ）１２９ａおよび導電膜（Ｂ）１２９ｂの積層からなる第４の形状のゲート電極１２９を有している。
【００８２】
さらに、容量配線１２２と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｐ型不純物元素が添加された半導体層１０５とから保持容量２０４が形成されている。図５では画素ＴＦＴ２０３をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００８３】
以上の様に本発明は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、配線を低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することもできる。
【００８４】
（実施例２）
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置（液晶表示パネルともいう）を作製する工程を以下に説明する。説明には図６を用いる。
【００８５】
まず、実施例１に従い、図５（Ｂ）の状態のアクティブマトリクス基板を得た後、図５（Ｂ）のアクティブマトリクス基板上に配向膜１８０を形成しラビング処理を行う。なお、本実施例では配向膜１８０を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ１８１を所定の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８６】
次いで、対向基板１８２を用意する。この対向基板には、着色層１８３、１８４、平坦化膜１８５を形成する。赤色の着色層１８３と青色の着色層１８４とを一部重ねて、第２遮光部を形成する。なお、図６では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて第１遮光部を形成する。
【００８７】
ついで、対向電極１８６を画素部に形成し、対向基板の全面に配向膜１８７を形成し、ラビング処理を施した。
【００８８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１８８で貼り合わせる。シール材１８８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１８９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１８９には公知の液晶材料を用いれば良い。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所定の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００８９】
こうして得られた液晶表示パネルの構成を図７の上面図を用いて説明する。なお、図６と対応する部分には同じ符号を用いた。
【００９０】
図７（Ａ）で示す上面図は、画素部２０６、駆動回路２０５ａ、２０５ｂ、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２１０、外部入力端子と各回路の入力部までを接続する接続配線２１１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１８２とがシール材１８８を介して貼り合わされている。
【００９１】
図７（Ｂ）は図７（Ａ）で示す外部入力端子２１０のｅ−ｅ'線に対する断面図を示している。外部入力端子にはベースフィルム２１３と配線２１４から成るＦＰＣが異方性導電性樹脂２１５で貼り合わされており、さらに補強板で機械的強度を高めている。２１７は、画素電極１４０を形成するために成膜した導電膜からなる配線である。導電性粒子２１６の外径は配線２１７のピッチよりも小さいので、接着剤２１５中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【００９２】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【００９３】
（実施例３）
本発明を用いて作製された半導体装置におけるブロック図を図８に示す。なお、図８には、アナログ駆動を行うための回路構成が示されている。本実施例は、ソース側駆動回路９０、画素部９１およびゲート側駆動回路９２を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
【００９４】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【００９５】
また、本実施例において、画素部９１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
【００９６】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【００９７】
また、デジタル駆動させる場合は、図９に示すように、サンプリング回路の代わりにラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【００９８】
なお、上記構成は、実施例１に示した製造工程に従って実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【００９９】
（実施例４）
本実施例では、実施形態および実施例１とは異なる結晶化方法について説明する。
【０１００】
まず、基板（本実施例ではガラス基板）５０上に２００ｎｍ厚の窒化酸化シリコン膜でなる下地絶縁膜５１と２００ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜）５２を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
【０１０１】
次に、酸化シリコン膜でなるマスク絶縁膜５３を２００ｎｍの厚さに形成する。マスク絶縁膜は、半導体膜に触媒元素を添加するための開口部を有している（図１０（Ａ））。
【０１０２】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素層５４を形成する。この時、触媒元素層５４は、マスク絶縁膜５３の開口部において、選択的に非晶質シリコン膜５２に接触して、触媒元素添加領域５５が形成される。ここで使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数の元素である（図１０（Ｂ））。
【０１０３】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体膜上に形成する手段をとっても良い。
【０１０４】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の加熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１６時間（好ましくは８〜１４時間）の加熱処理を行う。本実施例では、５７０℃で１４時間の加熱処理を行う。その結果、触媒元素添加領域５５に結晶核５６が発生し、この結晶核５６を起点として概略基板と平行な方向（矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜（本実施例では結晶質シリコン膜）５７が形成される (図１０（Ｃ）図１０（Ｄ）) 。
【０１０５】
得られた結晶質シリコン膜には、図１０（Ｄ）で示すようにレーザ光を照射して、結晶性の改善を行ってもよい。
【０１０６】
本実施例で示した結晶化方法を実施形態、実施例１における結晶化工程に適応して得られた結晶質半導体膜から、本発明を適応して触媒元素濃度を低減することにより、良好な半導体装置を実現することができる。
【０１０７】
（実施例５）
本実施例では、図１５、１６を用いて、ｎ型不純物元素およびｐ型不純物元素が高濃度に含まれ、半導体膜の結晶化に用いた触媒元素を移動させるためのゲッタリング領域の半導体層中での配置例を示す。
【０１０８】
本実施例を実施例１のＴＦＴ作製工程（図４（Ｄ）の工程）に適用することにより、ｎチャネル型ＴＦＴの半導体層に様々な形状のゲッタリング領域を形成することが可能である。なお、ｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域についても、ゲート電極のエッチング工程において本実施例で示すような形状のマスクを用いることにより、本実施例で示すような形状のゲッタリング領域を実現することができる。また、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくすることで、さらに、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの触媒元素に対するゲッタリングの効率を揃えるという効果を向上させることができる。以下に、半導体層に形成されるゲッタリング領域の形状の例を示す。なお、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくするとは、それぞれのＴＦＴにおいて、半導体層の幅をＷ、ゲッタリング領域の面積Ｓとしたとき、半導体層の幅Ｗおよびゲッタリング領域の面積Ｓの比Ｓ／Ｗがｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて概略等しくすることである。
【０１０９】
図１５（Ａ）は、ｎ型不純物元素およびｐ型不純物元素が高濃度に含まれたゲッタリング領域１２０３ａ、１２０４ａが、ゲート電極１２０５ａ下部の半導体層領域に形成されるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極１２０５ａと平行方向を長辺とする長方形状で、当該長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。ここでは、ゲッタリング領域１２０３ａおよび１２０４ａの面積の合計が層ゲッタリング領域の面積Ｓとなる。
【０１１０】
また、図１５（Ｂ）は、ゲッタリング領域１２０３ｂ、１２０４ｂがゲート電極１２０５ｂ下部の半導体層領域に形成されるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極１２０５ｂと垂直方向を長辺とする長方形状で、当該長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。ここでは、ゲッタリング領域１２０３ｂおよび１２０４ｂの面積の合計が層ゲッタリング領域の面積Ｓとなる。
【０１１１】
また、図１５（Ｃ）は、ゲッタリング領域１２０３ｃ、１２０４ｃがゲート電極１２０５ｃ下部の半導体層領域に形成されるチャネル形成領域から離れた位置に（半導体層の外縁部）、ゲート電極１２０５ｃと平行方向を長辺とする長方形と垂直方向を長辺とする長方形を組み合わせてできた複雑な形状で、当該形状のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。この場合は、前記図１５（Ａ）または図１５（Ｂ）と比較して、ゲッタリング領域の面積を大きくすることもできる。ここでは、ゲッタリング領域１２０３ｃおよび１２０４ｃの面積の合計が層ゲッタリング領域の面積Ｓとなる。
【０１１２】
上記の何れの配置例に於いても、ゲッタリング領域は、ソース領域またはドレイン領域に形成されるコンタクト部（各ＴＦＴを電気的に接続する配線が半導体層と接続される部分を本明細書において、コンタクト部という）の間を流れる電流を妨げない位置に配置されている。即ち、図１５（Ａ）のゲッタリング領域１２０３ａ、１２０４ａは、ソース領域１２０１ａに形成されているコンタクト部１２０６ａとドレイン領域１２０２ａに形成されているコンタクト部１２０７ａの間を流れる電流を妨げない位置に配置されている。
【０１１３】
また、図１５（Ｂ）のゲッタリング領域１２０３ｂ、１２０４ｂは、ソース領域１２０１ｂに接続しているコンタクト部１２０６ｂとドレイン領域１２０２ｂに形成されているコンタクト部１２０７ｂの間を流れる電流を妨げない位置に配置されている。
【０１１４】
また、図１５（Ｃ）のゲッタリング領域１２０３ｃ、１２０４ｃは、ソース領域１２０１ｃに形成されているコンタクト部１２０６ｃとドレイン領域１２０２ｃに形成されているコンタクト部１２０７ｃの間を流れる電流を妨げない位置に配置されている。
【０１１５】
また、図１５（Ｄ）は、基本的に図１５（Ｃ）と同じ配置例であるが、ゲッタリング領域１２０３ｄ、１２０４ｄのゲッタリング効率拡大の為、ゲッタリング領域１２０３ｄ、１２０４ｄの更なる面積拡大が図られ、ゲッタリング領域１２０３ｄがコンタクト部１２０６ｄの一部に掛かった例である。ここでは、ゲッタリング領域１２０３ｄおよび１２０４ｄの面積の合計が層ゲッタリング領域の面積Ｓとなる。基本的に、ゲッタリング領域１２０３ｄ、１２０４ｄがコンタクト部１２０６ｄ、１２０７ｄの一部に掛かっても問題ないが、重なる面積が最大でもコンタクト部１２０６ｄ、１２０７ｄの半分以下になる様に、留意する必要がある。従って、コンタクト部１２０６ｄ、１２０７ｄとゲッタリング領域１２０３ｄ、１２０４ｄとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。尚、高効率ゲッタリング領域を設ける位置は、本実施形態の構成に限定されるものではなく、ソース領域とドレイン領域の間を流れる電流に影響を与えない（阻害しない）位置であれば任意の場所に設けても良い。
【０１１６】
また、図１６は、半導体層を複数のゲート電極１２０５ｅが横切り、その下部に複数のチャネル形成領域が形成される。また、複数のゲート電極の間には、ソース領域１２０１ｅ（またはドレイン領域１２０２ｅ）、ゲッタリング領域１２０８ｅ、コンタクト部１２０９ｅが形成されている。なお、半導体層の外縁部には図１５（ａ）〜（ｄ）と同様にゲッタリング領域１２０３ｅ、１２０４ｅが形成され、その内側にソース領域１２０１ｅまたはドレイン領域１２０２ｅおよびコンタクト部１２０６ｅ、１２０７ｅが形成されている。ここでは、ゲッタリング領域１２０３ｅ、１２０４ｅおよび１２０８ｅの面積の合計が層ゲッタリング領域の面積Ｓとなる。図１６に示した場合も、ゲッタリング領域１２０３ｅがコンタクト部１２０６ｅの一部に掛かっても構わないが、基本的に、重なる面積が最大でもコンタクト部１２０６ｅ、１２０７ｅの半分以下になる様に、留意する必要がある。なお、クロックトインバータやラッチ回路等、ＴＦＴが連結されている領域（図１６の１２０２ｅに挟まれた領域）において、コンタクト部１２０９ｅが形成されない場合も本発明は適用することができる。
【０１１７】
なお、どのような形状のゲッタリング領域を適用しても、ゲッタリングのための加熱処理により、ゲッタリング領域には触媒元素が移動してくるため、触媒元素が、１×１０19/cm3以上の濃度となる。
【０１１８】
本実施例は、実施形態、実施例１〜４に組み合わせて適用することができる。
【０１１９】
（実施例６）
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
【０１２０】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２、図１３及び図１４に示す。
【０１２１】
図１２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１２２】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０１２３】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１２４】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０１２５】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１２６】
図１２（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０１２７】
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する半導体層を形成することができ、さらにｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとなる領域のゲッタリング効率を揃えることができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、良好なＣＭＯＳ駆動回路を実現することができる。また、十分触媒元素をゲッタリングできるため、画素におけるスイッチングＴＦＴは、触媒元素の偏析によると考えられるリーク電流の発生を抑制することができ、表示ムラのない良好な表示が可能な上記したような電気器具（パーソナルコンピュータ、ビデオカメラ、モバイルコンピュータ、ゴーグル型ディスプレイ、記録媒体を用いるプレーヤー、デジタルカメラ）を実現することができる。
【０１２８】
図１３（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【０１２９】
図１３（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【０１３０】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３１】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３２】
ただし、図１３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【０１３３】
本発明を適応することにより、触媒元素を用いた良好な結晶性を有する半導体層を形成することができ、十分触媒元素をゲッタリングできるため、画素におけるスイッチングＴＦＴは、触媒元素の偏析によると考えられるリーク電流の発生を抑制することができ、表示ムラのない良好な表示が可能なプロジェクターを実現することができる。また、表示ムラがないため、光源の制御もしやすくなり、低消費電力化も実現できるようになる。
【０１３４】
図１４（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。
【０１３５】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
【０１３６】
図１４（Ｃ）はディスプレイ（表示装置）であり、本体３２０１、支持台３２０２、表示部３２０３等を含む。
【０１３７】
本発明を適用することより、触媒元素を用いた良好な結晶性を有する半導体層を形成することができ、さらにｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとなる領域のゲッタリング効率を揃えることができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、良好なＣＭＯＳ駆動回路を実現することができる。また、十分触媒元素をゲッタリングできるため、画素におけるスイッチングＴＦＴは、触媒元素の偏析によると考えられるリーク電流の発生を抑制することができ、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電気器具（携帯電話、携帯書籍、ディスプレイ）を実現することができる。
【０１３８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施形態、実施例１〜５を組み合わせて作製された表示装置を用いて実現することができる。
【０１３９】
【発明の効果】
本発明を用いることにより、触媒元素を用いて作製された良好な結晶性を有する結晶質半導体膜の素子領域、特にチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部に残留する触媒元素の濃度を低減するゲッタリング工程をｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで効率を揃えることができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで十分なゲッタリング処理を行うことができ、良好な結晶質半導体膜を得ることができる。また、このような半導体膜を用いたＴＦＴを用いれば、リーク電流の発生を抑制することができ、良好な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態を示す図。
【図２】 本発明の実施の形態を示す図。
【図３】 本発明の実施の一例を示す図。
【図４】 本発明の実施の一例を示す図。
【図５】 本発明の実施の一例を示す図。
【図６】 本発明の実施の一例を示す図。
【図７】 本発明の実施の一例を示す図。
【図８】 本発明の実施の一例を示す図。
【図９】 本発明の実施の一例を示す図。
【図１０】 本発明の実施の一例を示す図。
【図１１】 本発明の実施の一例を示す図。
【図１２】 電気器具の一例を示す図。
【図１３】 電気器具の一例を示す図。
【図１４】 電気器具の一例を示す図。
【図１５】 本発明の実施の一例を示す図。
【図１６】 本発明の実施の一例を示す図。
【発明の属する技術分野】
本発明は、非晶質半導体膜に結晶化を促進する作用を有する金属元素を添加して加熱処理を施すことにより、結晶質半導体膜を形成し、該結晶質半導体膜を用いて薄膜トランジスタ（Thin Film Transistor:ＴＦＴ）を作製する方法に関する。
【０００２】
【従来技術】
同一基板上に画素部と駆動回路が設けられた液晶表示装置がパーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Cathode-ray Tube）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするためのフロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行うために画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、高精細な表示のための膨大な情報量を有する画像を動画表示したりすることは不可能である。そこで、駆動回路に用いられるＴＦＴには、高速動作が求められている。高速動作を可能にするためには、高い電界効果移動度を得られる良質な結晶性を有する結晶質半導体膜を用いてＴＦＴを実現することが求められている。
【０００４】
ガラス基板上に良好な結晶質半導体膜を得る方法として、本出願人らは、非晶質半導体膜に結晶化を促進する作用を有する金属元素を添加した後加熱処理を施すことにより、結晶の配向性が揃った良好な半導体膜が得られる技術を開発している。
【０００５】
しかし、触媒元素を用いて得られた結晶質シリコン膜をそのまま半導体層として用いて作製されたＴＦＴには、オフ電流が突発的に増加してしまうという問題がある。触媒元素が半導体膜中で不規則に偏析すること、特に結晶粒界においてこの偏析が顕著に確認され、この触媒元素の偏析が、電流の逃げ道（リークパス）となり、これが原因でオフ電流の突発的な増加を引き起こしているのではないかと考えられる。そこで、結晶質シリコン膜の作製工程の後、触媒元素を半導体膜中から移動させて、半導体膜中の触媒元素濃度を低減させる必要がある。
【０００６】
【発明が解決しようとする課題】
半導体膜中の残留触媒元素濃度を低減させるために、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層のソース領域またはドレイン領域となる領域、または触媒元素を移動させるための領域（以下、ゲッタリング領域と言う）に触媒元素を移動させる作用を有する周期表第１５族に属する元素（代表的には、リン、ヒ素等：ｎ型を付与する不純物元素でもある）と周期表１３族に属する不純物元素（代表的には、ボロン、アルミニウム等：ｐ型を付与する不純物元素でもある）を高濃度に添加して、加熱処理を施すことにより触媒元素を移動させて、特にチャネル形成領域に含まれる触媒元素濃度を低減させる方法が考えられた。
【０００７】
しかし、ソース領域またはドレイン領域をゲッタリング領域とする方法において、後にｎチャネル型ＴＦＴとなる領域においては、ｎ型を付与する周期表第１５族に属する元素（代表的には、リン、ヒ素等）をｐ型を付与する周期表１３族に属する不純物元素（代表的には、ボロン、アルミニウム等）より高い濃度で添加しなければならない。一方、ｐチャネル型ＴＦＴにおいては、逆にｐ型を付与する周期表第１３族に属する元素（代表的には、ボロン、アルミニウム等）をｎ型を付与する周期表１５族に属する不純物元素（代表的には、リン、ヒ素等）より高い濃度で添加しなければならなかった。言い換えれば、導電型の異なる半導体層におけるゲッタリング領域で添加される不純物の濃度が異なるため、半導体膜中にまんべんなく含まれている触媒元素がゲッタリング領域に移動する効率がｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで差が出てしまうという問題があった。
【０００８】
なお、本出願人らは、触媒元素がゲッタリング領域に移動する効率を次のような方法で観察している。
【０００９】
例えばゲッタリング領域に添加された元素の影響により触媒元素（ニッケル）がゲッタリング領域に移動するとき、触媒元素（Ｎｉ）は、チャネル形成領域からゲッタリング領域に移動する過程で、Ｓｉと結合してＮｉＳｉx（ニッケルシリサイド）化すると考えられている。このニッケルシリサイドは、酸化シリコン膜をフッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）にて除去し、体積比がＨＦ（濃度５０％）：Ｈ2Ｏ2（濃度３３％）：Ｈ2Ｏ＝４５：７２：４５００で混合された薬液（以下、ＦＰＭ液という）に４０分間試料基板を浸しておくことによりＮｉＳｉxを選択的に除去することができる。
【００１０】
ＮｉＳｉxが除去された後が孔となり、ＮｉＳｉxが除去された後の孔を光学顕微鏡の透過モードで黒点として観察して、その黒点の数が多ければ、触媒元素（ニッケル）をゲッタリング領域にたくさん移動させることができた、すなわち、ゲッタリング効率がよいという評価をしている。
【００１１】
工程数を増やさずにｎチャネル型ＴＦＴのソース領域またはドレイン領域にｐ型を付与する不純物元素を十分に添加することは難しいため、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に添加される不純物元素の濃度の差が、触媒元素をゲッタリング領域に移動させる効率に差につながり、素子特性にバラツキが生じてしまうという問題の原因となってしまっている。
【００１２】
また、その他の問題として、ｐチャネル型ＴＦＴにおいては、触媒元素に対するゲッタリング処理のために高濃度にｎ型を付与する不純物元素が添加された領域をｐ型に反転させる（カウンタードープという）必要があった。ｐチャネル型ＴＦＴの半導体層において、ｎ型をｐ型に反転させるためには、ｎ型不純物元素の１．５〜３倍のｐ型不純物元素を添加しなければならず、このカウンタードープによりｐチャネル型ＴＦＴのソース領域またはドレイン領域は結晶性が破壊され、抵抗率が上がってしまい、オン電流値が下がってしまう等、ＴＦＴの素子として不都合が生じる可能性があるという問題があった。
【００１３】
そこで、本発明は上記の問題を鑑み、これらの問題を解決して、良質な結晶質半導体膜を作製し、この結晶質半導体膜を用いて良好な特性を有するＴＦＴ（半導体装置）を実現することを課題とする。また、このような半導体装置を作製工程を増やさずに実現する方法を提供することを課題とする。
【００１４】
【課題を解決するための手段】
本発明は、半導体層に、１×１０19〜１×１０21/cm3の濃度の周期表１５族に属する不純物元素および１．５×１０19〜３×１０21/cm3の濃度の周期表１３族に属する不純物元素を含む領域を有し、この領域は、半導体膜中（特に、チャネル形成領域）に残留している触媒元素を移動させるための領域であることを特徴としている。
【００１５】
また、半導体層中の１×１０19〜１×１０21/cm3の濃度の周期表１５族に属する不純物元素および１．５×１０19〜３×１０21/cm3の濃度の周期表１３族に属する不純物元素を含む領域は、半導体膜中に残留している触媒元素を加熱処理して移動させるためのゲッタリング領域であって、チャネル形成領域とは隣接しないように形成されていることを特徴としている。これにより、チャネル領域とソース・ドレイン領域との接合部をゲッタリング可能であり、その位置での触媒元素の偏析残留によるＴＦＴオフ動作時のリーク電流の増大を抑えることができる。
【００１６】
さらに、本発明では、ゲッタリング領域が半導体層の外縁部に形成されており、各ＴＦＴを電気的に接続する配線との接続が、ゲッタリング領域の一部を含んだ領域および前記ゲッタリング領域以外の領域で行われていることを特徴とする。このように、少なくとも、ゲッタリング領域以外の領域（ソース・ドレイン領域）を一部介して配線との接続が行われていれば、ゲッタリング領域を介さずＴＦＴキャリア（電子あるいは正孔）のパスを確保することができ、ＴＦＴで十分なオン電流を達成することができる。
【００１７】
また、本発明では、ＴＦＴの半導体層が複数連結された構成に対しても、その連結された領域においてゲッタリング領域を設け、ＴＦＴのキャリア（電子または正孔）が移動する領域以外に配置することで、単独構成のＴＦＴと同等のゲッタリング効果を得ることができる。
【００１８】
ＴＦＴチャネル領域の触媒元素に対するゲッタリング効果は、ゲッタリング領域のゲッタリング効率が最も支配的であり、本発明を適用することで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが同濃度のゲッタリング元素を含有することになる。よって、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとでゲッタリング領域が同等のゲッタリング能力をもつことになり、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴにおいてゲッタリング効率をそろえることができる。したがって、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ共に残留する触媒元素濃度がほぼ同等となり、触媒元素の残留濃度に起因する素子特性のバラツキを低減することができる。さらに、チャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において偏析しないように十分にゲッタリング領域に移動させることができる。
【００１９】
さらに、本発明では、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて、対を成すそれぞれのｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおける、半導体層の幅Ｗに対するゲッタリング領域の面積Ｓの比Ｓ／Ｗが、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで概略等しいことを特徴とする。加えて、それぞれのソース領域あるいはドレイン領域とチャネル部との接合部からゲッタリング領域までの距離が、前記ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで概略同一であることを特徴としている。
【００２０】
ＴＦＴチャネル領域の触媒元素に対するゲッタリング効果は、ゲッタリング領域のゲッタリング効率が最も支配的であるが、その他の要因として、非ゲッタリング領域のＴＦＴチャネル領域に対するゲッタリング領域の面積Ｓと、ＴＦＴチャネル領域からゲッタリング領域までの距離とが重要なパラメータである。ゲッタリング領域の面積Ｓが大きくなるほどゲッタリング能力は増し、チャネル領域の幅Ｗに対しての比Ｓ／Ｗで、チャネル領域のゲッタリング効率は決定される。また、チャネル領域（ソース・ドレイン領域とチャネル部との接合部）からゲッタリング領域までの距離Lが、触媒元素をゲッタリング移動させるのに必要なゲッタリング距離となるため、チャネル部のゲッタリング効率に大きく影響する。それぞれのパラメータとしては、ゲッタリング領域の面積Ｓとチャネル領域の幅Ｗに対しての比Ｓ／Ｗは小さいほどゲッタリング効果が高まり、チャネル領域（ソース・ドレイン領域とチャネル部との接合部）からゲッタリング領域までの距離Lは短いほどゲッタリング効果が高まるのであるが、本発明では、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで、これらのパラメータを概略同一となるようにし、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴにおいてゲッタリング効率をよりそろえることが目的である。これにより、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴ共に残留する触媒元素濃度がほぼ同等となることで、触媒元素の残留濃度に起因する素子特性のバラツキを低減することができる。
【００２１】
また、本発明は、絶縁体上に非晶質半導体膜を形成する第１の工程と、前記非晶質半導体膜に触媒元素を添加する第２の工程と、前記非晶質半導体膜に第１の加熱処理を行うことにより、結晶質半導体膜を形成する第３の工程と、前記結晶質半導体膜をエッチングして、半導体層を形成する第４の工程と、前記半導体層上にゲート絶縁膜を形成する第５の工程と、後のｎチャネル型ＴＦＴ及び後のｐチャネル型ＴＦＴとなる領域のゲート絶縁膜上にゲート電極を形成する第６の工程と、後のｎチャネル型ＴＦＴの半導体層のソース領域、ドレイン領域、ゲッタリング領域および後のｐチャネル型ＴＦＴの半導体層のゲッタリング領域にｎ型を付与する不純物元素を添加する第７の工程と、後のｎチャネル型ＴＦＴの半導体層のゲッタリング領域、後のｐチャネル型ＴＦＴの半導体層のソース領域、ドレイン領域およびゲッタリング領域にｐ型を付与する不純物元素を添加する第８の工程と、 前記第８の工程の後、第２の加熱処理を行うことにより、半導体層中の触媒元素を前記ｎ型を付与する不純物元素および前記ｐ型を付与する不純物元素が添加されたゲッタリング領域に移動させる第１０の工程と、を含むことを特徴としている。
【００２２】
また、上記発明において、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に形成されるゲッタリング領域に添加される不純物元素は、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素であって、それぞれの不純物元素の濃度は、１×１０19〜１×１０21/cm3、１．５×１０19〜３×１０21/cm3であることを特徴としている。
【００２３】
作製工程を複雑化させないために、ｐチャネル型ＴＦＴの半導体層にｎ型不純物元素が添加されないようにするためのマスクとして、作製工程中のゲート電極を用いることを特徴としている。
【００２４】
本発明を適応することにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層に形成されるゲッタリング領域を、それぞれのｎ型を付与する不純物元素およびｐ型を付与する不純物元素の添加工程をもって形成しているため、ゲッタリングに伴う追加工程が全くなく、ＴＦＴの作製工程を簡略化でき、製造コストを低減できる。さらに、半導体膜の結晶化工程において用いた触媒元素に対するゲッタリング工程について、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて、ゲッタリング効率をそろえることができ、またさらに、チャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において偏析しないように十分にゲッタリング領域に移動させることができる。
【００２５】
これにより、触媒元素の偏析によるリーク電流の発生を抑制することができ、特に画素部のスイッチング素子として用いる場合に良好な特性を有するＴＦＴを実現することができる。
【００２６】
また、触媒元素を用いて結晶化を行った半導体膜は良好な結晶性を示すため、本発明を用いて作製されたＴＦＴは、高い電界効果移動度を必要とする駆動回路の素子として用いる場合にも良好な特性を得ることができる。
【００２７】
【発明の実施の形態】
本発明の実施の形態を図１、２を用いて説明する。ここでは、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを同一基板上に作製する方法について説明する。
【００２８】
ガラス基板１０上に膜厚１００ｎｍの窒化シリコン膜からなる下地絶縁膜１１を形成し、続けて膜厚２０〜１００ｎｍの非晶質シリコン膜１２を形成する。
【００２９】
続いて、非晶質シリコン膜１２に触媒元素を添加し、加熱処理を行う。非晶質シリコン膜に対して、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１３を形成する。ここで使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素である（図７（Ａ））。なお、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質シリコン膜１２上に形成する手段をとっても良い。
【００３０】
次いで、結晶化の工程に先立って４００〜５００℃で１時間程度の加熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜５７０℃）で４〜１２時間（好ましくは４〜６時間）の加熱処理を行う。本実施例では、５５０℃で４時間の加熱処理を行い、結晶質半導体膜（本実施例では結晶質シリコン膜）１４を形成する。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Rapid Thermal Annealing）装置で結晶化を行ってもよい。
【００３１】
続いて、加熱処理により得られた結晶質シリコン膜１４にレーザ光を照射して、結晶性を向上させた結晶質シリコン膜１５を形成する。このレーザ光照射により結晶質シリコン膜１５の結晶性は大幅に改善されている。レーザ光は、パルス発振型のＫｒＦエキシマレーザ（波長２４８ｎｍ）を適応すればよい。
【００３２】
続いて、結晶質シリコン膜を所定の形状にエッチングして、半導体層１６、１７を形成した後、これらの半導体層１６、１７を覆うゲート絶縁膜１８を形成する。なお、本明細書において、半導体膜が、エッチングにより分離された状態になったものを半導体層と称している。続いて、ゲート絶縁膜１８上に導電膜１９をスパッタ法またはＣＶＤ法などを用いて形成する。導電膜としては高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。
【００３３】
次いで、導電膜１９上にレジストからなるマスク２０、２１を形成する。なお、このマスク２０、２１は、ゲート電極を形成するためのマスクである。本発明は、ｐチャネル型ＴＦＴのゲート電極を半導体層に一導電型を付与する不純物元素を添加する際にｐチャネル型ＴＦＴの半導体層にｎ型を付与する不純物元素（以下、ｎ型不純物元素という）が添加される領域を狭くするためのマスクとして用いるというものであるため、ｐチャネル型ＴＦＴのマスク２１の幅はｎチャネル型ＴＦＴのマスク２０の幅より大きめに設計されている。続いて、導電膜１９をエッチングして第１の形状のゲート電極２２、第２の形状のゲート電極２３を形成する。
【００３４】
続いて、ｎ型不純物元素を添加（第１のドーピング工程）して、ｎ型不純物元素を１×１０17〜１×１０19/cm3の濃度で含むｎ型不純物領域２４、２５を形成する。なお、第１の形状のゲート電極２２、第２の形状のゲート電極２３と重なる領域の半導体層には、不純物元素は添加されず、チャネルが形成される領域（以下、チャネル形成領域という）として機能する。
【００３５】
その後、ｎチャネル型ＴＦＴの半導体層の一部を覆うレジストからなるマスク２６を形成し、ｎ型不純物元素を添加（第２のドーピング工程）する。この第２のドーピング工程により高濃度（１×１０19〜１×１０21/cm3）にｎ型不純物元素を含むｎ型不純物領域２７、２８が形成される。なお、ｎチャネル型ＴＦＴの半導体層のマスク２６で覆われた領域は、低濃度（１×１０17〜１×１０19/cm3）に不純物元素が添加された状態を保ち、低濃度不純物（Lightly Doped Drain:ＬＤＤ）領域として機能する。
【００３６】
続いて、マスク２６を除去した後、ｐチャネル型ＴＦＴの第２の形状のゲート電極を所定の形状にエッチングするためのレジストからなるマスク２９、およびｎチャネル型ＴＦＴの半導体層にゲッタリング領域を形成するためのレジストからなるマスク３０を形成する。その後、エッチングによりｐチャネル型ＴＦＴにおいて所定の形状となる第３の形状のゲート電極３１を形成する。
【００３７】
次いで、ｐ型を付与する不純物元素（以下、ｐ型不純物元素という）を添加して、ｎチャネル型ＴＦＴの半導体層においてはゲッタリング領域３２、ｐチャネル型ＴＦＴの半導体層においてはソース領域またはドレイン領域３３およびゲッタリング領域３４を形成する。
【００３８】
ゲッタリング領域３２、３４を形成したら、半導体層に残留する触媒元素をゲッタリング領域３２、３４に移動するための加熱処理を行う。
この加熱処理により、半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素をゲッタリング領域に移動することができ、触媒元素の偏析によるリーク電流の発生を抑制することができる。
【００３９】
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの半導体層において、ゲッタリング領域に含まれるｎ型不純物元素およびｐ型不純物元素の濃度が等しいため、ゲッタリングの効率を等しくすることができ、また、ｐチャネル型ＴＦＴの半導体層において、ソース領域またはドレイン領域となる領域はカウンタードープされていないため、ｐチャネル型ＴＦＴのソース領域またはドレイン領域において抵抗が上がってしまうという問題を解決することができる。なお、このゲッタリング処理工程により、ゲッタリング領域には、触媒元素が移動してくるため、触媒元素が、１×１０19/cm3以上の濃度となる。
【００４０】
なお、本実施形態において、半導体層にｎ型不純物元素から添加したが、工程順は本実施形態に限定されることはなく、実施者が適宜決定すればよい。
【００４１】
【実施例】
（実施例１）
本発明の実施例を図３〜５、１１を用いて説明する。ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。
【００４２】
図３（Ａ）において、基板１００には低アルカリガラス基板や石英基板を用いることができる。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１００のＴＦＴを形成する表面には、基板１００からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０１を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００ｎｍの厚さに積層形成する。
【００４３】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半導体膜を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜がある。また、下地膜１０１と非晶質シリコン膜とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる（図３（Ａ））。
【００４４】
そして、特開平７―１３０６５２号公報に記載された技術にしたがって、結晶構造を含む半導体膜（本実施例では、結晶性シリコン膜）を形成すればよい。同公報に記載された技術は、非晶質シリコン膜の結晶化に際して、結晶化を助長する触媒元素（Ni、Co、Su、Pb、Pd、Fe、Cuから選ばれた一種または複数種の元素、代表的にはNi）を用いる結晶化手段である。
【００４５】
具体的には、非晶質シリコン膜の表面に触媒元素を保持させた状態で加熱処理を行い、非晶質シリコン膜を結晶性シリコン膜に変化させるものである。本実施例では同公報の実施例１に記載された方法を用いるが、実施例２に記載された方法を用いてもよい。なお、結晶性シリコン膜にはいわゆる単結晶シリコン膜もポリシリコン膜も含まれるが、本実施例で形成される結晶性シリコン膜は結晶粒界を有するシリコン膜である。
【００４６】
また、触媒元素をアモルファスシリコン膜に添加する方法としては、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法、もしくは触媒元素を含有する溶液を塗布する方法が採用できる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
【００４７】
また、上述した結晶化法とレーザ結晶化法とを組み合わせることにより、結晶質半導体膜の結晶性をさらに高めることができる。この時使用するレーザとしては、パルス発振型または連続発光型のＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＹＡＧレーザまたはＹＶＯ4レーザを用いることができる。これらのレーザを用いる場合には、レーザ発振器から放出されたレーザ光を光学系で線状に集光し、半導体膜に照射する方法を用いるとよい。結晶化の条件は、実施者が適宜選択すればよい。
【００４８】
非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。
【００４９】
そして、結晶質シリコン膜を所定の形状に分割して、島状半導体層１０２〜１０５を形成する。
【００５０】
ここで、ｎチャネル型ＴＦＴを形成する島状半導体層１０２〜１０５の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボロン（Ｂ）を添加した半導体層１０２〜１０５はｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。
【００５１】
次いで、ゲート絶縁膜１０６をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜１０６には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００５２】
次に、ゲート電極を形成するために導電膜（Ａ）１０７および導電膜（Ｂ）１０８を成膜する。本実施例では、導電性の窒化物金属膜から成る導電層（Ａ）１０７と金属膜から成る導電層（Ｂ）１０８とを積層させた。導電層（Ｂ）１０８はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１０７は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）１０７は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【００５３】
導電層（Ａ）１０７は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１０８は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施例では、導電層（Ａ）１０７に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）１０８には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる（図３（Ａ））。
【００５４】
次いで、レジストからなるマスク１０９〜１１２を形成し、それぞれのＴＦＴのゲート電極および容量配線を形成するための第１のエッチング処理を行う。本実施例では第１のエッチング条件として、ＩＣＰ（Inductively Coupled Plasma:誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０WのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパ状とする。
【００５５】
この後、マスク１０９〜１１２を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側にも２０WのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した第２のエッチング条件ではＷ膜およびＴａＮ膜とも同程度にエッチングされる。ここまでの工程で、端部がテーパ状の導電膜（Ａ）および導電膜（Ｂ）からなるゲート電極１１３、１１４、１１５および容量配線１１６が形成される。なお、ｐチャネル型ＴＦＴの１１４は、ｎ型不純物元素の添加工程において、ｐチャネル型ＴＦＴの半導体層のｎ型不純物元素が添加される領域が広くならないようにマスクとして用いられるため、ｎチャネル型ＴＦＴのゲート電極１１３、画素ＴＦＴのゲート電極１１５よりも大きい幅に形成されるようにマスク１１０も他のマスクより大きい幅で形成することが重要である。
【００５６】
そして、マスク１０９〜１１２を除去せずに、ｎ型不純物元素を添加する処理を行い、不純物領域１１８を形成する（図３（Ｂ））。ｎ型不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。
【００５７】
さらに、マスク１０９〜１１２を除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０（sccm）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。第２のエッチング条件によると、Ｗ膜が選択的にエッチングされる。
【００５８】
この第２のエッチング処理により、導電膜（Ａ）１１３ａ〜１１６ａおよび導電膜（Ｂ）１１３ｂ〜１１６ｂがエッチングされ、ゲート電極１１９、１２０、１２１、容量配線１２２が形成される。この工程において、後にｎチャネル型ＴＦＴとなる領域のゲート電極１１９、１２１および容量配線１２２は、ｐチャネル型ＴＦＴのゲート電極１２０より幅が狭く形成されている。これは、ｐチャネル型ＴＦＴのゲート電極１２０は、ｐチャネル型ＴＦＴの半導体層において、ｎ型不純物元素が高濃度に含まれる領域を狭くするためのマスクとして用いるため、所定の形状（他のゲート電極１１９、１２１）より大きい幅で形成している。なお、ここまでの工程でｎチャネル型ＴＦＴのゲート電極１１９、１２１、容量配線１２２を第１の形状のゲート電極、第１の形状の容量配線ともいう。また、ｐチャネル型ＴＦＴのゲート電極１２０を第２の形状のゲート電極ともいう。
【００５９】
次いで、半導体層にｎ型不純物元素を添加する処理を行う。第２のエッチング処理により形成されたゲート電極１１９、１２０、１２１をマスクとして用い、導電膜（Ａ）のテーパ状部分の下方の半導体層にもｎ型不純物元素が添加されるようにドーピングして、ｎ型不純物領域（Ａ）１２３ａ〜１２６ａおよびｎ型不純物領域（Ｂ）１２３ｂ〜１２６ｂが形成される。このとき形成される不純物領域１２３ａ〜１２６ａの不純物（リン（Ｐ））濃度は、１×１０20〜１×１０21／cm3となるようにすればよい。（本明細書中では、ｎ型不純物領域１２３ａ〜１２６ａに含まれるｎ型不純物元素の濃度を（ｎ+）と表す。）さらに、ｎ型不純物領域（Ｂ）１２３ｂ〜１２６ｂの不純物濃度は、５×１０17〜５×１０19/cm3となるようにすればよい。本明細書中において、ｎ型不純物領域１２３ｂ〜１２６ｂに含まれるｎ型不純物元素の濃度を（ｎ-）と表す。なお、導電層（Ａ）１１９ａのテーパ状部分と重なるｎ型不純物領域１２３ｃは、若干、不純物濃度が低くなるものの、ｎ型不純物領域１２３ｂとほぼ同程度の濃度の不純物領域が形成される（図４（Ａ））。
【００６０】
次いで、レジストからなるマスク１０９〜１１２を除去した後、新たにｎチャネル型ＴＦＴの半導体層を部分的に覆うレジストからなるマスク１２７を形成して、第３のエッチング処理を行う。エッチング用ガスには、ＳＦ6とＣｌ2とを用い、それぞれのガス流量比は５０／１０（SCCM）とし、１．３Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６MHz）電力を投入してプラズマを生成し約３０秒のエッチングを行う。基板側（試料ステージ）には、１０ＷのＲＦ（１３．５６MHz）電力を投入して、実質的に負の自己バイアス電圧を印加する。以上の工程により、導電膜（Ａ）１２０ａ、１２１ａがエッチングされてｐチャネル型ＴＦＴのゲート電極１２８および画素ＴＦＴのゲート電極１２９が形成される。
【００６１】
次いで、ｐチャネル型ＴＦＴのゲート電極１２８を所定の形状にするためエッチングするためのレジストからなるマスク１３０、画素ＴＦＴの半導体層を部分的に露出したレジストからなるマスク１３１および容量配線を覆うレジストからなるマスク１３２を形成する。次いで、ｐチャネル型ＴＦＴのゲート電極１２８にエッチング処理を行いｐチャネル型ＴＦＴのゲート電極１３３を得る（図４（Ｃ））。ここまでの工程で形成されたｐチャネル型ＴＦＴのゲート電極１３３を第３の形状のゲート電極ともいう。また、画素部におけるＴＦＴ（画素ＴＦＴ）のゲート電極１２９を第４の形状のゲート電極ともいう。
【００６２】
次いで、半導体層にｐ型不純物元素（本実施例ではボロン（Ｂ））を添加して、ｐ型不純物領域１３４〜１３９を形成する。ｐ型不純物領域１３４、１３５、１３７、１３８のｐ型不純物元素の不純物濃度が、１×１０20〜１×１０21/cm3、１３６、１３９のｐ型不純物元素の濃度が１×１０17〜１×１０19/cm3となるように添加する。駆動回路のｐチャネル型ＴＦＴの半導体層には、ｎ型不純物元素が高濃度に添加された領域１２４ａがあるため、ｐチャネル型ＴＦＴの半導体層には、ｎ型不純物元素およびｐ型不純物元素が高濃度に添加された領域１３５ａとｐ型不純物元素のみが高濃度に添加された１３５ｂとが形成される。
なお、本実施例ではｐチャネル型ＴＦＴの半導体層にボロン（Ｂ）を添加する前にエッチングによりＴａＮ膜が除去された領域にボロン（Ｂ）を添加するため、低加速で添加することができ、添加の際の半導体層へのダメージを少なくすることができる。
【００６３】
ここまでの工程により、それぞれの半導体領域にｎ型不純物領域およびｐ型不純物領域が形成される（図４（Ｄ））。
【００６４】
次いで、マスク１３０〜１３２を除去して、無機層間絶縁膜１４０を形成する。窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化シリコン膜を形成した。もちろん、無機層間絶縁膜としては、酸化窒化シリコン膜に限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【００６５】
次いで、半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程は、ファーネスアニール炉を用いて行う。熱アニール法としては、酸素濃度が１ppm以下、好ましくは、０．１ppm以下の窒素雰囲気下で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では、５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他にも、レーザアニール法、またはラピッドサーマルアニール（ＲＴＡ）法を適用することができる。
【００６６】
なお、このゲッタリング処理工程により、ゲッタリング領域には、触媒元素が移動してくるため、ゲッタリング領域に含まれる触媒元素が、１×１０19/cm3以上の濃度となる。
【００６７】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した触媒元素の残留する量を少なくするため、高濃度のリンを含むｎ型不純物領域にゲッタリングさせていた。ゲッタリングに必要なリン（Ｐ）の濃度は図４（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をゲッタリングすることができた。主にチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性がよいことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００６８】
また、無機絶縁膜１４０を形成する前に活性化処理を行ってもよい。ただし、ゲート電極に用いた材料が熱に弱い場合には、本実施例のように配線等を保護する目的で層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で活性化処理を行うことが望ましい。
【００６９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行う。この工程は、層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００７０】
また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやＹＡＧレーザ等のレーザ光を照射することが望ましい。
【００７１】
次いで、無機層間絶縁膜１４０上に、有機絶縁物材料からなる有機層間絶縁膜１４１を形成する。本実施例では、膜厚１．６μｍのアクリル樹脂膜を形成した。次いで、各不純物領域に達するコンタクトホールを形成するためのパターニングを行う。
【００７２】
この後、透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極１４２を形成する。透明導電膜には、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3−ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）等を適用することもできる。
【００７３】
そして、駆動回路部２０５において、不純物領域と電気的に接続する配線１４３、１４４を形成する。なお、これらの電極は、膜厚５０ｎｍのＴｉ膜と膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００７４】
また、画素部２０６においては、不純物領域と接する配線１４６〜１４９を形成する。
【００７５】
画素電極１４２は、配線１４８により保持容量を形成する一方の電極として機能する半導体層１０５と電気的に接続される。
【００７６】
なお、本実施例では画素電極１４２として、透明導電膜を用いた例を示したが、反射性を有する導電性材料を用いて画素電極を形成すれば、反射型の表示装置を作製することができる。その場合、電極を作製する工程で画素電極を同時に形成でき、その画素電極の材料としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等の反射性がすぐれた材料を用いることが望ましい。
【００７７】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができた。駆動回路にはｎチャネル型ＴＦＴ２０１、ｐチャネル型ＴＦＴ２０２、画素部には画素ＴＦＴ２０３、保持容量２０４を形成した。なお、本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００７８】
ここまでの工程により作製されたアクティブマトリクス基板の上面図を図１１に示す。なお、図１１のＡ−Ａ’線は、図５（Ｂ）のＡ−Ａ’線に対応し、半導体層１０４、ゲート電極１２１、配線１４６、ゲート線、ソース線が形成されている。同様に図１１のＢ−Ｂ’線は、図５（Ｂ）のＢ−Ｂ’線に対応し、半導体層１０５、画素電極１４２、配線１４８が形成されている。
【００７９】
駆動回路のｎチャネル型ＴＦＴ２０１は、島状半導体層１０２にチャネル形成領域、ソース領域またはドレイン領域１２３ａ、不純物領域１２３ｂおよび第２の形状のゲート電極１１９と重なる不純物領域１２３ｃ（以降、このような不純物領域をＬovと記す）、高濃度のｎ型不純物元素および高濃度のｐ型不純物元素が添加されたゲッタリング領域となる不純物領域１３４を有している。このＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μｍとしている。また、導電膜（Ａ）１１９ａおよび導電膜（Ｂ）１１９ｂの積層からなる第１の形状のゲート電極１１９を有している。
【００８０】
駆動回路のｐチャネル型ＴＦＴ２０２は、島状半導体層１０３にチャネル形成領域、ソース領域またはドレイン領域１３５ｂ、不純物領域１３６、高濃度のｎ型不純物元素および高濃度のｐ型不純物元素が添加されたゲッタリング領域となる不純物領域１３５ａを有している。また、導電膜（Ａ）１３３ａおよび導電膜（Ｂ）１３３ｂの積層からなる第３の形状のゲート電極１３３を有している。
【００８１】
画素部の画素ＴＦＴ２０３には、島状半導体層１０４にチャネル形成領域、ソース領域またはドレイン領域１２５ａ、不純物領域１２５ｂ、１２５ｃを有している。また、導電膜（Ａ）１２９ａおよび導電膜（Ｂ）１２９ｂの積層からなる第４の形状のゲート電極１２９を有している。
【００８２】
さらに、容量配線１２２と、ゲート絶縁膜と同じ材料から成る絶縁膜と、ｐ型不純物元素が添加された半導体層１０５とから保持容量２０４が形成されている。図５では画素ＴＦＴ２０３をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【００８３】
以上の様に本発明は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、配線を低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することもできる。
【００８４】
（実施例２）
本実施例では、実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置（液晶表示パネルともいう）を作製する工程を以下に説明する。説明には図６を用いる。
【００８５】
まず、実施例１に従い、図５（Ｂ）の状態のアクティブマトリクス基板を得た後、図５（Ｂ）のアクティブマトリクス基板上に配向膜１８０を形成しラビング処理を行う。なお、本実施例では配向膜１８０を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ１８１を所定の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８６】
次いで、対向基板１８２を用意する。この対向基板には、着色層１８３、１８４、平坦化膜１８５を形成する。赤色の着色層１８３と青色の着色層１８４とを一部重ねて、第２遮光部を形成する。なお、図６では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて第１遮光部を形成する。
【００８７】
ついで、対向電極１８６を画素部に形成し、対向基板の全面に配向膜１８７を形成し、ラビング処理を施した。
【００８８】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材１８８で貼り合わせる。シール材１８８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料１８９を注入し、封止剤（図示せず）によって完全に封止する。液晶材料１８９には公知の液晶材料を用いれば良い。このようにして図６に示すアクティブマトリクス型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所定の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００８９】
こうして得られた液晶表示パネルの構成を図７の上面図を用いて説明する。なお、図６と対応する部分には同じ符号を用いた。
【００９０】
図７（Ａ）で示す上面図は、画素部２０６、駆動回路２０５ａ、２０５ｂ、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）を貼り付ける外部入力端子２１０、外部入力端子と各回路の入力部までを接続する接続配線２１１などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板１８２とがシール材１８８を介して貼り合わされている。
【００９１】
図７（Ｂ）は図７（Ａ）で示す外部入力端子２１０のｅ−ｅ'線に対する断面図を示している。外部入力端子にはベースフィルム２１３と配線２１４から成るＦＰＣが異方性導電性樹脂２１５で貼り合わされており、さらに補強板で機械的強度を高めている。２１７は、画素電極１４０を形成するために成膜した導電膜からなる配線である。導電性粒子２１６の外径は配線２１７のピッチよりも小さいので、接着剤２１５中に分散する量を適当なものとすると隣接する配線と短絡することなく対応するＦＰＣ側の配線と電気的な接続を形成することができる。
【００９２】
以上のようにして作製される液晶表示パネルは各種電気器具の表示部として用いることができる。
【００９３】
（実施例３）
本発明を用いて作製された半導体装置におけるブロック図を図８に示す。なお、図８には、アナログ駆動を行うための回路構成が示されている。本実施例は、ソース側駆動回路９０、画素部９１およびゲート側駆動回路９２を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
【００９４】
ソース側駆動回路９０は、シフトレジスタ９０ａ、バッファ９０ｂ、サンプリング回路（トランスファゲート）９０ｃを設けている。また、ゲート側駆動回路９２は、シフトレジスタ９２ａ、レベルシフタ９２ｂ、バッファ９２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【００９５】
また、本実施例において、画素部９１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
【００９６】
なお、図示していないが、画素部９１を挟んでゲート側駆動回路９２の反対側にさらにゲート側駆動回路を設けても良い。
【００９７】
また、デジタル駆動させる場合は、図９に示すように、サンプリング回路の代わりにラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃを設ければよい。ソース側駆動回路９３は、シフトレジスタ９３ａ、ラッチ（Ａ）９３ｂ、ラッチ（Ｂ）９３ｃ、Ｄ／Ａコンバータ９３ｄ、バッファ９３ｅを設けている。また、ゲート側駆動回路９５は、シフトレジスタ９５ａ、レベルシフタ９５ｂ、バッファ９５ｃを設けている。また、必要であればラッチ（Ｂ）９３ｃとＤ／Ａコンバータ９３ｄとの間にレベルシフタ回路を設けてもよい。
【００９８】
なお、上記構成は、実施例１に示した製造工程に従って実現することができる。また、本実施例では画素部と駆動回路の構成のみ示しているが、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。
【００９９】
（実施例４）
本実施例では、実施形態および実施例１とは異なる結晶化方法について説明する。
【０１００】
まず、基板（本実施例ではガラス基板）５０上に２００ｎｍ厚の窒化酸化シリコン膜でなる下地絶縁膜５１と２００ｎｍ厚の非晶質半導体膜（本実施例では非晶質シリコン膜）５２を形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
【０１０１】
次に、酸化シリコン膜でなるマスク絶縁膜５３を２００ｎｍの厚さに形成する。マスク絶縁膜は、半導体膜に触媒元素を添加するための開口部を有している（図１０（Ａ））。
【０１０２】
次に、重量換算で１０ｐｐｍの触媒元素（本実施例ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素層５４を形成する。この時、触媒元素層５４は、マスク絶縁膜５３の開口部において、選択的に非晶質シリコン膜５２に接触して、触媒元素添加領域５５が形成される。ここで使用可能な触媒元素は、鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数の元素である（図１０（Ｂ））。
【０１０３】
また、本実施例ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施例の場合はニッケル膜）を非晶質半導体膜上に形成する手段をとっても良い。
【０１０４】
次に、結晶化の工程に先立って４００〜５００℃で１時間程度の加熱処理工程を行い、水素を膜中から脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１６時間（好ましくは８〜１４時間）の加熱処理を行う。本実施例では、５７０℃で１４時間の加熱処理を行う。その結果、触媒元素添加領域５５に結晶核５６が発生し、この結晶核５６を起点として概略基板と平行な方向（矢印で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質半導体膜（本実施例では結晶質シリコン膜）５７が形成される (図１０（Ｃ）図１０（Ｄ）) 。
【０１０５】
得られた結晶質シリコン膜には、図１０（Ｄ）で示すようにレーザ光を照射して、結晶性の改善を行ってもよい。
【０１０６】
本実施例で示した結晶化方法を実施形態、実施例１における結晶化工程に適応して得られた結晶質半導体膜から、本発明を適応して触媒元素濃度を低減することにより、良好な半導体装置を実現することができる。
【０１０７】
（実施例５）
本実施例では、図１５、１６を用いて、ｎ型不純物元素およびｐ型不純物元素が高濃度に含まれ、半導体膜の結晶化に用いた触媒元素を移動させるためのゲッタリング領域の半導体層中での配置例を示す。
【０１０８】
本実施例を実施例１のＴＦＴ作製工程（図４（Ｄ）の工程）に適用することにより、ｎチャネル型ＴＦＴの半導体層に様々な形状のゲッタリング領域を形成することが可能である。なお、ｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域についても、ゲート電極のエッチング工程において本実施例で示すような形状のマスクを用いることにより、本実施例で示すような形状のゲッタリング領域を実現することができる。また、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくすることで、さらに、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの触媒元素に対するゲッタリングの効率を揃えるという効果を向上させることができる。以下に、半導体層に形成されるゲッタリング領域の形状の例を示す。なお、ｎチャネル型ＴＦＴの半導体層におけるゲッタリング領域とｐチャネル型ＴＦＴの半導体層におけるゲッタリング領域との面積を概略等しくするとは、それぞれのＴＦＴにおいて、半導体層の幅をＷ、ゲッタリング領域の面積Ｓとしたとき、半導体層の幅Ｗおよびゲッタリング領域の面積Ｓの比Ｓ／Ｗがｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて概略等しくすることである。
【０１０９】
図１５（Ａ）は、ｎ型不純物元素およびｐ型不純物元素が高濃度に含まれたゲッタリング領域１２０３ａ、１２０４ａが、ゲート電極１２０５ａ下部の半導体層領域に形成されるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極１２０５ａと平行方向を長辺とする長方形状で、当該長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。ここでは、ゲッタリング領域１２０３ａおよび１２０４ａの面積の合計が層ゲッタリング領域の面積Ｓとなる。
【０１１０】
また、図１５（Ｂ）は、ゲッタリング領域１２０３ｂ、１２０４ｂがゲート電極１２０５ｂ下部の半導体層領域に形成されるチャネル形成領域から離れた位置（半導体層の外縁部）に、ゲート電極１２０５ｂと垂直方向を長辺とする長方形状で、当該長方形のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。ここでは、ゲッタリング領域１２０３ｂおよび１２０４ｂの面積の合計が層ゲッタリング領域の面積Ｓとなる。
【０１１１】
また、図１５（Ｃ）は、ゲッタリング領域１２０３ｃ、１２０４ｃがゲート電極１２０５ｃ下部の半導体層領域に形成されるチャネル形成領域から離れた位置に（半導体層の外縁部）、ゲート電極１２０５ｃと平行方向を長辺とする長方形と垂直方向を長辺とする長方形を組み合わせてできた複雑な形状で、当該形状のコーナー部が半導体層のコーナー部に掛かる様に配置された例である。この場合は、前記図１５（Ａ）または図１５（Ｂ）と比較して、ゲッタリング領域の面積を大きくすることもできる。ここでは、ゲッタリング領域１２０３ｃおよび１２０４ｃの面積の合計が層ゲッタリング領域の面積Ｓとなる。
【０１１２】
上記の何れの配置例に於いても、ゲッタリング領域は、ソース領域またはドレイン領域に形成されるコンタクト部（各ＴＦＴを電気的に接続する配線が半導体層と接続される部分を本明細書において、コンタクト部という）の間を流れる電流を妨げない位置に配置されている。即ち、図１５（Ａ）のゲッタリング領域１２０３ａ、１２０４ａは、ソース領域１２０１ａに形成されているコンタクト部１２０６ａとドレイン領域１２０２ａに形成されているコンタクト部１２０７ａの間を流れる電流を妨げない位置に配置されている。
【０１１３】
また、図１５（Ｂ）のゲッタリング領域１２０３ｂ、１２０４ｂは、ソース領域１２０１ｂに接続しているコンタクト部１２０６ｂとドレイン領域１２０２ｂに形成されているコンタクト部１２０７ｂの間を流れる電流を妨げない位置に配置されている。
【０１１４】
また、図１５（Ｃ）のゲッタリング領域１２０３ｃ、１２０４ｃは、ソース領域１２０１ｃに形成されているコンタクト部１２０６ｃとドレイン領域１２０２ｃに形成されているコンタクト部１２０７ｃの間を流れる電流を妨げない位置に配置されている。
【０１１５】
また、図１５（Ｄ）は、基本的に図１５（Ｃ）と同じ配置例であるが、ゲッタリング領域１２０３ｄ、１２０４ｄのゲッタリング効率拡大の為、ゲッタリング領域１２０３ｄ、１２０４ｄの更なる面積拡大が図られ、ゲッタリング領域１２０３ｄがコンタクト部１２０６ｄの一部に掛かった例である。ここでは、ゲッタリング領域１２０３ｄおよび１２０４ｄの面積の合計が層ゲッタリング領域の面積Ｓとなる。基本的に、ゲッタリング領域１２０３ｄ、１２０４ｄがコンタクト部１２０６ｄ、１２０７ｄの一部に掛かっても問題ないが、重なる面積が最大でもコンタクト部１２０６ｄ、１２０７ｄの半分以下になる様に、留意する必要がある。従って、コンタクト部１２０６ｄ、１２０７ｄとゲッタリング領域１２０３ｄ、１２０４ｄとの間の設計距離は、各々の領域形成に対応するフォトリソグラフィ工程で使用する露光装置のアライメント精度を考慮して、好適な設計距離を決める必要がある。尚、高効率ゲッタリング領域を設ける位置は、本実施形態の構成に限定されるものではなく、ソース領域とドレイン領域の間を流れる電流に影響を与えない（阻害しない）位置であれば任意の場所に設けても良い。
【０１１６】
また、図１６は、半導体層を複数のゲート電極１２０５ｅが横切り、その下部に複数のチャネル形成領域が形成される。また、複数のゲート電極の間には、ソース領域１２０１ｅ（またはドレイン領域１２０２ｅ）、ゲッタリング領域１２０８ｅ、コンタクト部１２０９ｅが形成されている。なお、半導体層の外縁部には図１５（ａ）〜（ｄ）と同様にゲッタリング領域１２０３ｅ、１２０４ｅが形成され、その内側にソース領域１２０１ｅまたはドレイン領域１２０２ｅおよびコンタクト部１２０６ｅ、１２０７ｅが形成されている。ここでは、ゲッタリング領域１２０３ｅ、１２０４ｅおよび１２０８ｅの面積の合計が層ゲッタリング領域の面積Ｓとなる。図１６に示した場合も、ゲッタリング領域１２０３ｅがコンタクト部１２０６ｅの一部に掛かっても構わないが、基本的に、重なる面積が最大でもコンタクト部１２０６ｅ、１２０７ｅの半分以下になる様に、留意する必要がある。なお、クロックトインバータやラッチ回路等、ＴＦＴが連結されている領域（図１６の１２０２ｅに挟まれた領域）において、コンタクト部１２０９ｅが形成されない場合も本発明は適用することができる。
【０１１７】
なお、どのような形状のゲッタリング領域を適用しても、ゲッタリングのための加熱処理により、ゲッタリング領域には触媒元素が移動してくるため、触媒元素が、１×１０19/cm3以上の濃度となる。
【０１１８】
本実施例は、実施形態、実施例１〜４に組み合わせて適用することができる。
【０１１９】
（実施例６）
本発明を実施して形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置に用いることができる。即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。
【０１２０】
その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２、図１３及び図１４に示す。
【０１２１】
図１２（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１２２】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。
【０１２３】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１２４】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アーム部２３０３等を含む。
【０１２５】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１２６】
図１２（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。
【０１２７】
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する半導体層を形成することができ、さらにｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとなる領域のゲッタリング効率を揃えることができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、良好なＣＭＯＳ駆動回路を実現することができる。また、十分触媒元素をゲッタリングできるため、画素におけるスイッチングＴＦＴは、触媒元素の偏析によると考えられるリーク電流の発生を抑制することができ、表示ムラのない良好な表示が可能な上記したような電気器具（パーソナルコンピュータ、ビデオカメラ、モバイルコンピュータ、ゴーグル型ディスプレイ、記録媒体を用いるプレーヤー、デジタルカメラ）を実現することができる。
【０１２８】
図１３（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６０２等を含む。
【０１２９】
図１３（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラー２７０３、スクリーン２７０４等を含む。
【０１３０】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置２６０１、２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３１】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１３２】
ただし、図１３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。
【０１３３】
本発明を適応することにより、触媒元素を用いた良好な結晶性を有する半導体層を形成することができ、十分触媒元素をゲッタリングできるため、画素におけるスイッチングＴＦＴは、触媒元素の偏析によると考えられるリーク電流の発生を抑制することができ、表示ムラのない良好な表示が可能なプロジェクターを実現することができる。また、表示ムラがないため、光源の制御もしやすくなり、低消費電力化も実現できるようになる。
【０１３４】
図１４（Ａ）は携帯電話であり、３００１は表示用パネル、３００２は操作用パネルである。表示用パネル３００１と操作用パネル３００２とは接続部３００３において接続されている。接続部３００３における、表示用パネル３００１の表示部３００４が設けられている面と操作用パネル３００２の操作キー３００６が設けられている面との角度θは、任意に変えることができる。
さらに、音声出力部３００５、操作キー３００６、電源スイッチ３００７、音声入力部３００８を有している。
【０１３５】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体３１０１、表示部３１０２、３１０３、記憶媒体３１０４、操作スイッチ３１０５、アンテナ３１０６等を含む。
【０１３６】
図１４（Ｃ）はディスプレイ（表示装置）であり、本体３２０１、支持台３２０２、表示部３２０３等を含む。
【０１３７】
本発明を適用することより、触媒元素を用いた良好な結晶性を有する半導体層を形成することができ、さらにｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴとなる領域のゲッタリング効率を揃えることができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、良好なＣＭＯＳ駆動回路を実現することができる。また、十分触媒元素をゲッタリングできるため、画素におけるスイッチングＴＦＴは、触媒元素の偏析によると考えられるリーク電流の発生を抑制することができ、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電気器具（携帯電話、携帯書籍、ディスプレイ）を実現することができる。
【０１３８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。また、本実施例の電気器具は実施形態、実施例１〜５を組み合わせて作製された表示装置を用いて実現することができる。
【０１３９】
【発明の効果】
本発明を用いることにより、触媒元素を用いて作製された良好な結晶性を有する結晶質半導体膜の素子領域、特にチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部に残留する触媒元素の濃度を低減するゲッタリング工程をｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで効率を揃えることができるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとで十分なゲッタリング処理を行うことができ、良好な結晶質半導体膜を得ることができる。また、このような半導体膜を用いたＴＦＴを用いれば、リーク電流の発生を抑制することができ、良好な半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態を示す図。
【図２】 本発明の実施の形態を示す図。
【図３】 本発明の実施の一例を示す図。
【図４】 本発明の実施の一例を示す図。
【図５】 本発明の実施の一例を示す図。
【図６】 本発明の実施の一例を示す図。
【図７】 本発明の実施の一例を示す図。
【図８】 本発明の実施の一例を示す図。
【図９】 本発明の実施の一例を示す図。
【図１０】 本発明の実施の一例を示す図。
【図１１】 本発明の実施の一例を示す図。
【図１２】 電気器具の一例を示す図。
【図１３】 電気器具の一例を示す図。
【図１４】 電気器具の一例を示す図。
【図１５】 本発明の実施の一例を示す図。
【図１６】 本発明の実施の一例を示す図。
Claims (11)
- 絶縁体上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜に選択的に鉄、ニッケル、コバルト、スズ、鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅、金から選ばれた一種または複数種の触媒元素を添加し、
前記非晶質シリコン膜に第１の加熱処理を行うことにより、結晶質シリコン膜を形成し、
前記結晶質シリコン膜をエッチングして、第１のシリコン層及び第２のシリコン層を形成し、
前記第１のシリコン層及び前記第２のシリコン層上にゲート絶縁膜を形成し、
前記第１のシリコン層及び前記ゲート絶縁膜上に第１の形状のゲート電極を形成し、
前記第２のシリコン層及び前記ゲート絶縁膜上に第２の形状のゲート電極を形成し、
前記第１の形状のゲート電極及び前記第２の形状のゲート電極をマスクとして前記第１のシリコン層及び前記第２のシリコン層にｎ型を付与する不純物元素を添加することによって、前記第１のシリコン層のチャネル形成領域に接して低濃度不純物領域を形成し、
前記第１のシリコン層の低濃度不純物領域の一部及び前記第１の形状のゲート電極上に形成した第１のレジスト及び第２の形状のゲート電極をマスクとして前記第１のシリコン層及び前記第２のシリコン層にｎ型を付与する不純物元素を添加することによって、前記第１のシリコン層の低濃度不純物領域に接して高濃度不純物領域を形成し、
前記第２の形状のゲート電極をエッチングして、第３の形状のゲート電極を形成し、
前記第１のシリコン層の高濃度不純物領域の一部、前記第１のシリコン層の低濃度不純物領域、及び前記第１の形状のゲート電極上に形成した第２のレジストと前記第３の形状のゲート電極とをマスクとして前記第１のシリコン層及び前記第２のシリコン層にｐ型を付与する不純物元素を添加することによって、前記第１のシリコン層の高濃度不純物領域に接して第１のゲッタリング領域を形成し、前記第２のシリコン層のチャネル形成領域に接してソース領域及びドレイン領域を形成し、前記第２のシリコン層のソース領域及びドレイン領域に接して第２のゲッタリング領域を形成し、
第２の加熱処理を行うことにより、前記第１のシリコン層及び前記第２のシリコン層に残留している触媒元素を前記第１のゲッタリング領域及び前記第２のゲッタリング領域に移動させることを特徴とする半導体装置の作製方法。 - 絶縁体上に非晶質シリコン膜を形成し、
前記非晶質シリコン膜上に開口部を有するマスク絶縁膜を形成し、前記非晶質シリコン膜に選択的に鉄、ニッケル、コバルト、スズ、鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウム、白金、銅、金から選ばれた一種または複数種の触媒元素を添加し、
前記非晶質シリコン膜に第１の加熱処理を行うことにより、結晶質シリコン膜を形成し、
前記結晶質シリコン膜をエッチングして、第１のシリコン層及び第２のシリコン層を形成し、
前記第１のシリコン層及び前記第２のシリコン層上にゲート絶縁膜を形成し、
前記第１のシリコン層及び前記ゲート絶縁膜上に第１の形状のゲート電極を形成し、
前記第２のシリコン層及び前記ゲート絶縁膜上に第２の形状のゲート電極を形成し、
前記第１の形状のゲート電極及び前記第２の形状のゲート電極をマスクとして前記第１のシリコン層及び前記第２のシリコン層にｎ型を付与する不純物元素を添加することによって、前記第１のシリコン層のチャネル形成領域に接して低濃度不純物領域を形成し、
前記第１のシリコン層の低濃度不純物領域の一部及び前記第１の形状のゲート電極上に形成した第１のレジスト及び第２の形状のゲート電極をマスクとして前記第１のシリコン層及び前記第２のシリコン層にｎ型を付与する不純物元素を添加することによって、前記 第１のシリコン層の低濃度不純物領域に接して高濃度不純物領域を形成し、
前記第２の形状のゲート電極をエッチングして、第３の形状のゲート電極を形成し、
前記第１のシリコン層の高濃度不純物領域の一部、前記第１のシリコン層の低濃度不純物領域、及び前記第１の形状のゲート電極上に形成した第２のレジストと前記第３の形状のゲート電極とをマスクとして前記第１のシリコン層及び前記第２のシリコン層にｐ型を付与する不純物元素を添加することによって、前記第１のシリコン層の高濃度不純物領域に接して第１のゲッタリング領域を形成し、前記第２のシリコン層のチャネル形成領域に接してソース領域及びドレイン領域を形成し、前記第２のシリコン層のソース領域及びドレイン領域に接して第２のゲッタリング領域を形成し、
第２の加熱処理を行うことにより、前記第１のシリコン層及び前記第２のシリコン層に残留している触媒元素を前記第１のゲッタリング領域及び前記第２のゲッタリング領域に移動させることを特徴とする半導体装置の作製方法。 - 請求項１又は２において、
前記第１のゲッタリング領域は、前記第１のシリコン層におけるソース領域またはドレイン領域に電気的に接続される配線とのコンタクト部より外縁部に形成され、
前記第２のゲッタリング領域は、前記第２のシリコン層におけるソース領域またはドレイン領域に電気的に接続される配線とのコンタクト部より外縁部に形成されることを特徴とする半導体装置の作製方法。 - 請求項１乃至３のいずれか一において、
前記第１のシリコン層及び前記第２のシリコン層のうち、前記第１のゲッタリング領域の一部、前記第２のゲッタリング領域の一部、及び前記ゲッタリング領域以外の一部を用いて、前記第１のシリコン層及び前記第２のシリコン層に電気的に接続される配線とのコンタクト部を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至３のいずれか一において、
前記第１のシリコン層及び前記第２のシリコン層のうち、前記第１のゲッタリング領域以外の領域及び前記第２のゲッタリング領域以外の領域を用いて、前記第１のシリコン層及び前記第２のシリコン層に電気的に接続される配線とのコンタクト部を形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至５のいずれか一において、
前記第１のシリコン層の幅に対する前記第１のゲッタリング領域の面積の比と、前記第２のシリコン層の幅に対する前記第２のゲッタリング領域の面積の比が等しくなるように形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至５のいずれか一において、
前記第１のシリコン層における前記ゲート電極端部から前記第１のゲッタリング領域までの距離と、前記第２のシリコン層における前記ゲート電極端部から前記第２のゲッタリング領域までの距離とが等しくなるように形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至７のいずれか一において、
前記第１のゲッタリング領域及び前記第２のゲッタリング領域に添加されるｎ型を付与する不純物元素の濃度は、１×１０１９〜１×１０２１／ｃｍ３であり、
前記第１のゲッタリング領域及び前記第２のゲッタリング領域に添加されるｐ型を付与する不純物元素の濃度は、１．５×１０１９〜３×１０２１／ｃｍ３ であることを特徴とする半導体装置の作製方法。 - 請求項１乃至８のいずれか一において、
前記第１の加熱処理の後、前記結晶質シリコン膜にレーザ光を照射する工程を含むことを特徴とする半導体装置の作製方法。 - 請求項１乃至９のいずれか一において、
前記第２の形状のゲート電極は、前記第３の形状のゲート電極より幅を広く形成することを特徴とする半導体装置の作製方法。 - 請求項１乃至１０のいずれか一において、
前記第２の加熱処理は、前記シリコン層に添加された前記ｎ型を付与する不純物元素及び前記ｐ型を付与する不純物元素の活性化を行うことを特徴とする半導体装置の作製方法。
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