JP4801241B2 - 半導体装置およびその作製方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 159
- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 239000012535 impurity Substances 0.000 claims description 144
- 239000000758 substrate Substances 0.000 claims description 109
- 238000000034 method Methods 0.000 claims description 100
- 239000004973 liquid crystal related substance Substances 0.000 claims description 60
- 238000005530 etching Methods 0.000 claims description 57
- 230000015572 biosynthetic process Effects 0.000 claims description 38
- 230000007423 decrease Effects 0.000 claims description 5
- 239000010408 film Substances 0.000 description 279
- 239000010410 layer Substances 0.000 description 159
- 239000011229 interlayer Substances 0.000 description 44
- 239000011159 matrix material Substances 0.000 description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 36
- 229910052710 silicon Inorganic materials 0.000 description 36
- 239000010703 silicon Substances 0.000 description 36
- 239000000463 material Substances 0.000 description 27
- 125000006850 spacer group Chemical group 0.000 description 26
- 239000007789 gas Substances 0.000 description 22
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 19
- 230000003287 optical effect Effects 0.000 description 19
- 229910052698 phosphorus Inorganic materials 0.000 description 19
- 239000011574 phosphorus Substances 0.000 description 19
- 230000008569 process Effects 0.000 description 17
- 238000012545 processing Methods 0.000 description 17
- 239000004020 conductor Substances 0.000 description 16
- 229910052739 hydrogen Inorganic materials 0.000 description 16
- 238000000137 annealing Methods 0.000 description 15
- 239000011521 glass Substances 0.000 description 15
- 238000004544 sputter deposition Methods 0.000 description 15
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 description 14
- 239000001257 hydrogen Substances 0.000 description 14
- 239000011810 insulating material Substances 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 13
- 230000003197 catalytic effect Effects 0.000 description 13
- 238000009616 inductively coupled plasma Methods 0.000 description 13
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 13
- 239000010936 titanium Substances 0.000 description 13
- 238000002425 crystallisation Methods 0.000 description 12
- 230000005684 electric field Effects 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 12
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 11
- 150000002500 ions Chemical class 0.000 description 11
- 239000002585 base Substances 0.000 description 10
- 238000005224 laser annealing Methods 0.000 description 10
- 230000008025 crystallization Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910052760 oxygen Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 230000001133 acceleration Effects 0.000 description 8
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000005070 sampling Methods 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 7
- 239000012298 atmosphere Substances 0.000 description 7
- 239000003054 catalyst Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 230000006866 deterioration Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 239000012071 phase Substances 0.000 description 7
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000001994 activation Methods 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 238000005984 hydrogenation reaction Methods 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 6
- 239000011787 zinc oxide Substances 0.000 description 6
- 230000004913 activation Effects 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000000565 sealant Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 238000001771 vacuum deposition Methods 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000005247 gettering Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 239000004033 plastic Substances 0.000 description 3
- 229920003023 plastic Polymers 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 229910052783 alkali metal Inorganic materials 0.000 description 2
- 150000001340 alkali metals Chemical class 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000000635 electron micrograph Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000010287 polarization Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- -1 polyethylene terephthalate Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000002441 reversible effect Effects 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052724 xenon Inorganic materials 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 238000001069 Raman spectroscopy Methods 0.000 description 1
- 229910020328 SiSn Inorganic materials 0.000 description 1
- 229910006404 SnO 2 Inorganic materials 0.000 description 1
- 241000862969 Stella Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 150000001408 amides Chemical class 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-O azanium;hydrofluoride Chemical compound [NH4+].F LDDQLRUQCUTJBB-UHFFFAOYSA-O 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005674 electromagnetic induction Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical group [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000005487 naphthalate group Chemical group 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical group F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 239000013585 weight reducing agent Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- OYQCBJZGELKKPM-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O-2].[Zn+2].[O-2].[In+3] OYQCBJZGELKKPM-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- General Physics & Mathematics (AREA)
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- Liquid Crystal (AREA)
- Manufacturing & Machinery (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一の基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、スイッチング素子や能動回路をＴＦＴを用いて構成する技術が開発されている。ＴＦＴはガラスなどの基板上に気相成長法などにより半導体膜を形成し、その半導体膜を活性層として形成する。半導体膜にはシリコンまたはシリコン・ゲルマニウムなどシリコンを主成分とする材料が好適に用いられている。このような半導体膜はその作製法により、非晶質シリコン膜や多結晶シリコンに代表される結晶質シリコン膜などに分類することができた。
【０００３】
非晶質半導体（代表的には非晶質シリコン）膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物性的要因から、数cm2/Vsec以上の電界効果移動度を得ることは不可能であった。そのために、アクティブマトリクス型の液晶表示装置においては、画素部において液晶を駆動するためのスイッチング素子（以下、画素ＴＦＴという）として使用することはできても、画像表示を行うための駆動回路を形成することは不可能であった。従って、駆動回路はＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装する技術が用いられていた。
【０００４】
一方、結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを実現することができた。このような回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成されていた。このような駆動回路の実装技術が根拠となり、液晶表示装置において軽量化および薄型化を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶質半導体層を活性層とするＴＦＴが適していることが明らかとなってきた。
【０００５】
【発明が解決しようとする課題】
ＴＦＴの特性から比較すると結晶質半導体層を活性層に適用した方が優れているが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためには、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００６】
画素ＴＦＴと駆動回路のＴＦＴとでは、それらの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、駆動回路のバッファ回路などは高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００８】
しかし、上記オフ電流値やオン電流値の他にも注目すべき点はある。例えば、画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、そのバイアス状態も必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは制御回路のＴＦＴの１／１００以下で良い。また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【０００９】
さらに、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを用いて作製されるこれらの回路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショルド係数（Ｓ値）などの値を所定の範囲内とする必要がある。そのためには、ＴＦＴを構造面からと構成する材料面からとの両面から検討する必要がある。
【００１０】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【００１１】
【課題を解決するための手段】
製造コストの低減および歩留まりを実現するためには、工程数を削減することが一つの手段として適用できる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１２】
そして、フォトマスク数を削減しながらも、各種回路に配置されるＴＦＴの構造をその回路の機能に応じて適切なものとする。具体的には、スイッチング素子用のＴＦＴは、動作速度よりもオフ電流値を低減させることに重点を置いた構造が望ましい。そのような構造として、マルチゲート構造を採用する。一方、高速動作が要求される駆動回路に設けられるＴＦＴは、動作速度を高めることと、それと同時に顕著な問題となるホットキャリア注入による劣化を抑制することに重点を置いた構造が望ましい。そのような構造として、ＴＦＴのＬＤＤ領域に工夫を加える。即ち、チャネル形成領域とドレイン領域との間に設けられるＬＤＤ領域において、ドレイン領域に近づくにつれて徐々に導電型制御用の不純物元素の濃度が高くなるような濃度勾配を持たせる点に特徴がある。この構成は、ドレイン領域近傍の空乏層において、電界が集中するのを緩和する効果がより顕著となる。
【００１３】
このような不純物元素の濃度勾配を有するＬＤＤ領域を形成するために、本発明では、イオン化した導電型制御用の不純物元素を、電界で加速してゲート電極とゲート絶縁膜（本発明では、ゲート電極と半導体層とに密接してその両者の間に設けられるゲート絶縁膜と、該ゲート絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。そして、本発明のスルードープ法においてゲート電極の形状は、ゲート電極の端部において端部から内側に向かって徐々に厚さが増加するいわゆるテーパー形状とする。ゲート電極をテーパー形状としてスルードープ法を行うことで、ゲート電極の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することができる。
【００１４】
ゲート電極を形成する材料は耐熱性導電性材料を用い、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは合金から形成する。このような耐熱性導電性材料を高速でかつ精度良エッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１５】
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６００号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として、高周波電力をインピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここで、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
【００１６】
このようなＩＣＰを用いたプラズマ処理装置（例えば、エッチング装置）の構造概略図を図２０（Ａ）に示す。反応空間の上部に設けられた石英板９０５上にアンテナコイル９０３を配置して、マッチングボックス９０７を介して第1の高周波電源９０１に接続されている。第1の高周波電源９０１は６〜６０MHz、代表的には１３．５６MHzを適用する。被処理物となる基板９０６を保持する下部電極９０４には第２の高周波電源９０２がマッチングボックス９１２を介して接続されている。第２の高周波電源９０２は１００kHz〜６０MHz（例えば、６〜２９MHz）とする。アンテナコイル９０３に高周波電力が印加されると、アンテナコイル９０３に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生する（式１）。そして、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅが生じる（式２）。
【００１７】
【数１】
【００１８】
【数２】
【００１９】
この誘導電界Ｅで電子がθ方向に加速されてガス分子と衝突し、プラズマが生成される。誘導電界の方向がθ方向なので、荷電粒子が反応室の壁や基板に衝突してエネルギーを消失させる確立が低くなる。また、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及ばないので、平板状に広がった高密度プラズマ領域が形成される。そして、下部電極９０４に印加する高周波電力を調整することによって、プラズマ密度と基板９０６にかかるバイアス電圧を独立に制御することができる。また、被処理物の材料に応じて印加する高周波電力の周波数を異ならせることも可能となる。
【００２０】
ＩＣＰで高密度プラズマを得る為にはアンテナコイルに流れる高周波電流Ｊを低損失で流す必要があり、そのインダクタンスを低下させなければならない。その為に、アンテナコイルを分割した方式とすることが有効となる。図２０（Ｂ）はそのような構成を示す図であり、石英板９１１上に４本の渦巻き状コイル（マルチスパイラルコイル）９１０を配置して、マッチングボックス９０９を介して第1の高周波電源９０８に接続されている。このとき、各コイルの１本当たりの長さを高周波の波長の１／４の正数倍としておくと、コイルに定在波が立ち発生する電圧のピーク値を高めることができる。
【００２１】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。図２１は、ガラス基板上に所定のパターンに形成されたＷ膜について、そのパターン端部のテーパー形状について調べた結果を示す。ここで、テーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とが角度として定義する（図４においてθ１で示す角度）。ここでは、共通条件として放電電力（コイルに印加する高周波電力、１３．５６MHz）を３．２W/cm2、圧力１．０ＰａとしてエッチングガスにＣＦ4とＣｌ2を用いた。図２１（Ａ）はテーパー部の角度について、基板側にかけるバイアス電力（１３．５６MHz）依存性を示す。エッチングガスの流量はＣＦ4、Ｃｌ2共に３０SCCMとした。テーパー部の角度はバイアス電力が１２８〜３８４mW/cm2の範囲で７０〜２０°まで変化させることが可能であることが明らかとなった。
【００２２】
図２５はエッチングされたＷ膜の形状を示す電子顕微鏡写真である。図２５（Ａ）は基板側に印加したバイアス電力が１２８mW/cm2の場合であり、同図（Ｂ）は１９２mW/cm2、同図（Ｃ）は２５６mW/cm2の場合をそれぞれ示している。図２６から明らかなように基板側に印加するバイアス電力が大きくなるに従ってテーパー角が小さくなっている。
【００２３】
また、図２１（Ｂ）はテーパー部の角度のエッチングガス流量比依存性について調べた結果を示す。ＣＦ4とＣｌ2の合計の流量を６０SCCMとして、ＣＦ4のみを２０〜４０SCCMの範囲で変化させた。このときバイアス電力は１２８mW/cm2とした。その結果、テーパー部の角度は６０〜８０°まで変化させることが可能であった。
【００２４】
このようにテーパー部の角度は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００２５】
表１はゲート電極を形成する前記耐熱性導電性材料のＩＣＰエッチング装置における加工特性を示す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材料としてしばしば用いられるモリブデンータングステン（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt%）の例を示す。表１にはエッチング速度、適用するエッチングガス、およびゲート電極の下地となるゲート絶縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒化シリコン膜であり、ここで選択比はゲート絶縁膜のエッチング速度に対するそれぞれの材料のエッチング速度の割合として定義する。
【００２６】
【表１】
【００２７】
Ｔａ膜のエッチング速度は１４０〜１６０nm/minで選択比も６〜８が選られ、Ｗ膜のエッチング速度７０〜９０nm/min、また選択比２〜４に対して優れた値となっている。従って、被加工性という観点からはＴａ膜も適しているが、表中に示さない値として、抵抗率が２０〜３０μΩcmであり、Ｗ膜の１０〜１６μΩcmに比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金はエッチング速度が４０〜６０nm/minと遅く、また選択比は０．１〜２となりこの材料は被加工性という観点から必ずしも適していないことが覗われる。このように、表１からはＴａ膜が最も良い結果を示していることがわかるが、前述のように抵抗率を考慮するとＷ膜が総合的には適していると判断される。
【００２８】
ここでは、Ｗ膜を一例として示したが、前記耐熱性導電性材料についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。そして、このような方法を適用してゲート電極を設け、スルードープ法を行うことで、ゲート電極の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することが可能となる。
【００２９】
このような手段を用い、本発明の構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設けた半導体装置において、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第３の不純物領域と、該第３の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第４の不純物領域とを有し、前記画素ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記第１の不純物領域の一導伝型の不純物元素の濃度と、第３の不純物領域の一導伝型とは反対の導伝型の不純物元素の濃度とは、該不純物領域が接するチャネル形成領域から遠ざかるにつれて高くなるように設けられ、前記画素部に設けた画素電極は光反射性表面を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴに接続していることを特徴としている。或いは、前記画素部に設けた画素電極は光透過性を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していることを特徴としている。
【００３０】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置であって、一方の基板には画素部と該画素部の周辺に駆動回路が形成され、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第３の不純物領域と、該第３の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第４の不純物領域とを有し、前記画素ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記第１の不純物領域の一導伝型の不純物元素の濃度と、第３の不純物領域の一導伝型とは反対の導伝型の不純物元素の濃度とは、該不純物領域が接するチャネル形成領域から遠ざかるにつれて高くなるように設けられ、前記画素部に設けた画素電極は光反射性表面を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴに接続していて、透明導電膜が形成された他方の基板と、前記前記第２の層間絶縁膜とに設けられた開孔に重ねて形成された少なくとも一つの柱状スペーサを介して貼合わされていることを特徴としている。或いは、前記画素部に設けた画素電極は光透過性を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していて、透明導電膜が形成された他方の基板と、前記前記第２の層間絶縁膜とに設けられた開孔に重ねて形成された少なくとも一つの柱状スペーサを介して貼合わされていることを特徴としている。前記ゲート電極のテーパー部の角度は５〜３５°で設ける。
【００３１】
本発明の半導体装置の作製方法に関する構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設けた半導体装置において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極を形成する第５の工程と、少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃度勾配を有する第１の不純物領域を形成する第６の工程と、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して第２の不純物領域を形成する第７の工程と、前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する第３の不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、第４の不純物領域とを同時に形成する第８の工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜を形成する第９の工程と、該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の層間絶縁膜を形成する第１０の工程と、前記画素ＴＦＴに接続する光反射性表面を有する画素電極を、前記第２の層間絶縁膜上に形成する第１１の工程とを有することを特徴としている。或いは、画素電極を透明導電膜で形成し、前記画素ＴＦＴに接続する導電性金属配線と接続する工程を適用しても良い。
【００３２】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置の作製方法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記一方の基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極を形成する第５の工程と、少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃度勾配を有する第１の不純物領域を形成する第６の工程と、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して第２の不純物領域を形成する第７の工程と、前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する第３の不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、第４の不純物領域とを同時に形成する第８の工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜を形成する第９の工程と、該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の層間絶縁膜を形成する第１０の工程と、前記第２の層間絶縁膜と第１の層間絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する光反射性表面を有する画素電極を前記第２の層間絶縁膜上に形成する第１１の工程と、他方の基板は少なくとも透明導電膜を形成する第１２の工程と、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して、前記一方の基板と前記他方の基板を貼合わせる第１３の工程とを有することを特徴としている。或いは、前記第２の層間絶縁膜と第１の層間絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する導電性金属配線を形成する工程と、前記第２の層間絶縁膜上に該金属配線に接続する透明導電膜から成る画素電極を形成する工程とを適用することもできる。
【００３３】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
【００３４】
[実施例１]
本発明の実施例を図１〜図３を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００３５】
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００３６】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとする。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００３７】
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００３８】
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５nmの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００３９】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００４０】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００４１】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Hzとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【００４２】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１（Ｃ）に示すように島状半導体層１０４〜１０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００４３】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００４４】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製される酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００４５】
そして、図１（Ｄ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、ゲート電極にはこのような耐熱性導電性材料を用い、導電性の窒化物金属膜から成る導電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ｂ）１１１はＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ａ）１１０は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、チタンシリサイドを適用しても良い。導電層（Ｂ）１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ppm以下とすると良かった。例えば、Ｗは酸素濃度を３０ppm以下とすることで２０μΩcm以下の比抵抗値を実現することができる。
【００４６】
導電層（Ａ）１１０は１０〜５０nm（好ましくは２０〜３０nm）とし、導電層（Ｂ）１１１は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。Ｗをゲート電極として形成する場合には、Ｗをターゲットとしたスパッタ法で、Ａｒガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）１１０をＷＮ膜で５０nmの厚さに形成し、導電層（Ｂ）１１１をＷ膜で２５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができる。
【００４７】
一方、導電層（Ａ）１１０にＴａＮ膜を、導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。ＴａＮ膜はＴａをターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。尚、図示しないが、導電層（Ａ）１１０の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００４８】
本実施例では、ゲート電極を形成するために導電層（Ａ）１１０をＷＮ膜で、導電層（Ｂ）１１１をＷ膜で形成した。次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストマスク１１２〜１１７を形成し、導電層（Ａ）１１０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３を形成する。ゲート電極１１８〜１２２と容量配線１２３は、導電層（Ａ）から成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体として形成されている（図２（Ａ））。
【００４９】
このとき少なくともゲート電極１１８〜１２２の端部にテーパー部が形成されるようにエッチングする。このエッチング加工はＩＣＰエッチング装置により行う。その技術の詳細は前述の如くである。具体的なエッチング条件として、エッチングガスにＣＦ4とＣｌ2の混合ガスを用いその流量をそれぞれ３０SCCMとして、放電電力３．２W/cm2(13.56MHz)、バイアス電力２２４mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行った。このようなエッチング条件によって、ゲート電極１１８〜１２２の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は５〜３５°、好ましくは１０〜２５°とする。テーパー部の角度は、図４でθ１として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する第１の不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ１は、テーパー部の長さ（ＷＧ）とテーパー部の厚さ（ＨＧ）を用いてＴａｎ（θ１）＝ＨＧ／ＷＧで表される。
【００５０】
また、残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増しするオーバーエッチングを施すものとする。しかし、この時に下地とのエッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜１０９）の選択比は表１で示したように２〜４（代表的には３）であるので、このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされて実質的に薄くなり、新たな形状のゲート絶縁膜１３０が形成される。
【００５１】
そして、画素ＴＦＴおよび駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ゲート電極の形成に用いたレジストマスク１１２〜１１７をそのまま残し、端部にテーパー部を有するゲート電極１１８〜１２２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ここでは、ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０keVとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により半導体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms/cm3の濃度範囲で添加する。このようにして、図２（Ｂ）に示すように島状半導体層に第１の不純物領域１２４〜１２９を形成する。
【００５２】
この工程において、第１の不純物領域１２４〜１２８の少なくともゲート電極１１８〜１２２に重なった部分に含まれるリン（Ｐ）の濃度勾配は、ゲート電極１１８〜１２２のテーパー部の膜厚変化を反映する。即ち、第１の不純物領域１２４〜１２８へ添加されるリン（Ｐ）の濃度は、ゲート電極に重なる領域において、ゲート電極の端部に向かって徐々に濃度が高くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。尚、図２（Ｂ）では第１の不純物領域１２４〜１２９の端部を斜めに図示しているが、これはリン（Ｐ）が添加された領域を直接的に示しているのではなく、上述のようにリンの濃度変化がゲート電極１１８〜１２２のテーパー部の形状に沿って変化していることを表している。
【００５３】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する第２の不純物領域の形成を行う（ｎ＋ドープ工程）。レジストのマスク１１２〜１１７を残し、今度はゲート電極１１８〜１２２がリン（Ｐ）を遮蔽するマスクとなるように、イオンドープ法において１０〜３０ｋｅＶの低加速電圧の条件で添加する。このようにして第２の不純物領域１３１〜１３６を形成する。この領域におけるゲート絶縁膜１３０は、前述のようにゲート電極の加工においてオーバーエッチングが施されるため、当初の膜厚である１２０ｎｍから薄くなり、７０〜１００ｎｍとなっている。そのためこのような低加速電圧の条件でも良好にリン（Ｐ）を添加することができる。そして、この領域のリン（Ｐ）の濃度は１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲となるようにする（図２（Ｃ））。
【００５４】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする第４の不純物領域１４０、１４１を形成する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストマスク１３７〜１３９を形成し全面を被覆しておく。ここで形成される不純物領域１４０、１４１はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない第４の不純物領域１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21atoms/cm3となるようにする。また、ゲート電極と重なる不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に第３の不純物領域として形成され、少なくとも１．５×１０19atoms/cm3以上の濃度とする。この第４の不純物領域１４０ａ、１４１ａおよび第３の不純物領域１４０ｂ、１４１ｂには、前工程においてリン（Ｐ）が添加されていて、第４の不純物領域１４０ａ、１４１ａには１×１０20〜１×１０21atoms/cm3の濃度で、第３の不純物領域１４０ｂ、１４１ｂには１×１０16〜１×１０19atoms/cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５５】
その後、図３（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜１４２を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１４２は無機絶縁物材料から形成する。第１の層間絶縁膜１４２の膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【００５６】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行う。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
【００５７】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【００５８】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる第２の層間絶縁膜１４３を１．０〜２．０μmの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンを用い３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートを用い８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンを用い２５０℃で６０分焼成して形成することができる。
【００５９】
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１４２として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００６０】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１４３をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１４２をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１３０をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００６１】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース配線１４４〜１４８とドレイン配線１４９〜１５３を形成する。ここで、ドレイン配線１５３は画素電極として機能するものである。ドレイン配線１５４は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図３（Ｃ）において１４４ａ〜１５４ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図３（Ｃ）において１４４ｂ〜１５４ｂで示す）する。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【００６２】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型ＴＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００６３】
駆動回路の第１のｐチャネル型ＴＦＴ（Ａ）２００ａには、島状半導体層１０４にチャネル形成領域２０６、ゲート電極と重なるＬＤＤ領域２０７、第４の不純物領域から成るソース領域２０８、ドレイン領域２０９を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５にチャネル形成領域２１０、第１の不純物領域で形成されゲート電極１１９と重なるＬＤＤ領域２１１、第２の不純物領域で形成するソース領域２１２、ドレイン領域２１３を有している。チャネル長３〜７μｍに対して、ゲート電極１１９と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜１．５μm、好ましくは０．３〜０．８μmとする。このＬovの長さはゲート電極１１９の厚さとテーパー部の角度θ１から制御する。
【００６４】
このＬＤＤ領域について図４を用いて説明する。図４に示すのは、図３（Ｃ）の第１のｎチャネル型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領域２１１はテーパー部２６１の下に形成される。このとき、ＬＤＤ領域におけるリン（Ｐ）の濃度分布は２３２の曲線で示されるようにチャネル形成領域２１１から遠ざかるにつれて増加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部２６１の角度θ１やゲート電極１１９の厚さによって異なってくる。このように、ゲート電極の端部をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。本発明はこのような不純物領域を積極的に活用する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【００６５】
駆動回路の第２のｐチャネル型ＴＦＴ（Ａ）２０２ａは同様に、島状半導体層１０６にチャネル形成領域２１４、ゲート電極１２０と重なるＬＤＤ領域２１５、第４の不純物領域で形成されるソース領域２１６、ドレイン領域２１７を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半導体層１０７にチャネル形成領域２１８、ゲート電極１２１と重なるＬＤＤ領域２１９、第２の不純物領域で形成するソース領域２２０、ドレイン領域２２１を有している。ＬＤＤ領域２１９は、ＬＤＤ領域２１１と同じ構成とする。画素ＴＦＴ２０４には、島状半導体層１０８にチャネル形成領域２２２ａ、２２２ｂ、第１の不純物領域で形成するＬＤＤ領域２２３ａ、２２３ｂ、第２の不純物領域で形成するソースまたはドレイン領域２２５〜２２７を有している。ＬＤＤ領域２２３ａ、２２３ｂは、ＬＤＤ領域２１１と同じ構成とする。さらに、容量配線１２３と、ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２７に接続する半導体層２２８、２２９とから保持容量２０５が形成されている。図３（Ｃ）では、駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造とし、画素ＴＦＴをダブルゲート構造としたが、これらのＴＦＴはいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【００６６】
図１０は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲート電極１２２は図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半導体層には、図３（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２３０はソース配線１４８とソース領域２２５とのコンタクト部、２３１はドレイン配線１５３とドレイン領域２２７とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層２２８、２２９とゲート絶縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層２２８には、価電子制御を目的とした不純物元素は添加されていない。
【００６７】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。
【００６８】
さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【００６９】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図３（Ｃ）ではこれらの回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａのＬＤＤ領域２１１はホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、図８（Ａ）で示すようにこのロジック回路部のＴＦＴを第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。このＴＦＴは、一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂには、島状半導体層にチャネル形成領域２３６ａ、２３６ｂ、第３の不純物領域から成りゲート電極１１８と重なるＬＤＤ領域２３７ａ、２３７ｂ、第４の不純物領域から成るソース領域２３８とドレイン領域２３９、２４０を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂには、島状半導体層にチャネル形成領域２４１ａ、２４１ｂ、第１の不純物領域で形成されゲート電極１１９と重なるＬＤＤ領域２４２ａ、２４２ｂ、第２の不純物領域で形成するソース領域２４３とドレイン領域２４４、２４５を有している。チャネル長はいずれも３〜７μmとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜１．５μm、好ましくは０．３〜０．８μmとする。
【００７０】
また、アナログスイッチで構成するサンプリング回路には、同様な構成とした第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａを適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、図８（Ｂ）で示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂと第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂで形成しても良い。この第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂは、一対のソース・ドレイン間に３つのゲート電極を設けたトリプルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂには、島状半導体層にチャネル形成領域２４６ａ、２４６ｂ、２４６ｃ、第３の不純物領域から成りゲート電極１２０と重なるＬＤＤ領域２４７ａ、２４７ｂ、２４７ｃ、第４の不純物領域から成るソース領域２４９とドレイン領域２５０〜２５２を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂには、島状半導体層にチャネル形成領域２５３ａ、２５３ｂ、第１の不純物領域で形成されゲート電極１２１と重なるＬＤＤ領域２５４ａ、２５４ｂ、第２の不純物領域で形成するソース領域２５５とドレイン領域２５６、２５７を有している。
【００７１】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。そして、本実施例で完成したアクティブマトリクス基板を用いることで反射型の液晶表示装置を作製することができる。
【００７２】
［実施例２］
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した。このような材料を用いる理由は、ゲート電極形成後に導電型の制御を目的として半導体層に添加した不純物元素を４００〜７００℃の熱アニールによって活性化させる必要があり、その工程を実施する上でゲート電極に耐熱性を持たせる必要があるためである。しかしながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ以上の液晶表示装置には必ずしも適していなかった。ゲート電極に接続するゲート配線を同じ材料で形成すると、基板上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためである。
【００７３】
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０mmとなり、１８インチクラスの場合には４６０mmとなる。本実施例ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法について図５を用いて説明する。
【００７４】
まず、実施例１と同様にして図１（Ａ）〜図２（Ｄ）に示す工程を行う。そして導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行う。例えば５００℃で４時間の熱処理を行う。
【００７５】
この熱処理において、ゲート電極１１８〜１２２と容量配線１２３を形成する導電層（Ｂ）１１８ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成される。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１１８〜１２３を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い（図５（Ａ））。
【００７６】
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（Ｄ）は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理して、ゲート配線２３３、２３４と容量配線２３５を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができる。そして第１の層間絶縁膜２６０を実施例１と同様にして形成する（図５（Ｂ））。
【００７７】
その後、実施例１と同様にして有機絶縁物材料から成る第２の層間絶縁膜１４７、ソース配線１４８〜１５１、１６７、ドレイン配線１５３〜１５６、１６８を形成してアクティブマトリクス基板を完成させることができる。図６（Ａ）、（Ｂ）はこの状態の上面図を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。図６（Ａ）、（Ｂ）ではゲート絶縁膜、第１の層間絶縁膜、第２の層間絶縁膜を省略して示しているが、島状半導体層１０４、１０５、１０８の図示されていないソースおよびドレイン領域にソース配線１４４、１４５、１４８とドレイン配線１４９、１５０、１５３がコンタクトホールを介して接続している。また、図６（Ａ）のＤ−Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線２３３はゲート電極１１８、１１９と、またゲート配線２３４はゲート電極１２２と島状半導体層１０４、１０５、１０８の外側で重なるように形成され、導電層（Ｃ）と導電層（Ｄ）が接触して電気的に導通している。このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００７８】
［実施例３］
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図９を用いて説明する。
【００７９】
アクティブマトリクス基板は実施例１と同様に作製する。図９（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン配線２５６を例としてこの構成を図９（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａｌ）膜２５６ｂを３００〜４００nmの厚さで形成し、さらにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極２５７を形成する。画素電極２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、画素ＴＦＴ２０４のドレイン配線２５６と重なる部分を設け電気的な接続を形成している。
【００８０】
図９（Ｃ）では最初に第２の層間絶縁膜１４３上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極２５８を形成した後、ドレイン配線２５９を画素電極２５８と重なる部分を設けて形成した例である。ドレイン配線２５９は、図９（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極２５８はドレイン配線２５９を形成するＴｉ膜２５９ａのみと接触することになる。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
【００８１】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図９（Ａ）、（Ｂ）の構成においてドレイン配線２５６の端面で、Ａｌ膜２５６ｂが画素電極２５７と接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００８２】
実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施例２で示すアクティブマトリクス基板に適用することができる。
【００８３】
［実施例４］
本実施例では、実施例１〜実施例３で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を図１１を用いて説明する。
【００８４】
図１１（Ａ）で示すように、実施例１と同様にして、ガラス基板１１０１上に下地膜１１０２ａ、１１０２ｂ、非晶質構造を有する半導体層１１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ppmの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層１１０４を形成する。触媒元素にはニッケル（Ｎｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【００８５】
そして、図１１（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic％以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１１０５を得ることができる（図１１（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層１１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０cm-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【００８６】
図１２は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、実施例１と同様にして、ガラス基板１２０１上に下地膜１２０２ａ、１２０２ｂ、非晶質構造を有する半導体層１２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層１２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層１２０３の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層１２０３を晒すことによっても形成できる。
【００８７】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層１２０３上に前記触媒元素を含有する層１２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層１２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層１２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにすると良い。
【００８８】
その後、触媒元素を含有する層１２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層１２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層１２０３の表面近傍の触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにしておく。そして、図１２（Ｂ）で示すように、図１１（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層１２０５を得ることができる（図１１（Ｃ））。
【００８９】
図１１または図１２で作製された結晶質半導体層１１０５、１２０５から島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【００９０】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図１３で説明する。ゲッタリングに必要なリン（Ｐ）の濃度は第２の不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１３で示す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析する。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９１】
［実施例５］
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図１４（Ａ）に示すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μmの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、図１５で示すように、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μmとし、平均半径Ｌ１を５〜７μm、平均半径Ｌ１と底部の半径Ｌ２との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【００９２】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１４（Ａ）で示すように、画素部においてはドレイン配線１５３（画素電極）のコンタクト部２３１と重ねてその部分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１４で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【００９３】
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向に対してラビングされない領域が２μm以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形成した構成としても良い。
【００９４】
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１４（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【００９５】
図１６はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリーなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【００９６】
図１４において画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１６で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１６では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１６で示すシール剤６１９は、基板１０１上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【００９７】
このようなアクティブマトリクス型液晶表示装置の構成を図１７の斜視図を用いて説明する。図１７においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられている。
【００９８】
このような構成の液晶表示装置は、実施例１〜３で示したアクティブマトリクス基板を用いて形成することができる。実施例１で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例３で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【００９９】
［実施例６］
図１８は実施例１〜３で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路６０５を含めた総称である。
【０１００】
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【０１０１】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。或いは、図８（Ａ）で示す第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるので図８（Ａ）で示すようなマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【０１０２】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａで形成することが望ましい。或いは、オフ電流値を効果的に低減させるために図８（Ｂ）で示す第２のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第２のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。
【０１０３】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構造を基本とする。
【０１０４】
尚、本実例の構成は、実施例１〜３に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１〜３の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリー回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【０１０５】
［実施例７］
ＩＣＰを用いたゲート電極のエッチング加工を精密に制御することによって、ゲート電極と、ゲート絶縁膜の表面から２０〜５０nmの厚さ分をエッチングすることができる。この時エッチング条件を適宣選択することにより、ゲート電極の端部と、それに接するゲート絶縁膜の領域にテーパー部を形成することができる。
【０１０６】
このようなエッチングは、例えば、図２（Ａ）で示したゲート電極を形成する工程において、レジストマスク１１２〜１１７を設け、最初に基板側にバイアス電力を加えないでＷ膜およびＷＮ膜をエッチングする。この場合レジストマスクは殆ど侵蝕されないで残る。そして、ゲート絶縁膜がほぼ露呈した段階で、バイアス電力を印加することにより、レジストマスクがエッチングされその端部から後退してＷ膜のテーパーエッチングが成される。Ｗ膜に対するレジストの選択比（レジストのエッチング速度／Ｗ膜のエッチング速度）はバイアス電力の増加と共に小さくなり、即ちレジストマスクが速くエッチングされる。
【０１０７】
こうしたエッチング方法を用い、実施例１の工程に従って作製したＴＦＴを図１９を用いて説明する。図１９（Ａ）は完成したＴＦＴの断面図であり、実施例１と同様にして、基板６０１、下地膜６０２（酸化窒化シリコン膜６０２ａと酸化窒化水素化シリコン膜６０２ｂ）、島状半導体層６０３、６０４が設けられている。そして、ゲート絶縁膜６０５はテーパー部を有するゲート電極６０６、６０７の端部の近傍において徐々に膜厚が変化するテーパー部を有して形成される。第１の層間絶縁膜６０８、第２の層間絶縁膜６０９、ソース配線６１０、６１３、ドレイン配線６１１、６１２は実施例１と同様にして形成する。このようなエッチング条件によって、ゲート電極６０６、６０７の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は２５〜３５°、好ましくは３０°となる。この角度はＬＤＤ領域を形成する第１の不純物領域の濃度勾配に大きく影響する。尚、図１９（Ｂ）で示すように、テーパー部の角度θ１は、ゲート電極のテーパー部の長さ（ＷＧ１）とテーパー部の厚さ（ＨＧ１）を用いてＴａｎ（θ１）＝ＨＧ１／ＷＧ１で表され、θ２は、ゲート絶縁膜のテーパー部の長さ（ＷＧ２）とテーパー部の厚さ（ＨＧ２）を用いてＴａｎ（θ２）＝ＨＧ２／ＷＧ２で表される。
【０１０８】
ｎチャネル型ＴＦＴにおいてＬＤＤ領域を形成する第１の不純物領域はイオンドープ法により行う。導電型を制御する不純物元素は、テーパー部を有するゲート電極６０６、６０７とテーパー部を有するゲート絶縁膜を通過させてその下の半導体層に添加する。ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０keVとして行う。また、ドーズ量を１×１０15〜５×１０15atoms/cm2とし、加速電圧を１０〜３０keVとして、ソース領域またはドレイン領域を形成する第２の不純物領域の形成を行う。そして、第３のｎチャネル型ＴＦＴ６１５にはチャネル形成領域６２１、第１の不純物領域で形成され、ゲート電極に重なるＬＤＤ領域６２２と重ならないＬＤＤ領域６２３、第２の不純物領域から成るソース領域６２４、ドレイン領域６２４が形成される。
【０１０９】
このＬＤＤ領域について図１９（Ｂ）を用いて説明する。図１９（Ｂ）で示すのは、図１９（Ａ）の第３のｎチャネル型ＴＦＴ６１５の部分拡大図である。ＬＤＤ領域６２２はゲート電極のテーパー部６２８の下に形成される。また、ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、両者のＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。そして、ＬＤＤ領域６２２の不純物濃度において、その最低濃度範囲を１×１０16〜１×１０17atoms/cm3とし、最高濃度範囲を１×１０17〜１×１０18atoms/cm3とする。また、ＬＤＤ領域６２３の不純物濃度において、その最低濃度範囲を１×１０17〜１×１０18atoms/cm3とし、最高濃度範囲を1×１０19〜１×１０20atoms/cm3とする。このような不純物領域を設けることにより、ｎチャネル型ＴＦＴにおいてドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができると同時にオフ電流値を低減させることを可能としている。
【０１１０】
一方、ｐチャネル型ＴＦＴにおける不純物領域は、ドーズ量を２×１０15〜１×１０16atoms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。そして、第３のｐチャネル型ＴＦＴ６１４にはチャネル形成領域６１６、第３の不純物領域から形成される、ゲート電極に重なるＬＤＤ領域６１７と重ならないＬＤＤ領域６１８、第４の不純物領域から成るソース領域６１９、ドレイン領域６２０が形成される。そして、ＬＤＤ領域６１７の不純物濃度において、その最低濃度範囲を２×１０16〜３×１０17atoms/cm3とし、最高濃度範囲を２×１０17〜３×１０18atoms/cm3とする。また、ＬＤＤ領域６１８の不純物濃度において、その最低濃度範囲を２×１０17〜３×１０18atoms/cm3とし、最高濃度範囲を２×１０19〜５×１０20atoms/cm3とする。このような不純物領域を設けることにより、ｐチャネル型ＴＦＴにおいてオフ電流値を低減させることを可能としている。
【０１１１】
［実施例８］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１１２】
図２２（Ａ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１１３】
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバックライトを設けた透過型の液晶表示装置が適している。このような背景から反射型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発されているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。表示装置２２０５はタッチパネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするために設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、その両者の間に光路が形成されている。このタッチパネル３００２を押して光路を遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体として機能させることができる。
【０１１４】
図２２（Ｂ）はハイブリット型の液晶表示装置の画素部の構成であり、画素ＴＦＴ２０４および保持容量２０５上の第２の層間絶縁膜上にドレイン配線２６３と画素電極２６２が設けられている。このような構成は、実施例３を適用すれば形成することができる。ドレイン配線はＴｉ膜とＡｌ膜の積層構造として画素電極を兼ねる構成としている。画素電極２６２は実施例３で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好適に用いることができる。
【０１１５】
図２３（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１１６】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１１７】
図２３（Ｃ）はテレビゲームまたはビデオゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１、コントローラ２３０５、表示装置２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。表示装置２３０３と本体２３０１に組み込まれた表示装置２３０２とは、同じ情報を表示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体２３０４の情報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体２３０１とコントローラ２３０５と表示装置２３０３とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０６、２３０７を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることもできる。
【０１１８】
図２３（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１１９】
図２３（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１２０】
図２４（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２４（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１２１】
なお、図２４（Ｃ）に、図２４（Ａ）および図２４（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２４（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２４（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２４（Ｄ）は図２４（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２４（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１２２】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５の技術を用いて実現することができる。
【０１２３】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【０１２４】
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を５枚のフォトマスクで製造することができる。このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の液晶表示装置を６枚のフォトマスクで製造することができる。
【０１２５】
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば、透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 ｎチャネル型ＴＦＴのＬＤＤ領域の構造を説明する図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 駆動回路のＴＦＴと画素ＴＦＴの構造を示す上面図。
【図７】 駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 駆動回路のＴＦＴの構成を示す断面図。
【図９】 画素ＴＦＴの構成を示す断面図。
【図１０】 画素部の画素を示す上面図。
【図１１】 結晶質半導体層の作製工程を示す断面図。
【図１２】 結晶質半導体層の作製工程を示す断面図。
【図１３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１４】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１５】 柱状スペーサの形状を説明する図。
【図１６】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１７】 液晶表示装置の構造を示す斜視図。
【図１８】 液晶表示装置の回路構成を説明するブロック図。
【図１９】 ＴＦＴの断面図とＬＤＤ領域の構成を説明する図。
【図２０】 ＩＣＰの原理を説明する図。
【図２１】 パターン形成したＷ膜の端部におけるテーパー部の角度とエッチング条件の関係を示すグラフ。
【図２２】 携帯型情報端末の一例を示す図。
【図２３】 半導体装置の一例を示す図。
【図２４】 投影型液晶表示装置の構成を示す図。
【図２５】 パターン形成したＷ膜の端部における形状を示す電子顕微鏡写真。
【発明の属する技術分野】
本発明は絶縁表面を有する基板上に薄膜トランジスタ（以下、ＴＦＴと記す）で構成された回路を有する半導体装置およびその作製方法に関する。特に本発明は、画素部とその周辺に設けられる駆動回路を同一の基板上に設けた液晶表示装置に代表される電気光学装置、および電気光学装置を搭載した電子機器に好適に利用できる技術を提供する。尚、本明細書において半導体装置とは、半導体特性を利用することで機能する装置全般を指し、上記電気光学装置およびその電気光学装置を搭載した電子機器をその範疇に含んでいる。
【０００２】
【従来の技術】
アクティブマトリクス型の液晶表示装置に代表される電気光学装置において、スイッチング素子や能動回路をＴＦＴを用いて構成する技術が開発されている。ＴＦＴはガラスなどの基板上に気相成長法などにより半導体膜を形成し、その半導体膜を活性層として形成する。半導体膜にはシリコンまたはシリコン・ゲルマニウムなどシリコンを主成分とする材料が好適に用いられている。このような半導体膜はその作製法により、非晶質シリコン膜や多結晶シリコンに代表される結晶質シリコン膜などに分類することができた。
【０００３】
非晶質半導体（代表的には非晶質シリコン）膜を活性層としたＴＦＴは、非晶質構造などに起因する電子物性的要因から、数cm2/Vsec以上の電界効果移動度を得ることは不可能であった。そのために、アクティブマトリクス型の液晶表示装置においては、画素部において液晶を駆動するためのスイッチング素子（以下、画素ＴＦＴという）として使用することはできても、画像表示を行うための駆動回路を形成することは不可能であった。従って、駆動回路はＴＡＢ（Tape Automated Bonding）方式やＣＯＧ（Chip on Glass）方式を使ってドライバＩＣなどを実装する技術が用いられていた。
【０００４】
一方、結晶構造を含む半導体（以下、結晶質半導体と記す）膜（代表的には、結晶質シリコン或いは多結晶シリコン）を活性層としたＴＦＴでは、高い電界効果移動度が得られることから各種の機能回路を同一のガラス基板上に形成することが可能となり、画素ＴＦＴの他に駆動回路においてシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などを実現することができた。このような回路は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとから成るＣＭＯＳ回路を基本として形成されていた。このような駆動回路の実装技術が根拠となり、液晶表示装置において軽量化および薄型化を推進するためには、画素部の他に駆動回路を同一基板上に一体形成できる結晶質半導体層を活性層とするＴＦＴが適していることが明らかとなってきた。
【０００５】
【発明が解決しようとする課題】
ＴＦＴの特性から比較すると結晶質半導体層を活性層に適用した方が優れているが、画素ＴＦＴの他に各種回路に対応したＴＦＴを作製するためには、その製造工程が複雑なものとなり工程数が増加してしまう問題があった。工程数の増加は製造コストの増加要因になるばかりか、製造歩留まりを低下させる原因となることは明らかである。
【０００６】
画素ＴＦＴと駆動回路のＴＦＴとでは、それらの回路の動作条件は必ずしも同一ではなく、そのことからＴＦＴに要求される特性も少なからず異なっている。画素ＴＦＴはｎチャネル型ＴＦＴから成り、スイッチング素子として液晶に電圧を印加して駆動させるものである。液晶は交流で駆動させるので、フレーム反転駆動と呼ばれる方式が多く採用されている。この方式では消費電力を低く抑えるために、画素ＴＦＴに要求される特性はオフ電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を十分低くすることである。一方、駆動回路のバッファ回路などは高い駆動電圧が印加されるため、高電圧が印加されても壊れないように耐圧を高めておく必要がある。また電流駆動能力を高めるために、オン電流値（ＴＦＴがオン動作時に流れるドレイン電流）を十分確保する必要がある。
【０００７】
オフ電流値を低減するためのＴＦＴの構造として、低濃度ドレイン（ＬＤＤ：Lightly Doped Drain）構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域を設けたものであり、この領域をＬＤＤ領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ＬＤＤ領域をゲート絶縁膜を介してゲート電極と重ねて配置させた、いわゆるＧＯＬＤ（Gate-drain Overlapped LDD）構造が知られている。このような構造とすることで、ドレイン近傍の高電界が緩和されてホットキャリア注入を防ぎ、劣化現象の防止に有効であることが知られている。
【０００８】
しかし、上記オフ電流値やオン電流値の他にも注目すべき点はある。例えば、画素ＴＦＴと、シフトレジスタ回路やバッファ回路などの駆動回路のＴＦＴとでは、そのバイアス状態も必ずしも同じではない。例えば、画素ＴＦＴにおいてはゲートに大きな逆バイアス（ｎチャネル型ＴＦＴでは負の電圧）が印加されるが、駆動回路のＴＦＴは基本的に逆バイアス状態で動作することはない。また、動作速度に関しても、画素ＴＦＴは制御回路のＴＦＴの１／１００以下で良い。また、ＧＯＬＤ構造はオン電流値の劣化を防ぐ効果は高いが、その反面、通常のＬＤＤ構造と比べてオフ電流値が大きくなってしまう問題があった。従って、画素ＴＦＴに適用するには好ましい構造ではなかった。逆に通常のＬＤＤ構造はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐ効果は低かった。このように、アクティブマトリクス型液晶表示装置のような動作条件の異なる複数の集積回路を有する半導体装置において、全てのＴＦＴを同じ構造で形成することは必ずしも好ましくなかった。このような問題点は、特に結晶質シリコンＴＦＴにおいて、その特性が高まり、またアクティブマトリクス型液晶表示装置に要求される性能が高まるほど顕在化してきた。
【０００９】
さらに、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを用いて作製されるこれらの回路の動作を安定化させるためには、ＴＦＴのしきい値電圧やサブスレショルド係数（Ｓ値）などの値を所定の範囲内とする必要がある。そのためには、ＴＦＴを構造面からと構成する材料面からとの両面から検討する必要がある。
【００１０】
本発明はこのような問題点を解決するための技術であり、ＴＦＴを用いて作製するアクティブマトリクス型の液晶表示装置に代表される電気光学装置ならびに半導体装置において、各種回路に配置されるＴＦＴの構造を、回路の機能に応じて適切なものとすることにより、半導体装置の動作特性および信頼性を向上させ、かつ、低消費電力化を図ると共に、工程数を削減して製造コストの低減および歩留まりの向上を実現することを目的としている。
【００１１】
【課題を解決するための手段】
製造コストの低減および歩留まりを実現するためには、工程数を削減することが一つの手段として適用できる。具体的には、ＴＦＴの製造に要するフォトマスクの枚数を削減することが必要である。フォトマスクはフォトリソグラフィーの技術において、エッチング工程のマスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィーの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１２】
そして、フォトマスク数を削減しながらも、各種回路に配置されるＴＦＴの構造をその回路の機能に応じて適切なものとする。具体的には、スイッチング素子用のＴＦＴは、動作速度よりもオフ電流値を低減させることに重点を置いた構造が望ましい。そのような構造として、マルチゲート構造を採用する。一方、高速動作が要求される駆動回路に設けられるＴＦＴは、動作速度を高めることと、それと同時に顕著な問題となるホットキャリア注入による劣化を抑制することに重点を置いた構造が望ましい。そのような構造として、ＴＦＴのＬＤＤ領域に工夫を加える。即ち、チャネル形成領域とドレイン領域との間に設けられるＬＤＤ領域において、ドレイン領域に近づくにつれて徐々に導電型制御用の不純物元素の濃度が高くなるような濃度勾配を持たせる点に特徴がある。この構成は、ドレイン領域近傍の空乏層において、電界が集中するのを緩和する効果がより顕著となる。
【００１３】
このような不純物元素の濃度勾配を有するＬＤＤ領域を形成するために、本発明では、イオン化した導電型制御用の不純物元素を、電界で加速してゲート電極とゲート絶縁膜（本発明では、ゲート電極と半導体層とに密接してその両者の間に設けられるゲート絶縁膜と、該ゲート絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する）を通過させて、半導体層に添加する方法を用いる。本明細書中において、この不純物元素の添加方法を便宜上「スルードープ法」と呼ぶ。そして、本発明のスルードープ法においてゲート電極の形状は、ゲート電極の端部において端部から内側に向かって徐々に厚さが増加するいわゆるテーパー形状とする。ゲート電極をテーパー形状としてスルードープ法を行うことで、ゲート電極の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することができる。
【００１４】
ゲート電極を形成する材料は耐熱性導電性材料を用い、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選ばれた元素、または前記元素を成分とする化合物或いは合金から形成する。このような耐熱性導電性材料を高速でかつ精度良エッチングして、さらに端部をテーパー形状とするためには、高密度プラズマを用いたドライエッチング法を適用する。高密度プラズマを得る手法にはマイクロ波や誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置が適している。特に、ＩＣＰエッチング装置はプラズマの制御が容易であり、処理基板の大面積化にも対応できる。
【００１５】
ＩＣＰを用いたプラズマ処理方法やプラズマ処理装置に関しては特開平９−２９３６００号公報で開示されている。同公報では、プラズマ処理を高精度に行うための手段として、高周波電力をインピーダンス整合器を介して４本の渦巻き状コイル部分が並列に接続されてなるマルチスパイラルコイルに印加してプラズマを形成する方法を用いている。ここで、各コイル部分の１本当たりの長さは、高周波の波長の１／４倍としている。さらに、被処理物を保持する下部電極にも、別途高周波電力を印加してバイアス電圧を付加する構成としている。
【００１６】
このようなＩＣＰを用いたプラズマ処理装置（例えば、エッチング装置）の構造概略図を図２０（Ａ）に示す。反応空間の上部に設けられた石英板９０５上にアンテナコイル９０３を配置して、マッチングボックス９０７を介して第1の高周波電源９０１に接続されている。第1の高周波電源９０１は６〜６０MHz、代表的には１３．５６MHzを適用する。被処理物となる基板９０６を保持する下部電極９０４には第２の高周波電源９０２がマッチングボックス９１２を介して接続されている。第２の高周波電源９０２は１００kHz〜６０MHz（例えば、６〜２９MHz）とする。アンテナコイル９０３に高周波電力が印加されると、アンテナコイル９０３に高周波電流Ｊがθ方向に流れ、Ｚ方向に磁界Ｂが発生する（式１）。そして、ファラデーの電磁誘導の法則に従い、θ方向に誘導電界Ｅが生じる（式２）。
【００１７】
【数１】
【数２】
この誘導電界Ｅで電子がθ方向に加速されてガス分子と衝突し、プラズマが生成される。誘導電界の方向がθ方向なので、荷電粒子が反応室の壁や基板に衝突してエネルギーを消失させる確立が低くなる。また、アンテナコイル９０３の下方へは、磁界Ｂが殆ど及ばないので、平板状に広がった高密度プラズマ領域が形成される。そして、下部電極９０４に印加する高周波電力を調整することによって、プラズマ密度と基板９０６にかかるバイアス電圧を独立に制御することができる。また、被処理物の材料に応じて印加する高周波電力の周波数を異ならせることも可能となる。
【００２０】
ＩＣＰで高密度プラズマを得る為にはアンテナコイルに流れる高周波電流Ｊを低損失で流す必要があり、そのインダクタンスを低下させなければならない。その為に、アンテナコイルを分割した方式とすることが有効となる。図２０（Ｂ）はそのような構成を示す図であり、石英板９１１上に４本の渦巻き状コイル（マルチスパイラルコイル）９１０を配置して、マッチングボックス９０９を介して第1の高周波電源９０８に接続されている。このとき、各コイルの１本当たりの長さを高周波の波長の１／４の正数倍としておくと、コイルに定在波が立ち発生する電圧のピーク値を高めることができる。
【００２１】
このようなマルチスパイラルコイルを適用したＩＣＰを用いたエッチング装置を用いると、前記耐熱性導電性材料のエッチングを良好に行うことができる。ここでは、松下電器産業（株）製のＩＣＰを用いたドライエッチング装置（Model Ｅ６４５−□ＩＣＰ）を用いた。図２１は、ガラス基板上に所定のパターンに形成されたＷ膜について、そのパターン端部のテーパー形状について調べた結果を示す。ここで、テーパー部の角度は基板表面（水平面）とテーパー部の傾斜部とが角度として定義する（図４においてθ１で示す角度）。ここでは、共通条件として放電電力（コイルに印加する高周波電力、１３．５６MHz）を３．２W/cm2、圧力１．０ＰａとしてエッチングガスにＣＦ4とＣｌ2を用いた。図２１（Ａ）はテーパー部の角度について、基板側にかけるバイアス電力（１３．５６MHz）依存性を示す。エッチングガスの流量はＣＦ4、Ｃｌ2共に３０SCCMとした。テーパー部の角度はバイアス電力が１２８〜３８４mW/cm2の範囲で７０〜２０°まで変化させることが可能であることが明らかとなった。
【００２２】
図２５はエッチングされたＷ膜の形状を示す電子顕微鏡写真である。図２５（Ａ）は基板側に印加したバイアス電力が１２８mW/cm2の場合であり、同図（Ｂ）は１９２mW/cm2、同図（Ｃ）は２５６mW/cm2の場合をそれぞれ示している。図２６から明らかなように基板側に印加するバイアス電力が大きくなるに従ってテーパー角が小さくなっている。
【００２３】
また、図２１（Ｂ）はテーパー部の角度のエッチングガス流量比依存性について調べた結果を示す。ＣＦ4とＣｌ2の合計の流量を６０SCCMとして、ＣＦ4のみを２０〜４０SCCMの範囲で変化させた。このときバイアス電力は１２８mW/cm2とした。その結果、テーパー部の角度は６０〜８０°まで変化させることが可能であった。
【００２４】
このようにテーパー部の角度は基板側にかけるバイアス電力によって大きく変化を示し、バイアス電力をさらに高め、また、圧力を変化させることによりテーパー部の角度を５〜４５°まで変化させることができる。
【００２５】
表１はゲート電極を形成する前記耐熱性導電性材料のＩＣＰエッチング装置における加工特性を示す。ここでは、Ｗ膜とＴａ膜の他に、ゲート電極用の材料としてしばしば用いられるモリブデンータングステン（Ｍｏ−Ｗ）合金（組成比はＭｏ：Ｗ＝４８：５０wt%）の例を示す。表１にはエッチング速度、適用するエッチングガス、およびゲート電極の下地となるゲート絶縁膜との選択比の代表的な値を示す。ゲート絶縁膜はプラズマＣＶＤ法で作製する酸化シリコン膜または酸化窒化シリコン膜であり、ここで選択比はゲート絶縁膜のエッチング速度に対するそれぞれの材料のエッチング速度の割合として定義する。
【００２６】
【表１】
Ｔａ膜のエッチング速度は１４０〜１６０nm/minで選択比も６〜８が選られ、Ｗ膜のエッチング速度７０〜９０nm/min、また選択比２〜４に対して優れた値となっている。従って、被加工性という観点からはＴａ膜も適しているが、表中に示さない値として、抵抗率が２０〜３０μΩcmであり、Ｗ膜の１０〜１６μΩcmに比べて若干高い点が難点となる。一方、Ｍｏ−Ｗ合金はエッチング速度が４０〜６０nm/minと遅く、また選択比は０．１〜２となりこの材料は被加工性という観点から必ずしも適していないことが覗われる。このように、表１からはＴａ膜が最も良い結果を示していることがわかるが、前述のように抵抗率を考慮するとＷ膜が総合的には適していると判断される。
【００２８】
ここでは、Ｗ膜を一例として示したが、前記耐熱性導電性材料についてＩＣＰエッチング装置を用いると、容易にパターンの端部をテーパー形状として加工することができる。そして、このような方法を適用してゲート電極を設け、スルードープ法を行うことで、ゲート電極の厚さにより半導体層に添加される不純物元素の濃度を制御することが可能となり、ＴＦＴのチャネル長方向に渡って不純物元素の濃度が徐々に変化するＬＤＤ領域を形成することが可能となる。
【００２９】
このような手段を用い、本発明の構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設けた半導体装置において、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第３の不純物領域と、該第３の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第４の不純物領域とを有し、前記画素ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記第１の不純物領域の一導伝型の不純物元素の濃度と、第３の不純物領域の一導伝型とは反対の導伝型の不純物元素の濃度とは、該不純物領域が接するチャネル形成領域から遠ざかるにつれて高くなるように設けられ、前記画素部に設けた画素電極は光反射性表面を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴに接続していることを特徴としている。或いは、前記画素部に設けた画素電極は光透過性を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していることを特徴としている。
【００３０】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置であって、一方の基板には画素部と該画素部の周辺に駆動回路が形成され、前記駆動回路のｎチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記駆動回路のｐチャネル型ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第３の不純物領域と、該第３の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第４の不純物領域とを有し、前記画素ＴＦＴは、テーパー部を有するゲート電極が設けられ、チャネル形成領域と、該チャネル形成領域に接し、かつ、該ゲート電極と重なるように設けられＬＤＤ領域を形成する第１の不純物領域と、該第１の不純物領域の外側に設けられソース領域またはドレイン領域を形成する第２の不純物領域とを有し、前記第１の不純物領域の一導伝型の不純物元素の濃度と、第３の不純物領域の一導伝型とは反対の導伝型の不純物元素の濃度とは、該不純物領域が接するチャネル形成領域から遠ざかるにつれて高くなるように設けられ、前記画素部に設けた画素電極は光反射性表面を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して、前記画素ＴＦＴに接続していて、透明導電膜が形成された他方の基板と、前記前記第２の層間絶縁膜とに設けられた開孔に重ねて形成された少なくとも一つの柱状スペーサを介して貼合わされていることを特徴としている。或いは、前記画素部に設けた画素電極は光透過性を有し、有機絶縁物材料からなる第２の層間絶縁膜上に形成され、少なくとも、前記画素ＴＦＴのゲート電極の上方に設けた無機絶縁物材料から成る第１の層間絶縁膜と、該絶縁膜上に密接して形成された前記第２の層間絶縁膜とに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していて、透明導電膜が形成された他方の基板と、前記前記第２の層間絶縁膜とに設けられた開孔に重ねて形成された少なくとも一つの柱状スペーサを介して貼合わされていることを特徴としている。前記ゲート電極のテーパー部の角度は５〜３５°で設ける。
【００３１】
本発明の半導体装置の作製方法に関する構成は、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを有する駆動回路を同一の基板上に設けた半導体装置において、前記基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極を形成する第５の工程と、少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃度勾配を有する第１の不純物領域を形成する第６の工程と、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して第２の不純物領域を形成する第７の工程と、前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する第３の不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、第４の不純物領域とを同時に形成する第８の工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜を形成する第９の工程と、該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の層間絶縁膜を形成する第１０の工程と、前記画素ＴＦＴに接続する光反射性表面を有する画素電極を、前記第２の層間絶縁膜上に形成する第１１の工程とを有することを特徴としている。或いは、画素電極を透明導電膜で形成し、前記画素ＴＦＴに接続する導電性金属配線と接続する工程を適用しても良い。
【００３２】
また、他の発明の構成は、一対の基板間に液晶を挟持した半導体装置の作製方法において、画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを一方の基板は、前記一方の基板上に結晶構造を含む半導体層を形成する第１の工程と、前記結晶構造を含む半導体層を選択的にエッチングして複数の島状半導体層を形成する第２の工程と、前記島状半導体層に接してゲート絶縁膜を形成する第３の工程と、前記ゲート絶縁膜上に耐熱性導電性材料から成る導電層を形成する第４の工程と、前記導電層を選択的にエッチングして、テーパー部を有するゲート電極を形成する第５の工程と、少なくとも、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｎ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｎ型を付与する不純物元素の濃度勾配を有する第１の不純物領域を形成する第６の工程と、前記駆動回路のｎチャネル型ＴＦＴおよび前記画素ＴＦＴを形成する前記島状半導体層に、前記ゲート電極をマスクとしてｎ型を付与する不純物元素を添加して第２の不純物領域を形成する第７の工程と、前記駆動回路のｐチャネル型ＴＦＴを形成する前記島状半導体層に、前記ゲート電極のテーパー部と前記ゲート絶縁膜を通してｐ型を付与する不純物元素を添加して、前記基板と平行な方向において該ｐ型を付与する不純物元素の濃度勾配を有する第３の不純物領域と、前記ゲート電極のテーパー部を介しないでｐ型を付与する不純物元素を添加して、第４の不純物領域とを同時に形成する第８の工程と、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとの上方に、無機絶縁物材料から成る第１の層間絶縁膜を形成する第９の工程と、該第１の層間絶縁膜に密接して有機絶縁物材料からなる第２の層間絶縁膜を形成する第１０の工程と、前記第２の層間絶縁膜と第１の層間絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する光反射性表面を有する画素電極を前記第２の層間絶縁膜上に形成する第１１の工程と、他方の基板は少なくとも透明導電膜を形成する第１２の工程と、前記開孔に重ねて形成された少なくとも一つの柱状スペーサを介して、前記一方の基板と前記他方の基板を貼合わせる第１３の工程とを有することを特徴としている。或いは、前記第２の層間絶縁膜と第１の層間絶縁膜とに設けられた開孔を介して前記画素ＴＦＴに接続する導電性金属配線を形成する工程と、前記第２の層間絶縁膜上に該金属配線に接続する透明導電膜から成る画素電極を形成する工程とを適用することもできる。
【００３３】
【発明の実施の形態】
本発明の実施の形態について、以下に示す実施例により詳細な説明を行う。
【００３４】
[実施例１]
本発明の実施例を図１〜図３を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、画素部の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。
【００３５】
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００nm（好ましくは１００〜１５０nm）の厚さに積層形成する。ここでは下地膜１０２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させて形成しても良い。
【００３６】
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとする。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
【００３７】
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
【００３８】
次に、２５〜８０nm（好ましくは３０〜６０nm）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５nmの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体層や微結晶半導体膜があり、非晶質シリコン・ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００３９】
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atomic％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
【００４０】
また、プラズマＣＶＤ法で非晶質シリコン膜の形成工程において、反応ガスにＳｉＨ4とアルゴン（Ａｒ）を用い、成膜時の基板温度を４００〜４５０℃として形成すると、非晶質シリコン膜の含有水素濃度を５atomic%以下にすることもできる。このような場合において水素を放出させるための熱処理は不要となる。
【００４１】
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Hzとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
【００４２】
そして、結晶質半導体層１０３ｂ上に第１のフォトマスク（ＰＭ１）を用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、図１（Ｃ）に示すように島状半導体層１０４〜１０８を形成する。結晶質シリコン膜のドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。
【００４３】
このような島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms/cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法（或いはイオンシャワードーピング法）を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。
【００４４】
ゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０nmとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０nmの厚さで酸化窒化シリコン膜から形成する。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製される酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Ortho Silicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製された酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００４５】
そして、図１（Ｄ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。例えば、ゲート電極にはこのような耐熱性導電性材料を用い、導電性の窒化物金属膜から成る導電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ｂ）１１１はＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜で形成すれば良く、導電層（Ａ）１１０は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、チタンシリサイドを適用しても良い。導電層（Ｂ）１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ppm以下とすると良かった。例えば、Ｗは酸素濃度を３０ppm以下とすることで２０μΩcm以下の比抵抗値を実現することができる。
【００４６】
導電層（Ａ）１１０は１０〜５０nm（好ましくは２０〜３０nm）とし、導電層（Ｂ）１１１は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。Ｗをゲート電極として形成する場合には、Ｗをターゲットとしたスパッタ法で、Ａｒガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）１１０をＷＮ膜で５０nmの厚さに形成し、導電層（Ｂ）１１１をＷ膜で２５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩcm以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩcmを実現することができる。
【００４７】
一方、導電層（Ａ）１１０にＴａＮ膜を、導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。ＴａＮ膜はＴａをターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られる。尚、図示しないが、導電層（Ａ）１１０の下に２〜２０nm程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
【００４８】
本実施例では、ゲート電極を形成するために導電層（Ａ）１１０をＷＮ膜で、導電層（Ｂ）１１１をＷ膜で形成した。次に、第２のフォトマスク（ＰＭ２）を用い、フォトリソグラフィーの技術を使用してレジストマスク１１２〜１１７を形成し、導電層（Ａ）１１０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３を形成する。ゲート電極１１８〜１２２と容量配線１２３は、導電層（Ａ）から成る１１８ａ〜１２３ａと、導電層（Ｂ）から成る１１８ｂ〜１２３ｂとが一体として形成されている（図２（Ａ））。
【００４９】
このとき少なくともゲート電極１１８〜１２２の端部にテーパー部が形成されるようにエッチングする。このエッチング加工はＩＣＰエッチング装置により行う。その技術の詳細は前述の如くである。具体的なエッチング条件として、エッチングガスにＣＦ4とＣｌ2の混合ガスを用いその流量をそれぞれ３０SCCMとして、放電電力３．２W/cm2(13.56MHz)、バイアス電力２２４mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行った。このようなエッチング条件によって、ゲート電極１１８〜１２２の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は５〜３５°、好ましくは１０〜２５°とする。テーパー部の角度は、図４でθ１として示す部分の角度である。この角度は、後にＬＤＤ領域を形成する第１の不純物領域の濃度勾配に大きく影響する。尚、テーパー部の角度θ１は、テーパー部の長さ（ＷＧ）とテーパー部の厚さ（ＨＧ）を用いてＴａｎ（θ１）＝ＨＧ／ＷＧで表される。
【００５０】
また、残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増しするオーバーエッチングを施すものとする。しかし、この時に下地とのエッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜１０９）の選択比は表１で示したように２〜４（代表的には３）であるので、このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされて実質的に薄くなり、新たな形状のゲート絶縁膜１３０が形成される。
【００５１】
そして、画素ＴＦＴおよび駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ゲート電極の形成に用いたレジストマスク１１２〜１１７をそのまま残し、端部にテーパー部を有するゲート電極１１８〜１２２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ここでは、ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０keVとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により半導体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms/cm3の濃度範囲で添加する。このようにして、図２（Ｂ）に示すように島状半導体層に第１の不純物領域１２４〜１２９を形成する。
【００５２】
この工程において、第１の不純物領域１２４〜１２８の少なくともゲート電極１１８〜１２２に重なった部分に含まれるリン（Ｐ）の濃度勾配は、ゲート電極１１８〜１２２のテーパー部の膜厚変化を反映する。即ち、第１の不純物領域１２４〜１２８へ添加されるリン（Ｐ）の濃度は、ゲート電極に重なる領域において、ゲート電極の端部に向かって徐々に濃度が高くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。尚、図２（Ｂ）では第１の不純物領域１２４〜１２９の端部を斜めに図示しているが、これはリン（Ｐ）が添加された領域を直接的に示しているのではなく、上述のようにリンの濃度変化がゲート電極１１８〜１２２のテーパー部の形状に沿って変化していることを表している。
【００５３】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する第２の不純物領域の形成を行う（ｎ＋ドープ工程）。レジストのマスク１１２〜１１７を残し、今度はゲート電極１１８〜１２２がリン（Ｐ）を遮蔽するマスクとなるように、イオンドープ法において１０〜３０ｋｅＶの低加速電圧の条件で添加する。このようにして第２の不純物領域１３１〜１３６を形成する。この領域におけるゲート絶縁膜１３０は、前述のようにゲート電極の加工においてオーバーエッチングが施されるため、当初の膜厚である１２０ｎｍから薄くなり、７０〜１００ｎｍとなっている。そのためこのような低加速電圧の条件でも良好にリン（Ｐ）を添加することができる。そして、この領域のリン（Ｐ）の濃度は１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲となるようにする（図２（Ｃ））。
【００５４】
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする第４の不純物領域１４０、１４１を形成する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に第４の不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層１０５、１０７、１０８は、第３のフォトマスク（ＰＭ３）を用いてレジストマスク１３７〜１３９を形成し全面を被覆しておく。ここで形成される不純物領域１４０、１４１はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない第４の不純物領域１４０ａ、１４１ａのボロン（Ｂ）濃度は、３×１０20〜３×１０21atoms/cm3となるようにする。また、ゲート電極と重なる不純物領域１４０ｂ、１４１ｂは、ゲート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に第３の不純物領域として形成され、少なくとも１．５×１０19atoms/cm3以上の濃度とする。この第４の不純物領域１４０ａ、１４１ａおよび第３の不純物領域１４０ｂ、１４１ｂには、前工程においてリン（Ｐ）が添加されていて、第４の不純物領域１４０ａ、１４１ａには１×１０20〜１×１０21atoms/cm3の濃度で、第３の不純物領域１４０ｂ、１４１ｂには１×１０16〜１×１０19atoms/cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５５】
その後、図３（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から第１の層間絶縁膜１４２を形成する。第１の層間絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜１４２は無機絶縁物材料から形成する。第１の層間絶縁膜１４２の膜厚は１００〜２００nmとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【００５６】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行う。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
【００５７】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により島状半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、島状半導体層１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【００５８】
活性化および水素化の工程が終了したら、有機絶縁物材料からなる第２の層間絶縁膜１４３を１．０〜２．０μmの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンを用い３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートを用い８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンを用い２５０℃で６０分焼成して形成することができる。
【００５９】
このように、第２の層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減することができる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜１４２として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【００６０】
その後、第４のフォトマスク（ＰＭ４）を用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜１４３をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜１４２をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜１３０をエッチングすることにより、良好にコンタクトホールを形成することができる。
【００６１】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、第５のフォトマスク（ＰＭ５）によりレジストマスクパターンを形成し、エッチングによってソース配線１４４〜１４８とドレイン配線１４９〜１５３を形成する。ここで、ドレイン配線１５３は画素電極として機能するものである。ドレイン配線１５４は隣の画素に帰属する画素電極を表している。図示していないが、本実施例ではこの配線を、Ｔｉ膜を５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム（Ａｌ）を３００〜４００nmの厚さで形成（図３（Ｃ）において１４４ａ〜１５４ａで示す）し、さらにその上に透明導電膜を８０〜１２０nmの厚さで形成（図３（Ｃ）において１４４ｂ〜１５４ｂで示す）する。透明導電膜には酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを好適に用いることができる。
【００６２】
こうして５枚のフォトマスクにより、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ（Ａ）２００ａ、第１のｎチャネル型ＴＦＴ（Ａ）２０１ａ、第２のｐチャネル型ＴＦＴ（Ａ）２０２ａ、第２のｎチャネル型ＴＦＴ（Ａ）２０３ａ、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【００６３】
駆動回路の第１のｐチャネル型ＴＦＴ（Ａ）２００ａには、島状半導体層１０４にチャネル形成領域２０６、ゲート電極と重なるＬＤＤ領域２０７、第４の不純物領域から成るソース領域２０８、ドレイン領域２０９を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａには、島状半導体層１０５にチャネル形成領域２１０、第１の不純物領域で形成されゲート電極１１９と重なるＬＤＤ領域２１１、第２の不純物領域で形成するソース領域２１２、ドレイン領域２１３を有している。チャネル長３〜７μｍに対して、ゲート電極１１９と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜１．５μm、好ましくは０．３〜０．８μmとする。このＬovの長さはゲート電極１１９の厚さとテーパー部の角度θ１から制御する。
【００６４】
このＬＤＤ領域について図４を用いて説明する。図４に示すのは、図３（Ｃ）の第１のｎチャネル型ＴＦＴ（Ａ）２０１ａの部分拡大図である。ＬＤＤ領域２１１はテーパー部２６１の下に形成される。このとき、ＬＤＤ領域におけるリン（Ｐ）の濃度分布は２３２の曲線で示されるようにチャネル形成領域２１１から遠ざかるにつれて増加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部２６１の角度θ１やゲート電極１１９の厚さによって異なってくる。このように、ゲート電極の端部をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。本発明はこのような不純物領域を積極的に活用する。ｎチャネル型ＴＦＴにおいてこのようなＬＤＤ領域を形成することにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。
【００６５】
駆動回路の第２のｐチャネル型ＴＦＴ（Ａ）２０２ａは同様に、島状半導体層１０６にチャネル形成領域２１４、ゲート電極１２０と重なるＬＤＤ領域２１５、第４の不純物領域で形成されるソース領域２１６、ドレイン領域２１７を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ａ）２０３ａには、島状半導体層１０７にチャネル形成領域２１８、ゲート電極１２１と重なるＬＤＤ領域２１９、第２の不純物領域で形成するソース領域２２０、ドレイン領域２２１を有している。ＬＤＤ領域２１９は、ＬＤＤ領域２１１と同じ構成とする。画素ＴＦＴ２０４には、島状半導体層１０８にチャネル形成領域２２２ａ、２２２ｂ、第１の不純物領域で形成するＬＤＤ領域２２３ａ、２２３ｂ、第２の不純物領域で形成するソースまたはドレイン領域２２５〜２２７を有している。ＬＤＤ領域２２３ａ、２２３ｂは、ＬＤＤ領域２１１と同じ構成とする。さらに、容量配線１２３と、ゲート絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２７に接続する半導体層２２８、２２９とから保持容量２０５が形成されている。図３（Ｃ）では、駆動回路のｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを一対のソース・ドレイン間に一つのゲート電極を設けたシングルゲートの構造とし、画素ＴＦＴをダブルゲート構造としたが、これらのＴＦＴはいずれもシングルゲート構造としても良いし、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造としても差し支えない。
【００６６】
図１０は画素部のほぼ一画素分を示す上面図である。図中に示すＡ−Ａ'断面が図３（Ｃ）に示す画素部の断面図に対応している。画素ＴＦＴ２０４は、ゲート電極１２２は図示されていないゲート絶縁膜を介してその下の島状半導体層１０８と交差し、さらに複数の島状半導体層に跨って延在してゲート配線を兼ねている。図示はしていないが、島状半導体層には、図３（Ｃ）で説明したソース領域、ドレイン領域、ＬＤＤ領域が形成されている。また、２３０はソース配線１４８とソース領域２２５とのコンタクト部、２３１はドレイン配線１５３とドレイン領域２２７とのコンタクト部である。保持容量２０５は、画素ＴＦＴ２０４のドレイン領域２２７から延在する半導体層２２８、２２９とゲート絶縁膜を介して容量配線１２３が重なる領域で形成されている。この構成において半導体層２２８には、価電子制御を目的とした不純物元素は添加されていない。
【００６７】
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。
【００６８】
さらに、ゲート電極にゲート絶縁膜を介して重なるＬＤＤ領域を形成する際に、導電型を制御する目的で添加した不純物元素に濃度勾配を持たせてＬＤＤ領域を形成することで、特にドレイン領域近傍における電界緩和効果が高まることが期待できる。
【００６９】
アクティブマトリクス型の液晶表示装置の場合、第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａは高速動作を重視するシフトレジスタ回路、バッファ回路、レベルシフタ回路などを形成するのに用いる。図３（Ｃ）ではこれらの回路をロジック回路部として表している。第１のｎチャネル型ＴＦＴ（Ａ）２０１ａのＬＤＤ領域２１１はホットキャリア対策を重視した構造となっている。さらに、耐圧を高め動作を安定化させるために、図８（Ａ）で示すようにこのロジック回路部のＴＦＴを第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。このＴＦＴは、一対のソース・ドレイン間に２つのゲート電極を設けたダブルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂには、島状半導体層にチャネル形成領域２３６ａ、２３６ｂ、第３の不純物領域から成りゲート電極１１８と重なるＬＤＤ領域２３７ａ、２３７ｂ、第４の不純物領域から成るソース領域２３８とドレイン領域２３９、２４０を有した構造となっている。第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂには、島状半導体層にチャネル形成領域２４１ａ、２４１ｂ、第１の不純物領域で形成されゲート電極１１９と重なるＬＤＤ領域２４２ａ、２４２ｂ、第２の不純物領域で形成するソース領域２４３とドレイン領域２４４、２４５を有している。チャネル長はいずれも３〜７μmとして、ゲート電極と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．１〜１．５μm、好ましくは０．３〜０．８μmとする。
【００７０】
また、アナログスイッチで構成するサンプリング回路には、同様な構成とした第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａを適用することができる。サンプリング回路はホットキャリア対策と低オフ電流動作が重視されるので、図８（Ｂ）で示すようにこの回路のＴＦＴを第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂと第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂで形成しても良い。この第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂは、一対のソース・ドレイン間に３つのゲート電極を設けたトリプルゲート構造であり、このようなＴＦＴは本実施例の工程を用いて同様に作製できる。第２のｐチャネル型ＴＦＴ（Ｂ）２０２ｂには、島状半導体層にチャネル形成領域２４６ａ、２４６ｂ、２４６ｃ、第３の不純物領域から成りゲート電極１２０と重なるＬＤＤ領域２４７ａ、２４７ｂ、２４７ｃ、第４の不純物領域から成るソース領域２４９とドレイン領域２５０〜２５２を有した構造となっている。第２のｎチャネル型ＴＦＴ（Ｂ）２０３ｂには、島状半導体層にチャネル形成領域２５３ａ、２５３ｂ、第１の不純物領域で形成されゲート電極１２１と重なるＬＤＤ領域２５４ａ、２５４ｂ、第２の不純物領域で形成するソース領域２５５とドレイン領域２５６、２５７を有している。
【００７１】
このように、ＴＦＴのゲート電極の構成をシングルゲート構造とするか、複数のゲート電極を一対のソース・ドレイン間に設けたマルチゲート構造とするかは、回路の特性に応じて実施者が適宣選択すれば良い。そして、本実施例で完成したアクティブマトリクス基板を用いることで反射型の液晶表示装置を作製することができる。
【００７２】
［実施例２］
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した。このような材料を用いる理由は、ゲート電極形成後に導電型の制御を目的として半導体層に添加した不純物元素を４００〜７００℃の熱アニールによって活性化させる必要があり、その工程を実施する上でゲート電極に耐熱性を持たせる必要があるためである。しかしながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ以上の液晶表示装置には必ずしも適していなかった。ゲート電極に接続するゲート配線を同じ材料で形成すると、基板上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためである。
【００７３】
例えば、画素密度がＶＧＡの場合、４８０本のゲート配線と６４０本のソース配線が形成され、ＸＧＡの場合には７６８本のゲート配線と１０２４本のソース配線が形成される。表示領域の画面サイズは、１３インチクラスの場合対角線の長さは３４０mmとなり、１８インチクラスの場合には４６０mmとなる。本実施例ではこのような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法について図５を用いて説明する。
【００７４】
まず、実施例１と同様にして図１（Ａ）〜図２（Ｄ）に示す工程を行う。そして導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ppm以下、好ましくは０．１ppm以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行う。例えば５００℃で４時間の熱処理を行う。
【００７５】
この熱処理において、ゲート電極１１８〜１２２と容量配線１２３を形成する導電層（Ｂ）１１８ｂ〜１２３ｂは、表面から５〜８０nmの厚さで導電層（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成される。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１１８〜１２３を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い（図５（Ａ））。
【００７６】
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（Ｄ）は２００〜４００nm（好ましくは２５０〜３５０nm）とすれば良い。そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理して、ゲート配線２３３、２３４と容量配線２３５を形成する。エッチング処理はリン酸系のエッチング溶液によるウエットエッチングで導電層（Ｄ）を除去することにより、下地との選択加工性を保ってゲート配線を形成することができる。そして第１の層間絶縁膜２６０を実施例１と同様にして形成する（図５（Ｂ））。
【００７７】
その後、実施例１と同様にして有機絶縁物材料から成る第２の層間絶縁膜１４７、ソース配線１４８〜１５１、１６７、ドレイン配線１５３〜１５６、１６８を形成してアクティブマトリクス基板を完成させることができる。図６（Ａ）、（Ｂ）はこの状態の上面図を示し、図６（Ａ）のＢ−Ｂ'断面および図６（Ｂ）のＣ−Ｃ'断面は図５（Ｃ）のＡ−Ａ'およびＣ−Ｃ'に対応している。図６（Ａ）、（Ｂ）ではゲート絶縁膜、第１の層間絶縁膜、第２の層間絶縁膜を省略して示しているが、島状半導体層１０４、１０５、１０８の図示されていないソースおよびドレイン領域にソース配線１４４、１４５、１４８とドレイン配線１４９、１５０、１５３がコンタクトホールを介して接続している。また、図６（Ａ）のＤ−Ｄ'断面および図６（Ｂ）のＥ−Ｅ'断面を図７（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線２３３はゲート電極１１８、１１９と、またゲート配線２３４はゲート電極１２２と島状半導体層１０４、１０５、１０８の外側で重なるように形成され、導電層（Ｃ）と導電層（Ｄ）が接触して電気的に導通している。このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
【００７８】
［実施例３］
実施例１で作製したアクティブマトリクス基板はそのまま反射型の液晶表示装置に適用することができる。一方、透過型の液晶表示装置とする場合には画素部の各画素に設ける画素電極を透明電極で形成すれば良い。本実施例では透過型の液晶表示装置に対応するアクティブマトリクス基板の作製方法について図９を用いて説明する。
【００７９】
アクティブマトリクス基板は実施例１と同様に作製する。図９（Ａ）では、ソース配線とドレイン配線は導電性の金属膜をスパッタ法や真空蒸着法で形成する。ドレイン配線２５６を例としてこの構成を図９（Ｂ）で詳細に説明すると、Ｔｉ膜２５６ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成する。そのＴｉ膜２５６ａ上に重ねてアルミニウム（Ａｌ）膜２５６ｂを３００〜４００nmの厚さで形成し、さらにＴｉ膜２５６ｃまたは窒化チタン（ＴｉＮ）膜を１００〜２００nmの厚さで形成して３層構造とする。その後、透明導電膜を全面に形成し、フォトマスクを用いたパターニング処理およびエッチング処理により画素電極２５７を形成する。画素電極２５７は、有機樹脂材料から成る第２の層間絶縁膜上に形成され、画素ＴＦＴ２０４のドレイン配線２５６と重なる部分を設け電気的な接続を形成している。
【００８０】
図９（Ｃ）では最初に第２の層間絶縁膜１４３上に透明導電膜を形成し、パターニング処理およびエッチング処理をして画素電極２５８を形成した後、ドレイン配線２５９を画素電極２５８と重なる部分を設けて形成した例である。ドレイン配線２５９は、図９（Ｄ）で示すようにＴｉ膜２５９ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜２５９ａ上に重ねてＡｌ膜２５９ｂを３００〜４００nmの厚さで形成して設ける。この構成にすると、画素電極２５８はドレイン配線２５９を形成するＴｉ膜２５９ａのみと接触することになる。その結果、透明導電膜材料とＡｌとが直接接し反応するのを確実に防止できる。
【００８１】
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、図９（Ａ）、（Ｂ）の構成においてドレイン配線２５６の端面で、Ａｌ膜２５６ｂが画素電極２５７と接触して腐蝕反応をすることを防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。
【００８２】
実施例１では反射型の液晶表示装置を作製できるアクティブマトリクス基板を５枚のフォトマスクにより作製したが、さらに１枚のフォトマスクの追加（合計６枚）で、透過型の液晶表示装置に対応したアクティブマトリクス基板を完成させることができる。本実施例では、実施例１と同様な工程として説明したが、このような構成は実施例２で示すアクティブマトリクス基板に適用することができる。
【００８３】
［実施例４］
本実施例では、実施例１〜実施例３で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。結晶質半導体層は非晶質半導体層を熱アニール法やレーザーアニール法、またはＲＴＡ法などで結晶化させて形成するが、その他に特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。その場合の例を図１１を用いて説明する。
【００８４】
図１１（Ａ）で示すように、実施例１と同様にして、ガラス基板１１０１上に下地膜１１０２ａ、１１０２ｂ、非晶質構造を有する半導体層１１０３を２５〜８０nmの厚さで形成する。非晶質半導体層は非晶質シリコン（ａ−Ｓｉ）膜、非晶質シリコン・ゲルマニウム（ａ−ＳｉＧｅ）膜、非晶質炭化シリコン（ａ−ＳｉＣ）膜，非晶質シリコン・スズ（ａ−ＳｉＳｎ）膜などが適用できる。これらの非晶質半導体層は水素を０．１〜４０atomic%程度含有するようにして形成すると良い。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ppmの触媒元素を含む水溶液をスピナーで基板を回転させて塗布するスピンコート法で触媒元素を含有する層１１０４を形成する。触媒元素にはニッケル（Ｎｉ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１１０４は、スピンコート法の他に印刷法やスプレー法、バーコーター法、或いはスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
【００８５】
そして、図１１（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atomic％以下にする。非晶質シリコン膜の含有水素量が成膜後において最初からこの値である場合にはこの熱処理は必ずしも必要でない。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１１０５を得ることができる（図１１（Ｃ））。しかし、この熱アニールによって作製された結晶質半導体層１１０５は、光学顕微鏡観察により巨視的に観察すると局所的に非晶質領域が残存していることが観察されることがあり、このような場合、同様にラマン分光法では４８０cm-1にブロードなピークを持つ非晶質成分が観測される。そのため、熱アニールの後に実施例１で説明したレーザーアニール法で結晶質半導体層１１０５を処理してその結晶性を高めることは有効な手段として適用できる。
【００８６】
図１２は同様に触媒元素を用いる結晶化法の実施例であり、触媒元素を含有する層をスパッタ法により形成するものである。まず、実施例１と同様にして、ガラス基板１２０１上に下地膜１２０２ａ、１２０２ｂ、非晶質構造を有する半導体層１２０３を２５〜８０nmの厚さで形成する。そして、非晶質構造を有する半導体層１２０３の表面に０．５〜５nm程度の酸化膜（図示せず）を形成する。このような厚さの酸化膜は、プラズマＣＶＤ法やスパッタ法などで積極的に該当する被膜を形成しても良いが、１００〜３００℃に基板を加熱してプラズマ化した酸素雰囲気中に非晶質構造を有する半導体層１２０３の表面を晒しても良いし、過酸化水素水（Ｈ2Ｏ2）を含む溶液に非晶質構造を有する半導体層１２０３の表面を晒して形成しても良い。或いは、酸素を含む雰囲気中で紫外線光を照射してオゾンを発生させ、そのオゾン雰囲気中に非晶質構造を有する半導体層１２０３を晒すことによっても形成できる。
【００８７】
このようにして表面に薄い酸化膜を有する非晶質構造を有する半導体層１２０３上に前記触媒元素を含有する層１２０４をスパッタ法で形成する。この層の厚さに限定はないが、１０〜１００nm程度の厚さに形成すれば良い。例えば、Ｎｉをターゲットとして、Ｎｉ膜を形成することは有効な方法である。スパッタ法では、電界で加速された前記触媒元素から成る高エネルギー粒子の一部が基板側にも飛来し、非晶質構造を有する半導体層１２０３の表面近傍、または該半導体層表面に形成した酸化膜中に打ち込まれる。その割合はプラズマ生成条件や基板のバイアス状態によって異なるものであるが、好適には非晶質構造を有する半導体層１２０３の表面近傍や該酸化膜中に打ち込まれる触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにすると良い。
【００８８】
その後、触媒元素を含有する層１２０４を選択的に除去する。例えば、この層がＮｉ膜で形成されている場合には、硝酸などの溶液で除去することが可能であり、または、フッ酸を含む水溶液で処理すればＮｉ膜と非晶質構造を有する半導体層１２０３上に形成した酸化膜を同時に除去できる。いずれにしても、非晶質構造を有する半導体層１２０３の表面近傍の触媒元素の量を１×１０11〜１×１０14atoms/cm2程度となるようにしておく。そして、図１２（Ｂ）で示すように、図１１（Ｂ）と同様にして熱アニールによる結晶化の工程を行い、結晶質半導体層１２０５を得ることができる（図１１（Ｃ））。
【００８９】
図１１または図１２で作製された結晶質半導体層１１０５、１２０５から島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体層中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。
【００９０】
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図１３で説明する。ゲッタリングに必要なリン（Ｐ）の濃度は第２の不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１３で示す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析する。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９１】
［実施例５］
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。まず、図１４（Ａ）に示すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。スペーサは数μmの粒子を散布して設ける方法でも良いが、ここでは基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、図１５で示すように、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示パネルとしての機械的な強度を確保することができる。形状は円錐状、角錐状など特別の限定はないが、例えば円錐状としたときに具体的には、高さＨを１．２〜５μmとし、平均半径Ｌ１を５〜７μm、平均半径Ｌ１と底部の半径Ｌ２との比を１対１．５とする。このとき側面のテーパー角は±１５°以下とする。
【００９２】
スペーサの配置は任意に決定すれば良いが、好ましくは、図１４（Ａ）で示すように、画素部においてはドレイン配線１５３（画素電極）のコンタクト部２３１と重ねてその部分を覆うように柱状スペーサ４０６を形成すると良い。コンタクト部２３１は平坦性が損なわれこの部分では液晶がうまく配向しなくなるので、このようにしてコンタクト部２３１にスペーサ用の樹脂を充填する形で柱状スペーサ４０６を形成することでディスクリネーションなどを防止することができる。また、駆動回路のＴＦＴ上にもスペーサ４０５ａ〜４０５ｅを形成しておく。このスペーサは駆動回路部の全面に渡って形成しても良いし、図１４で示すようにソース配線およびドレイン配線を覆うようにして設けても良い。
【００９３】
その後、配向膜４０７を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用いる。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。画素部に設けた柱状スペーサ４０６の端部からラビング方向に対してラビングされない領域が２μm以下となるようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上に形成したスペーサ４０５ａ〜４０５ｅにより静電気からＴＦＴを保護する効果を得ることができる。また図では説明しないが、配向膜４０７を先に形成してから、スペーサ４０６、４０５ａ〜４０５ｅを形成した構成としても良い。
【００９４】
対向側の対向基板４０１には、遮光膜４０２、透明導電膜４０３および配向膜４０４を形成する。遮光膜４０２はＴｉ膜、Ｃｒ膜、Ａｌ膜などを１５０〜３００nmの厚さで形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤４０８で貼り合わせる。シール剤４０８にはフィラー（図示せず）が混入されていて、このフィラーとスペーサ４０６、４０５ａ〜４０５ｅによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料４０９を注入する。液晶材料には公知の液晶材料を用いれば良い。例えば、ＴＮ液晶の他に、電場に対して透過率が連続的に変化する電気光学応答性を示す、無しきい値反強誘電性混合液晶を用いることもできる。この無しきい値反強誘電性混合液晶には、Ｖ字型の電気光学応答特性を示すものもある。このようにして図１４（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【００９５】
図１６はこのようなアクティブマトリクス基板の上面図を示し、画素部および駆動回路部とスペーサおよびシール剤の位置関係を示す上面図である。実施例１で述べたガラス基板１０１上に画素部６０４の周辺に駆動回路として走査信号駆動回路６０５と画像信号駆動回路６０６が設けられている。さらに、その他ＣＰＵやメモリーなどの信号処理回路６０７も付加されていても良い。そして、これらの駆動回路は接続配線６０３によって外部入出力端子６０２と接続されている。画素部６０４では走査信号駆動回路６０５から延在するゲート配線群６０８と画像信号駆動回路６０６から延在するソース配線群６０９がマトリクス状に交差して画素を形成し、各画素にはそれぞれ画素ＴＦＴ２０４と保持容量２０５が設けられている。
【００９６】
図１４において画素部において設けた柱状スペーサ４０６は、すべての画素に対して設けても良いが、図１６で示すようにマトリクス状に配列した画素の数個から数十個おきに設けても良い。即ち、画素部を構成する画素の全数に対するスペーサの数の割合は２０〜１００％とすることが可能である。また、駆動回路部に設けるスペーサ４０５ａ〜４０５ｅはその全面を覆うように設けても良いし各ＴＦＴのソースおよびドレイン配線の位置にあわせて設けても良い。図１６では駆動回路部に設けるスペーサの配置を６１０〜６１２で示す。そして、図１６で示すシール剤６１９は、基板１０１上の画素部６０４および走査信号駆動回路６０５、画像信号駆動回路６０６、その他の信号処理回路６０７の外側であって、外部入出力端子６０２よりも内側に形成する。
【００９７】
このようなアクティブマトリクス型液晶表示装置の構成を図１７の斜視図を用いて説明する。図１７においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部６０４と、走査信号駆動回路６０５と、画像信号駆動回路６０６とその他の信号処理回路６０７とで構成される。画素部６０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路６０５と画像信号駆動回路６０６からは、それぞれゲート配線１２２とソース配線１４８が画素部６０４に延在し、画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）６１３が外部入力端子６０２に接続していて画像信号などを入力するのに用いる。ＦＰＣ６１３は補強樹脂６１４によって強固に接着されている。そして接続配線６０３でそれぞれの駆動回路に接続している。また、対向基板４０１には図示していない、遮光膜や透明電極が設けられている。
【００９８】
このような構成の液晶表示装置は、実施例１〜３で示したアクティブマトリクス基板を用いて形成することができる。実施例１で示すアクティブマトリクス基板を用いれば反射型の液晶表示装置が得られ、実施例３で示すアクティブマトリクス基板を用いると透過型の液晶表示装置を得ることができる。
【００９９】
［実施例６］
図１８は実施例１〜３で示したアクティブマトリクス基板の回路構成の一例であり、直視型の表示装置の回路構成を示す図である。このアクティブマトリクス基板は、画像信号駆動回路６０６、走査信号駆動回路（Ａ）（Ｂ）６０５、画素部６０４を有している。尚、本明細書中において記した駆動回路とは、画像信号駆動回路６０６、走査信号駆動回路６０５を含めた総称である。
【０１００】
画像信号駆動回路６０６は、シフトレジスタ回路５０１ａ、レベルシフタ回路５０２ａ、バッファ回路５０３ａ、サンプリング回路５０４を備えている。また、走査信号駆動回路（Ａ）（Ｂ）１８５は、シフトレジスタ回路５０１ｂ、レベルシフタ回路５０２ｂ、バッファ回路５０３ｂを備えている。
【０１０１】
シフトレジスタ回路５０１ａ、５０１ｂは駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、この回路を形成するＣＭＯＳ回路のＴＦＴは、図３（Ｃ）の第１のｐチャネル型ＴＦＴ（Ａ）２００ａと第１のｎチャネル型ＴＦＴ（Ａ）２０１ａで形成する。或いは、図８（Ａ）で示す第１のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第１のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。また、レベルシフタ回路５０２ａ、５０２ｂやバッファ回路５０３ａ、５０３ｂは駆動電圧が１４〜１６Ｖと高くなるので図８（Ａ）で示すようなマルチゲートのＴＦＴ構造とすることが望ましい。マルチゲート構造でＴＦＴを形成すると耐圧が高まり、回路の信頼性を向上させる上で有効である。
【０１０２】
サンプリング回路５０４はアナログスイッチから成り、駆動電圧が１４〜１６Ｖであるが、極性が交互に反転して駆動される上、オフ電流値を低減させる必要があるため、図３（Ｃ）で示す第２のｐチャネル型ＴＦＴ（Ａ）２０２ａと第２のｎチャネル型ＴＦＴ（Ａ）２０３ａで形成することが望ましい。或いは、オフ電流値を効果的に低減させるために図８（Ｂ）で示す第２のｐチャネル型ＴＦＴ（Ｂ）２００ｂと第２のｎチャネル型ＴＦＴ（Ｂ）２０１ｂで形成しても良い。
【０１０３】
また、画素部は駆動電圧が１４〜１６Ｖであり、低消費電力化の観点からサンプリング回路よりもさらにオフ電流値を低減することが要求され、図３（Ｃ）で示す画素ＴＦＴ２０４のようにマルチゲート構造を基本とする。
【０１０４】
尚、本実例の構成は、実施例１〜３に示した工程に従ってＴＦＴを作製することによって容易に実現することができる。本実施例では、画素部と駆動回路の構成のみを示しているが、実施例１〜３の工程に従えば、その他にも信号分割回路、分周波回路、Ｄ／Ａコンバータ、γ補正回路、オペアンプ回路、さらにメモリー回路や演算処理回路などの信号処理回路、あるいは論理回路を同一基板上に形成することが可能である。このように、本発明は同一基板上に画素部とその駆動回路とを含む半導体装置、例えば信号制御回路および画素部を具備した液晶表示装置を実現することができる。
【０１０５】
［実施例７］
ＩＣＰを用いたゲート電極のエッチング加工を精密に制御することによって、ゲート電極と、ゲート絶縁膜の表面から２０〜５０nmの厚さ分をエッチングすることができる。この時エッチング条件を適宣選択することにより、ゲート電極の端部と、それに接するゲート絶縁膜の領域にテーパー部を形成することができる。
【０１０６】
このようなエッチングは、例えば、図２（Ａ）で示したゲート電極を形成する工程において、レジストマスク１１２〜１１７を設け、最初に基板側にバイアス電力を加えないでＷ膜およびＷＮ膜をエッチングする。この場合レジストマスクは殆ど侵蝕されないで残る。そして、ゲート絶縁膜がほぼ露呈した段階で、バイアス電力を印加することにより、レジストマスクがエッチングされその端部から後退してＷ膜のテーパーエッチングが成される。Ｗ膜に対するレジストの選択比（レジストのエッチング速度／Ｗ膜のエッチング速度）はバイアス電力の増加と共に小さくなり、即ちレジストマスクが速くエッチングされる。
【０１０７】
こうしたエッチング方法を用い、実施例１の工程に従って作製したＴＦＴを図１９を用いて説明する。図１９（Ａ）は完成したＴＦＴの断面図であり、実施例１と同様にして、基板６０１、下地膜６０２（酸化窒化シリコン膜６０２ａと酸化窒化水素化シリコン膜６０２ｂ）、島状半導体層６０３、６０４が設けられている。そして、ゲート絶縁膜６０５はテーパー部を有するゲート電極６０６、６０７の端部の近傍において徐々に膜厚が変化するテーパー部を有して形成される。第１の層間絶縁膜６０８、第２の層間絶縁膜６０９、ソース配線６１０、６１３、ドレイン配線６１１、６１２は実施例１と同様にして形成する。このようなエッチング条件によって、ゲート電極６０６、６０７の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は２５〜３５°、好ましくは３０°となる。この角度はＬＤＤ領域を形成する第１の不純物領域の濃度勾配に大きく影響する。尚、図１９（Ｂ）で示すように、テーパー部の角度θ１は、ゲート電極のテーパー部の長さ（ＷＧ１）とテーパー部の厚さ（ＨＧ１）を用いてＴａｎ（θ１）＝ＨＧ１／ＷＧ１で表され、θ２は、ゲート絶縁膜のテーパー部の長さ（ＷＧ２）とテーパー部の厚さ（ＨＧ２）を用いてＴａｎ（θ２）＝ＨＧ２／ＷＧ２で表される。
【０１０８】
ｎチャネル型ＴＦＴにおいてＬＤＤ領域を形成する第１の不純物領域はイオンドープ法により行う。導電型を制御する不純物元素は、テーパー部を有するゲート電極６０６、６０７とテーパー部を有するゲート絶縁膜を通過させてその下の半導体層に添加する。ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を８０〜１６０keVとして行う。また、ドーズ量を１×１０15〜５×１０15atoms/cm2とし、加速電圧を１０〜３０keVとして、ソース領域またはドレイン領域を形成する第２の不純物領域の形成を行う。そして、第３のｎチャネル型ＴＦＴ６１５にはチャネル形成領域６２１、第１の不純物領域で形成され、ゲート電極に重なるＬＤＤ領域６２２と重ならないＬＤＤ領域６２３、第２の不純物領域から成るソース領域６２４、ドレイン領域６２４が形成される。
【０１０９】
このＬＤＤ領域について図１９（Ｂ）を用いて説明する。図１９（Ｂ）で示すのは、図１９（Ａ）の第３のｎチャネル型ＴＦＴ６１５の部分拡大図である。ＬＤＤ領域６２２はゲート電極のテーパー部６２８の下に形成される。また、ＬＤＤ領域６２３はゲート絶縁膜のテーパー部６２７の下に形成される。このとき、両者のＬＤＤ領域におけるリン（Ｐ）の濃度分布は６２５の曲線で示され、チャネル形成領域６２１から遠ざかるにつれて増加する。この増加の割合は、イオンドープにおける加速電圧やドーズ量などの条件、テーパー部６２７、６２８の角度θ２、θ１やゲート電極６０７の厚さなどによって異なってくる。このように、ゲート電極の端部とその近傍におけるゲート絶縁膜をテーパー形状として、そのテーパー部を通して不純物元素を添加することにより、テーパー部の下に存在する半導体層中に、徐々に前記不純物元素の濃度が変化するような不純物領域を形成することができる。そして、ＬＤＤ領域６２２の不純物濃度において、その最低濃度範囲を１×１０16〜１×１０17atoms/cm3とし、最高濃度範囲を１×１０17〜１×１０18atoms/cm3とする。また、ＬＤＤ領域６２３の不純物濃度において、その最低濃度範囲を１×１０17〜１×１０18atoms/cm3とし、最高濃度範囲を1×１０19〜１×１０20atoms/cm3とする。このような不純物領域を設けることにより、ｎチャネル型ＴＦＴにおいてドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができると同時にオフ電流値を低減させることを可能としている。
【０１１０】
一方、ｐチャネル型ＴＦＴにおける不純物領域は、ドーズ量を２×１０15〜１×１０16atoms/cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。そして、第３のｐチャネル型ＴＦＴ６１４にはチャネル形成領域６１６、第３の不純物領域から形成される、ゲート電極に重なるＬＤＤ領域６１７と重ならないＬＤＤ領域６１８、第４の不純物領域から成るソース領域６１９、ドレイン領域６２０が形成される。そして、ＬＤＤ領域６１７の不純物濃度において、その最低濃度範囲を２×１０16〜３×１０17atoms/cm3とし、最高濃度範囲を２×１０17〜３×１０18atoms/cm3とする。また、ＬＤＤ領域６１８の不純物濃度において、その最低濃度範囲を２×１０17〜３×１０18atoms/cm3とし、最高濃度範囲を２×１０19〜５×１０20atoms/cm3とする。このような不純物領域を設けることにより、ｐチャネル型ＴＦＴにおいてオフ電流値を低減させることを可能としている。
【０１１１】
［実施例８］
本発明を実施して作製されたアクティブマトリクス基板および液晶表示装置は様々な電気光学装置に用いることができる。そして、そのような電気光学装置を表示媒体として組み込んだ電子機器全てに本発明を適用することがでできる。電子機器としては、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、携帯情報端末（モバイルコンピュータ、携帯電話、電子書籍など）、ナビゲーションシステムなどが上げられる。
【０１１２】
図２２（Ａ）は携帯情報端末であり、本体２２０１、画像入力部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本発明は表示装置２２０５やその他の信号制御回路に適用することができる。
【０１１３】
このような携帯型情報端末は、屋内はもとより屋外で使用されることも多い。長時間の使用を可能とするためにはバックライト使用せず、外光を利用する反射型の液晶表示装置が低消費電力型として適しているが、周囲が暗い場合にはバックライトを設けた透過型の液晶表示装置が適している。このような背景から反射型と透過型の両方の特徴を兼ね備えたハイブリット型の液晶表示装置が開発されているが、本発明はこのようなハイブリット型の液晶表示装置にも適用できる。表示装置２２０５はタッチパネル３００２、液晶表示装置３００３、ＬＥＤバックライト３００４により構成されている。タッチパネル３００２は携帯型情報端末の操作を簡便にするために設けている。タッチパネル３００２の構成は、一端にＬＥＤなどの発光素子３１００を、他の一端にフォトダイオードなどの受光素子３２００が設けられ、その両者の間に光路が形成されている。このタッチパネル３００２を押して光路を遮ると受光素子３２００の出力が変化するので、この原理を用いて発光素子と受光素子を液晶表示装置上でマトリクス状に配置させることにより、入力媒体として機能させることができる。
【０１１４】
図２２（Ｂ）はハイブリット型の液晶表示装置の画素部の構成であり、画素ＴＦＴ２０４および保持容量２０５上の第２の層間絶縁膜上にドレイン配線２６３と画素電極２６２が設けられている。このような構成は、実施例３を適用すれば形成することができる。ドレイン配線はＴｉ膜とＡｌ膜の積層構造として画素電極を兼ねる構成としている。画素電極２６２は実施例３で説明した透明導電膜材料を用いて形成する。液晶表示装置３００３をこのようなアクティブマトリクス基板から作製することで携帯型情報端末に好適に用いることができる。
【０１１５】
図２３（Ａ）はパーソナルコンピュータであり、マイクロプロセッサやメモリーなどを備えた本体２００１、画像入力部２００２、表示装置２００３、キーボード２００４で構成される。本発明は表示装置２００３やその他の信号処理回路を形成することができる。
【０１１６】
図２３（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本発明は表示装置２１０２やその他の信号制御回路に適用することができる。
【０１１７】
図２３（Ｃ）はテレビゲームまたはビデオゲームなどの電子遊技機器であり、ＣＰＵ等の電子回路２３０８、記録媒体２３０４などが搭載された本体２３０１、コントローラ２３０５、表示装置２３０３、本体２３０１に組み込まれた表示装置２３０２で構成される。表示装置２３０３と本体２３０１に組み込まれた表示装置２３０２とは、同じ情報を表示しても良いし、前者を主表示装置とし、後者を副表示装置として記録媒体２３０４の情報を表示したり、機器の動作状態を表示したり、或いはタッチセンサーの機能を付加して操作盤とすることもできる。また、本体２３０１とコントローラ２３０５と表示装置２３０３とは、相互に信号を伝達するために有線通信としても良いし、センサ部２３０６、２３０７を設けて無線通信または光通信としても良い。本発明は、表示装置２３０２、２３０３に適用することができる。表示装置２３０３は従来のＣＲＴを用いることもできる。
【０１１８】
図２３（Ｄ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示装置２４０２、スピーカー部２４０３、記録媒体２４０４、操作スイッチ２４０５で構成される。尚、記録媒体にはＤＶＤ（Digital Versatile Disc）やコンパクトディスク（ＣＤ）などを用い、音楽プログラムの再生や映像表示、ビデオゲーム（またはテレビゲーム）やインターネットを介した情報表示などを行うことができる。本発明は表示装置２４０２やその他の信号制御回路に好適に利用することができる。
【０１１９】
図２３（Ｅ）はデジタルカメラであり、本体２５０１、表示装置２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）で構成される。本発明は表示装置２５０２やその他の信号制御回路に適用することができる。
【０１２０】
図２４（Ａ）はフロント型プロジェクターであり、光源光学系および表示装置２６０１、スクリーン２６０２で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。図２４（Ｂ）はリア型プロジェクターであり、本体２７０１、光源光学系および表示装置２７０２、ミラー２７０３、スクリーン２７０４で構成される。本発明は表示装置やその他の信号制御回路に適用することができる。
【０１２１】
なお、図２４（Ｃ）に、図２４（Ａ）および図２４（Ｂ）における光源光学系および表示装置２６０１、２７０２の構造の一例を示す。光源光学系および表示装置２６０１、２７０２は光源光学系２８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、ビームスプリッター２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。投射光学系２８１０は複数の光学レンズで構成される。図２４（Ｃ）では液晶表示装置２８０８を三つ使用する三板式の例を示したが、このような方式に限定されず、単板式の光学系で構成しても良い。また、図２４（Ｃ）中で矢印で示した光路には適宣光学レンズや偏光機能を有するフィルムや位相を調節するためのフィルムや、ＩＲフィルムなどを設けても良い。また、図２４（Ｄ）は図２４（Ｃ）における光源光学系２８０１の構造の一例を示した図である。本実施例では、光源光学系２８０１はリフレクター２８１１、光源２８１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で構成される。尚、図２４（Ｄ）に示した光源光学系は一例であって図示した構成に限定されるものではない。
【０１２２】
また、ここでは図示しなかったが、本発明はその他にも、ナビゲーションシステムやイメージセンサの読み取り回路などに適用することも可能である。このように本願発明の適用範囲はきわめて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜５の技術を用いて実現することができる。
【０１２３】
【発明の効果】
本発明を用いることで、同一の基板上に複数の機能回路が形成された半導体装置（ここでは具体的には電気光学装置）において、その機能回路が要求する仕様に応じて適切な性能のＴＦＴを配置することが可能となり、その動作特性を大幅に向上させることができる。
【０１２４】
本発明の半導体装置の作製方法に従えば、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を５枚のフォトマスクで製造することができる。このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば透過型の液晶表示装置を６枚のフォトマスクで製造することができる。
【０１２５】
本発明の半導体装置の作製方法に従えば、ゲート電極を耐熱性導電性材料で形成し、ゲート配線を低抵抗導電性材料で形成したＴＦＴにおいて、駆動回路部のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴおよび画素ＴＦＴをゲート電極と重なるＬＤＤ構造としたアクティブマトリクス基板を６枚のフォトマスクで製造することができ、このようなアクティブマトリクス基板から反射型の液晶表示装置を作製することができる。また、同工程に従えば、透過型の液晶表示装置を７枚のフォトマスクで製造することができる。
【図面の簡単な説明】
【図１】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図２】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図４】 ｎチャネル型ＴＦＴのＬＤＤ領域の構造を説明する図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 駆動回路のＴＦＴと画素ＴＦＴの構造を示す上面図。
【図７】 駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 駆動回路のＴＦＴの構成を示す断面図。
【図９】 画素ＴＦＴの構成を示す断面図。
【図１０】 画素部の画素を示す上面図。
【図１１】 結晶質半導体層の作製工程を示す断面図。
【図１２】 結晶質半導体層の作製工程を示す断面図。
【図１３】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１４】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１５】 柱状スペーサの形状を説明する図。
【図１６】 液晶表示装置の入出力端子、配線、回路配置、スペーサ、シール剤の配置を説明する上面図。
【図１７】 液晶表示装置の構造を示す斜視図。
【図１８】 液晶表示装置の回路構成を説明するブロック図。
【図１９】 ＴＦＴの断面図とＬＤＤ領域の構成を説明する図。
【図２０】 ＩＣＰの原理を説明する図。
【図２１】 パターン形成したＷ膜の端部におけるテーパー部の角度とエッチング条件の関係を示すグラフ。
【図２２】 携帯型情報端末の一例を示す図。
【図２３】 半導体装置の一例を示す図。
【図２４】 投影型液晶表示装置の構成を示す図。
【図２５】 パターン形成したＷ膜の端部における形状を示す電子顕微鏡写真。
Claims (10)
- 基板上の島状半導体層と、
前記島状半導体層上のテーパー部を有するゲート絶縁膜と、
前記ゲート絶縁膜上のテーパー部を有するゲート電極とを有し、
前記島状半導体層は、チャネル形成領域、ソース領域、ドレイン領域、第１のＬＤＤ領域、及び第２のＬＤＤ領域を有し、
前記ゲート絶縁膜のテーパー部は、前記ゲート電極の端部に接し、
前記チャネル形成領域と前記ソース領域または前記ドレイン領域との間に、前記第１のＬＤＤ領域と前記第２のＬＤＤ領域が挟まれており、前記第１のＬＤＤ領域は前記チャネル形成領域側に、前記第２のＬＤＤ領域は前記ソース領域または前記ドレイン領域側に配置され、
前記第１のＬＤＤ領域は前記ゲート電極のテーパー部の下に形成され、前記第２のＬＤＤ領域は前記ゲート絶縁膜のテーパー部の下に形成されることを特徴とする半導体装置。 - 基板上の島状半導体層と、
前記島状半導体層上のテーパー部を有するゲート絶縁膜と、
前記ゲート絶縁膜上にあり、端部にテーパー部を有するゲート電極とを有し、
前記島状半導体層は、チャネル形成領域、ソース領域、ドレイン領域、第１のＬＤＤ領域、及び第２のＬＤＤ領域を有し、
前記ゲート絶縁膜のテーパー部は、前記ゲート電極の前記端部に接し、
前記チャネル形成領域と前記ソース領域または前記ドレイン領域との間に、前記第１のＬＤＤ領域と前記第２のＬＤＤ領域が挟まれており、前記第１のＬＤＤ領域は前記チャネル形成領域側に、前記第２のＬＤＤ領域は前記ソース領域または前記ドレイン領域側に配置され、
前記ゲート絶縁膜のテーパー部では、前記ゲート電極の前記端部から離れるに従い前記ゲート絶縁膜の膜厚が徐々に薄くなっており、
前記第１のＬＤＤ領域は前記ゲート電極のテーパー部の下に形成され、前記第２のＬＤＤ領域は前記ゲート絶縁膜のテーパー部の下に形成されることを特徴とする半導体装置。 - 請求項１または請求項２において、前記ゲート電極のテーパー部の角度は２５〜３５°であることを特徴とする半導体装置。
- 請求項１乃至請求項３のいずれか一において、前記第１のＬＤＤ領域の不純物元素の濃度は前記第２のＬＤＤ領域の不純物元素の濃度よりも低いことを特徴とする半導体装置。
- 請求項１乃至請求項４のいずれか一において、前記ゲート電極は２層の積層でなることを特徴とする半導体装置。
- 請求項１乃至請求項５のいずれか一において、前記第１のＬＤＤ領域及び前記第２のＬＤＤ領域は、前記チャネル形成領域から遠ざかるにつれ不純物元素の濃度が高くなることを特徴とする半導体装置。
- 請求項１乃至請求項６のいずれか一において、前記半導体装置は、携帯情報端末、液晶表示装置、パーソナルコンピュータ、ビデオカメラ、電子遊技機器、プログラムを記録した記録媒体を用いたプレーヤー、またはデジタルカメラであることを特徴とする半導体装置。
- 基板上に島状半導体層を形成し、
前記島状半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電層を形成し、
前記導電層上にレジストマスクを形成し、
前記レジストマスクを用いて前記導電層をエッチングし、テーパー部を有するゲート電極を形成するとともに、前記ゲート絶縁膜の前記ゲート電極の端部に接する領域にテーパー部を形成し、
前記ゲート電極のテーパー部と前記ゲート絶縁膜を通過させて、第１の不純物元素を前記島状半導体層に添加し、前記島状半導体層に第１の不純物領域を形成し、
第２の不純物元素を前記第１の不純物領域の一部に添加し、前記島状半導体層にソース領域及びドレイン領域となる第２の不純物領域を形成し、
前記第１の不純物領域は、前記ゲート電極のテーパー部の下に位置する第１のＬＤＤ領域と、前記ゲート絶縁膜のテーパー部の下に位置する第２のＬＤＤ領域を有することを特徴とする半導体装置の作製方法。 - 基板上に島状半導体層を形成し、
前記島状半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に導電層を形成し、
前記導電層上にレジストマスクを形成し、
前記レジストマスクを用いて前記導電層をエッチングし、端部にテーパー部を有するゲート電極を形成するとともに、前記ゲート絶縁膜の一部に、前記ゲート電極の前記端部に接し且つ前記ゲート電極の前記端部から離れるに従い膜厚が薄くなるテーパー部を形成し、
前記ゲート電極のテーパー部と前記ゲート絶縁膜を通過させて、第１の不純物元素を前記島状半導体層に添加し、前記島状半導体層に第１の不純物領域を形成し、
第２の不純物元素を前記第１の不純物領域の一部に添加し、前記島状半導体層にソース領域及びドレイン領域となる第２の不純物領域を形成し、
前記第１の不純物領域は、前記ゲート電極のテーパー部の下に位置する第１のＬＤＤ領域と、前記ゲート絶縁膜のテーパー部の下に位置する第２のＬＤＤ領域を有することを特徴とする半導体装置の作製方法。 - 請求項８または請求項９において、前記ゲート電極のテーパー部の角度は２５〜３５°であることを特徴とする半導体装置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000221386A JP4801241B2 (ja) | 1999-07-22 | 2000-07-21 | 半導体装置およびその作製方法 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1999206938 | 1999-07-22 | ||
| JP20693899 | 1999-07-22 | ||
| JP11-206938 | 1999-07-22 | ||
| JP2000221386A JP4801241B2 (ja) | 1999-07-22 | 2000-07-21 | 半導体装置およびその作製方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010237285A Division JP4801790B2 (ja) | 1999-07-22 | 2010-10-22 | 半導体装置 |
| JP2011077995A Division JP5292434B2 (ja) | 1999-07-22 | 2011-03-31 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001111060A JP2001111060A (ja) | 2001-04-20 |
| JP2001111060A5 JP2001111060A5 (ja) | 2007-09-20 |
| JP4801241B2 true JP4801241B2 (ja) | 2011-10-26 |
Family
ID=26515970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000221386A Expired - Fee Related JP4801241B2 (ja) | 1999-07-22 | 2000-07-21 | 半導体装置およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4801241B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5046452B2 (ja) | 2000-10-26 | 2012-10-10 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4954366B2 (ja) | 2000-11-28 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2003045874A (ja) | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| US6876350B2 (en) | 2001-08-10 | 2005-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic equipment using the same |
| US6773944B2 (en) | 2001-11-07 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| KR100504537B1 (ko) * | 2002-04-17 | 2005-08-01 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터의 제조 방법 |
| JP4689155B2 (ja) * | 2002-08-29 | 2011-05-25 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8125601B2 (en) * | 2003-01-08 | 2012-02-28 | Samsung Electronics Co., Ltd. | Upper substrate and liquid crystal display device having the same |
| KR100675636B1 (ko) | 2004-05-31 | 2007-02-02 | 엘지.필립스 엘시디 주식회사 | Ｇｏｌｄｄ구조 및 ｌｄｄ구조의 ｔｆｔ를 동시에포함하는 구동회로부 일체형 액정표시장치 |
| US8878177B2 (en) * | 2011-11-11 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP5906132B2 (ja) | 2012-05-09 | 2016-04-20 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN106469750A (zh) * | 2015-08-19 | 2017-03-01 | 昆山工研院新型平板显示技术中心有限公司 | 薄膜晶体管及其制造方法 |
| JP2016054306A (ja) * | 2015-11-13 | 2016-04-14 | 株式会社半導体エネルギー研究所 | 表示装置、表示モジュール及び電子機器 |
| JP6139730B2 (ja) * | 2016-03-18 | 2017-05-31 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
| JP6553114B2 (ja) * | 2017-04-10 | 2019-07-31 | 株式会社半導体エネルギー研究所 | 半導体装置、表示モジュール及び電子機器 |
| CN107104108B (zh) * | 2017-05-19 | 2020-08-21 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、平板探测器及影像设备 |
| JP2020074442A (ja) * | 2020-01-21 | 2020-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3883706B2 (ja) * | 1998-07-31 | 2007-02-21 | シャープ株式会社 | エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 |
-
2000
- 2000-07-21 JP JP2000221386A patent/JP4801241B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001111060A (ja) | 2001-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070719 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070719 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101025 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110331 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110802 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110805 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140812 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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