KR100504537B1 - 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 전극을 하측 부분보다 상측 부분이 더 좁게 형성되도록 패터닝함으로써, LDD 영역을 포함하는 불순물 영역을 1회의 이온 주입 공정으로 형성이 가능한 박막 트랜지스터 제조 방법에 관한 것으로, 기판상에 반도체층을 형성하는 단계와, 상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 하측 부분의 폭이 상측 부분의 폭보다 더 넓은 폭을 갖도록 게이트 전극을 형성하는 단계와 그리고 상기 게이트 전극을 마스크로 이용한 불순물 이온 주입으로 상기 반도체층에 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 액정 표시 장치에 관한 것으로 특히, 게이트 전극을 하측 부위보다 상측 부위가 더 좁게 형성되도록 패터닝함으로써, LDD 영역을 포함하는 불순물 영역을 1회의 이온 주입 공정으로 형성이 가능한 박막 트랜지스터 제조 방법에 관한 것이다.
일반적으로 액정 표시 소자는 두 장의 기판 사이에 액정을 주입하고, 기판의 내측에 형성된 두 전극에 전압을 인가하여 사이에 존재하는 액정의 배열을 조절함으로써, 기판에 부착되는 편광판과의 관계에서 빛을 투과시키거나 차단시키는 원리를 이용한 것이다.
근래에는 액정 표시 소자(Liquid Crystal Display Device)의 여러 형태 중 액티브 매트릭스(Active Matrix) 타입의 박막 트랜지스터(TFT : Thin Film Transistor) 액정 표시 소자의 분야의 발전이 현저하다.
액티브 매트릭스 방식의 박막 트랜지스터 액정 표시 소자(TFT LCD)는 표시 장치의 화면을 이루는 개개 화소의 전극을 트랜지스터를 이용하여 조절하는 것으로, 이 때, 트랜지스터는 반도체 박막을 포함하여 기판상에 형성된다.
상기 박막 트랜지스터 액정 표시 소자(TFT LCD)는 사용되는 반도체 박막의 특성에 따라 비정질 실리콘 타입과 폴리 실리콘 타입으로 크게 나눌 수 있다.
상기 두 타입 모두 공정 비용을 줄이고, 수율을 높이기 위해 공정에서의 노광 단계의 수를 줄이려는 노력이 이루어지고 있는데, 비정질 실리콘의 경우 낮은 온도에서 화학 기상 증착법(CVD: Chemical Vapor Deposition)을 이용하여 형성할 수 있으므로, 유리기판을 이용하는 액정 표시 소자의 특성상 유리한 점이 있다. 그러나 비정질 실리콘 타입의 경우 캐리어의 이동도가 낮기 때문에 빠른 동작 특성을 요하는 구동 회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 이러한 사실은 액정 표시 소자의 구동을 위한 IC는 별도로 제작하여 액정 패널 주변부에 부착하여 사용해야 한다는 것을 의미하며, 이와 같이 별도의 IC를 제작하는 경우에는, 구동 모듈을 위한 공정이 증가하여 액정 표시 소자의 제작비용이 상승하게 된다.
한편, 폴리 실리콘은 비정질 실리콘에 비해 캐리어의 이동도가 훨씬 크고 따라서 구동 회로용 IC를 제작하기 위해서도 사용할 수 있다. 그러므로, 폴리 실리콘을 액정 표시 소자의 박막 트랜지스터 형성을 위한 반도체 박막으로 사용할 경우, 일련의 공정을 통해 동일 유리기판에 화소전극을 위한 박막 트랜지스터 소자와 구동 회로용 트랜지스터 소자를 함께 형성할 수 있다. 이는 액정 표시 소자 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 액정 표시 소자의 소비전력을 낮출 수 있도록 한다.
그러나, 폴리 실리콘을 사용하는 경우, 기판에 폴리 실리콘 박막을 형성하기 위해서는 먼저 비정질 실리콘 박막을 저온 CVD 공정을 통해 형성하고, 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 필요하며, 캐리어 이동도가 높은 만큼 형성된 트랜지스터에서 게이트 전압이 OFF되는 순간 누설 전류가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있다. 이러한, 누설 전류의 발생을 억제하는 방법으로는 박막 트랜지스터의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온 주입한 LDD(Low Doped Drain) 영역 또는 불순물 이온 주입이 되지 않은 오프셋(Offset) 영역을 두어 누설 전류에 대한 배리어로 작용하도록 하는 방법을 일반적으로 사용한다.
특히, LDD n형 박막 트랜지스터란, 게이트 전극에 마이너스 전압을 인가하였을 때, 누설 전류를 보상하기 위해 n형 박막 트랜지스터의 소오스/드레인과 채널간의 정크션 영역에 LDD 영역을 형성한 것이다.
또한, n 채널과 p 채널의 박막 트랜지스터를 하나의 기판에 형성하여야 하므로, n 채널 트랜지스터를 형성하는 공정 가운데, p 채널은 이온 주입을 막기 위해 보호층으로 봉인되고, p 채널 박막 트랜지스터를 형성하는 동안에는 n 채널 영역 또한 보호층으로 봉인되어야 한다.
이하, 첨부된 도면을 참조하여 종래의 액정표시장치의 박막 트랜지스터 제조 방법을 설명하면 다음과 같다.
액정 표시 장치에서는 여러 가지 타입의 박막 트랜지스터가 형성될 수 있으므로, LDD(Lightly Doped Drain) 구조의 n형 박막 트랜지스터(이하, LDD n형 TFT), n형 박막 트랜지스터(이하, n형 TFT), p형 박막 트랜지스터(이하, p형 TFT)로 나누어 이들 박막 트랜지스터들이 동일 기판에 형성되는 경우를 예를 들어 설명한다.
이 경우 각각의 형의 박막 트랜지스터가 형성되는 영역을 먼저 구분하여 정의하고 공정을 진행한다.
도 1a 및 도 1d는 종래의 액정표시장치의 박막 트랜지스터 제조 방법을 나타낸 단면도이다.
도 1a와 같이, 기판(11)상에 버퍼층(12)을 증착한 후, 상기 버퍼층(12) 상에 비정질 실리콘(a-Si:H)을 전면 증착한 후, 이를 탈 수소 처리(a-Si:H -> a-Si)를 한다. 이어, 상기 비정질 실리콘(a-Si)을 레이저로 결정화한 후, 패터닝하여 반도체층(13)을 형성한다.
이어, LDD n형 TFT 형성 영역 반도체층(13)을 포함한 버퍼층(12) 전면에 감광막을 도포하고 이를 노광 및 현상하여 제 1 마스크(14a, 14b)를 형성한다. 이 때, 각각의 TFT 형성 영역별로 마스크 패턴이 달라지는데, LDD n형 TFT 형성 영역에는 소정 부분을 노출시키는 제 1 마스크의 A 패턴(14a)이, n형 TFT 형성 영역과 p형 TFT 형성 영역은 전면 가리워지는 제 1 마스크의 B패턴(14b)이 형성된다.
여기서, 상기 제 1 마스크의 A 패턴(14a)은 이후의 형성될 게이트 전극의 폭보다 조금 작은 폭을 갖는다.
상기 제 1 마스크의 A패턴(14a) 및 B패턴(14b)으로 선택적으로 가리워진 상기 반도체층(13) 상에 저농도 n형의 이온을 주입하여 상기 반도체층(13)에 저농도 불순물 영역(13a)을 형성한다.
도 1b와 같이, 상기 제 1 마스크의 A 패턴(14a) 및 B 패턴(14b)을 제거한 후, 상기 반도체층(13)을 포함한 버퍼층(12) 전면에 감광막을 도포하고 이를 노광 및 현상하여 제 2 마스크(15a, 15b, 15c)를 형성한다.
LDD n형 TFT 형성 영역과 n형 TFT 형성 영역에서는 각각 이후에 형성될 게이트 전극의 폭과 동일한 제 2 마스크의 A패턴(15a), B패턴(15b)을 형성하고, 상기 p형 TFT 형성 영역에서는 전면 가리는 제 2 마스크의 C패턴(15c)을 형성한다.
이어, 상기 제 2 마스크의 A, B, C패턴(15a, 15b, 15c)으로 선택적으로 가리워진 상기 반도체층(13)상에 고농도 n형의 이온을 주입하여 노출된 반도체층의 고농도 불순물 영역(13b)을 형성한다.
도 1c와 같이, 상기 제 2 마스크 A, B, C 패턴(15a, 15b, 15c)을 제거한 후, 감광막을 도포하고, 이를 노광 및 현상하여 제 3 마스크(16a, 16b)를 형성한다.
LDD n형 TFT 형성 영역 및 n형 TFT 형성 영역에서는 전면 가리워지는 제 3 마스크의 A패턴(16a)이 형성되며, p형 TFT 형성 영역의 소정 영역을 가리는 제 3 마스크의 B패턴(16b)이 형성된다.
이 때, 상기 제 3 마스크의 B 패턴(16b)은 이후의 형성될 게이트 전극의 폭과 같다.
이어, 상기 제 3 마스크의 A, B패턴(16a, 16b)으로 선택적으로 가리워진 상기 반도체층(13)상에 고농도 p형의 이온을 주입하여 상기 반도체층의 p형 불순물 영역(13c)을 형성한다.
도 1d와 같이, 각 형의 불순물 영역(13b, 13c)과, n형의 LDD 영역(13b)이 형성된 반도체층(13)을 포함한 버퍼층(12) 상에 게이트 절연막(17), 금속을 전면 증착하고, 상기 금속을 선택적으로 제거하여 게이트 전극(18)을 형성한다.
도 2는 종래 오버랩 LDD형의 박막 트랜지스터 제조 방법의 다른 실시예를 나타낸 공정 단면도이다.
종래의 박막 트랜지스터 제조 방법의 다른 실시례는 도 2와 같이, 먼저 기판(21) 상에 버퍼층(22), 비정질 실리콘층(a-Si:H)(23)을 차례로 증착한다.
이어, 상기 비정질 실리콘층(23)의 탈수소 처리를 한다.
이어, 상기 비정질 실리콘층(23) 전면에 감광막을 증착한 후, 이를 노광 및 현상하여 제 4 마스크(24a, 24b)의 형상으로 패터닝한다. 이 때, LDD n형 TFT 형성 영역에 있어서는 이후에 형성될 게이트 전극보다 작은 폭의 제 4 마스크 A패턴(24a)이 형성되고, n형 TFT 형성 영역 및 p형 TFT 형성 영역을 전면 가리는 제 4 마스크 B 패턴(24b)이 형성된다.
상기 제 4 마스크의 A, B 패턴(24a, 24b)으로 선택적으로 가리워진 상기 비정질 실리콘층(23)에 저농도 불순물 이온을 주입하여 상기 비정질 실리콘층(23)에 저농도 불순물 영역(23a)을 정의한다.
이어, 도면에는 도시하지 않았지만, 부분적으로 불순물 영역이 생성된 상기 비정질 실리콘층(23)을 레이저로 결정화하여 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층을 패터닝하여 반도체층을 형성한다.
이와 같이, 반도체층을 형성한 후에는, 앞서 기술한 도 1b 내지 도 1d의 공정을 거쳐 박막 트랜지스터의 형성을 완료한다.
도 3은 종래의 오버랩 LDD형의 박막 트랜지스터 제조 방법 적용시 나타난 게이트 전극의 미스얼라인을 나타낸 도면이다.
종래의 오버랩 LDD형의 박막 트랜지스터는 반도체층에 각각 고농도 및 저농도의 이온 주입을 진행하여 소오스/드레인 영역(13b) 및 LDD 영역(13a)을 정의한 후, 게이트 전극(18)이 형성되기 때문에, 이후에 패터닝되는 게이트 전극(18)이 상기 반도체층에 대응하여 정확히 얼라인되기 힘들다. 특히, LDD 영역(13a)이 상기 게이트 전극(18)의 좌우 양측(A, B)에서 대칭으로 형성되지 않으며, 상기 게이트 전극(18)과 오버랩되지 않고, 도 3과 같이, 미스얼라인(misalign)되는 경우가 흔하다.
그러나, 상기와 같은 종래의 박막 트랜지스터 제조 방법은 다음과 같은 문제점이 있다.
게이트 전극을 형성하는 공정이 반도체층에 고농도 불순물 영역 및 LDD 영역을 정의하는 이온 주입 공정을 완료한 후, 진행되기 때문에, 먼저 형성되어 있는 LDD 영역과 오버랩이 이루어지지 않는 미스얼라인이 발생하기 쉽다.
또한, LDD 영역 형성용 마스크, p형, n형 각각의 반도체층 소오스/드레인 영역을 정의하기 위한 마스크가 요구되기 때문에, 노광 횟수가 많아 수율 감소의 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 전극을 하측 부위보다 상측 부위가 더 좁게 형성되도록 패터닝함으로써, LDD 영역을 포함하는 불순물 영역을 1회의 이온 주입 공정으로 형성이 가능한 박막 트랜지스터 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 제조 방법은 기판상에 반도체층을 형성하는 단계와, 상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 하측 부분의 폭이 상측 부분의 폭보다 더 넓은 폭을 갖도록 게이트 전극을 형성하는 단계와 그리고 상기 게이트 전극을 마스크로 이용한 불순물 이온 주입으로 상기 반도체층에 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
여기서, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연막 상에 게이트 전극용 금속을 전면 증착하는 단계와, 상기 게이트 전극용 금속 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 이용하여 상기 게이트 전극용 금속을 1차 패터닝하는 단계와, 상기 게이트 전극용 금속을 하측 부분이 상측 부분보다 더 넓은 폭을 갖도록 2차 패터닝하여 게이트 전극을 형성하는 단계를 포함함이 바람직하다.
상기 게이트 전극용 금속은 1차 패터닝시 상기 감광막 패턴의 폭과 일치되는 형상으로 비등방성 식각됨이 바람직하다.
상기 불순물 이온 주입은, 상기 게이트 전극의 상측 부분의 폭과 하측 부분의 폭의 차이에 해당되는 게이트 전극 하측의 반도체층에는 저농도 불순물 영역이 형성되고 상기 게이트 전극 양측의 반도체층에는 고농도 불순물 영역이 형성되도록 이온 주입함이 바람직하다.
여기서, 상기 박막 트랜지스터 제조 방법은 상기 게이트 전극을 포함한 기판 전면에 보호막을 형성하는 단계와, 상기 불순물 영역에 콘택홀을 형성하는 단계, 그리고 상기 불순물 영역과 연결되는 소오스/드레인 전극을 형성하는 단계를 더 포함하여 이루어짐이 바람직하다.
또한, 상기와 같은 목적에 따른 본 발명의 박막 트랜지스터 제조 방법은 기판상에 반도체층을 형성하는 단계와, 상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극용 금속을 증착하는 단계와, 상기 게이트 전극용 금속상에 감광막 패턴을 형성하고 상기 감광막 패턴을 마스크로 하여 상기 게이트 전극용 금속을 1차 패터닝하는 단계와, 상기 감광막 패턴을 애슁하여, 상기 게이트 전극용 금속을 하측 부분이 상측 부분보다 더 넓은 폭을 갖도록 2차 패터닝하여 게이트 전극을 형성하는 단계, 그리고 상기 게이트 전극을 마스크로 이용한 불순물 이온 주입으로 상기 반도체층에 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 불순물 이온 주입은, 상기 게이트 전극의 상측 부분의 폭과 하측 부분의 폭의 차이에 해당되는 게이트 전극 하측의 반도체층에는 저농도 불순물 영역이 형성되고 상기 게이트 전극 양측의 반도체층에는 고농도 불순물 영역이 형성되도록 이온 주입함이 바람직하다.
또한, 상기와 같은 목적에 따른 본 발명의 박막 트랜지스터 제조 방법은 기판상에 반도체층을 형성하는 단계와, 상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 제 1, 제 2 게이트 전극용 금속을 차례로 증착하는 단계와, 상기 제 1 게이트 전극용 금속의 폭이 상기 제 2 게이트 전극용 금속보다 더 넓은 폭을 갖도록 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 마스크로 이용한 불순물 이온주입으로 상기 반도체층에 불순물 영역을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기 게이트 전극의 형성하는 단계는, 상기 제 2 게이트 전극용 금속 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 상기 제 1 게이트 전극용 금속보다 상기 제 2 게이트 전극용 금속에 대한 식각률이 높은 에천트로 습식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어짐이 바람직하다.
상기 불순물 이온 주입은, 상기 게이트 전극의 제 1 게이트 전극용 금속의 폭과 제 2 게이트 전극용 금속의 폭의 차이에 해당되는 게이트 전극 하측의 반도체층에는 저농도 불순물 영역이 형성되고 상기 게이트 전극 양측의 반도체층에는 고농도 불순물 영역이 형성되도록 이온 주입함에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 제조 방법을 상세히 설명하면 다음과 같다.
이하의 실시예에서 설명하는 오버랩 박막 트랜지스터 제조 방법은 n형의 LDD 영역이 요구되는 오버랩 n형 LDD 박막 트랜지스터의 제조 방법에 대해 기술하지만, 동일한 방법으로 p형의 오버랩 LDD 박막 트랜지스터 또한 제조 가능하다.
도 4a 내지 도 4f는 본 발명 박막 트랜지스터 제조 방법의 제 1 실시예를 나타낸 단면도이다.
본 발명의 박막 트랜지스터 제조 방법 제 1 실시예는 먼저, 도 4a와 같이, 기판(41)상에 버퍼층(42), 비정질 실리콘층을 전면 증착하고, 상기 비정질 실리콘층을 레이저로 결정화하여 폴리 실리콘층을 형성한다. 이어, 상기 폴리 실리콘층을 선택적으로 제거하여 박막 트랜지스터의 반도체층(43)을 형성한다.
이어, 상기 반도체층(43)을 포함한 버퍼층(42) 전면에 게이트 절연막(44)을 증착한 후, 상기 게이트 절연막(44) 상에 게이트 전극용 금속(45)을 전면 증착한다.
도 4b와 같이, 상기 게이트 전극용 금속(45) 상에 게이트 전극을 정의하는 감광막을 도포한 후, 노광 및 현상 공정으로 감광막 패턴(46)을 형성한다.
도 4c와 같이, 상기 감광막 패턴(46)을 마스크로 이용하여 1차 패터닝함으로써, 상기 감광막 패턴(46)의 폭으로 상기 게이트 전극용 금속(45a)을 형성한다.
도 4d와 같이, 1차 패터닝 후 남아있는 감광막 패턴(46a)을 애슁(Ashing)하며, 상기 게이트 전극용 금속(45b)을 식각하면, 상측 부분이 하측 부분보다 더 넓은 형상으로 2차 패터닝되어, 도 4e와 같이, 게이트 전극(45c)이 형성된다.
애슁 공정은 감광막을 태우면서 제거하는 공정인데, 이 때, 상기 게이트 전극(45b)은 그 상부부터 식각이 이루어져 상부와 하부에 경사가 생기는 형태로 패터닝된다.
도 4f와 같이, 상기 게이트 전극(45c)을 마스크로 이용하여 상기 반도체층(43)에 불순물 이온을 주입하여 고농도 불순물 영역(43a)과 저농도 불순물 영역(43b)을 형성한다. 이 때, 이온 주입의 농도는 단위 ㎠ 당 1.0E 15 내지 5.0E 15 원자(1.0x1015`~ 5.0x1015/㎠)의 농도로 하며, 이온 주입 에너지는 30 내지 100KeV로 한다. 상기 이온 주입 에너지는 이온 주입이 이루어지는 상기 반도체층(43) 상에 형성되어 있는 게이트 절연막(44)의 두께에 따라 달라진다.
이 때, 상기 게이트 전극(45c)의 상부면보다 하부면보다 더 작게 패터닝되어 있으므로, 이온 주입이 이루어지게 되면, 상기 게이트 전극(45c) 양측의 반도체층(43)에는 고농도 이온 주입이 이루어져 고농도 불순물 영역(43a)이 형성되고, 얇게 패터닝되어 있는 게이트 전극(45c) 하측 부위의 반도체층(43)에는 저농도 불순물 영역(43b)이 동시에 형성된다. 상기 반도체층(43)의 저농도 불순물 영역(43b)이 LDD(Lightly Doped Drain) 영역이다. 결국, 1회의 이온 주입 공정으로 상기 반도체층(43)의 고농도 불순물 영역(43a)과 저농도 불순물 영역(43b)을 동시에 형성하게 되는 것이다.
이어, 도면에는 도시하지 않았지만, 일반적인 공정대로 상기와 같이 패터닝된 게이트 전극을 포함한 게이트 절연막 전면에 보호막을 증착한 후 이를 선택적으로 제거하여 상기 고농도 불순물 영역(43a) 상에 소오스/드레인 콘택 홀을 형성한다.
계속하여 상기 콘택 홀을 매립하는 금속을 전면 증착하고 이를 패터닝하여 소오스/드레인 전극을 형성한다.
도 5a 및 도 5e는 본 발명의 제 2 실시예의 박막 트랜지스터 제조 방법을 나타낸 공정 단면도이다.
도 5a와 같이, 본 발명의 박막 트랜지스터 제조 방법의 제 2 실시예는 먼저, 도 5a와 같이, 기판(51)상에 버퍼층(52), 비정질 실리콘층을 전면 증착하고, 상기 비정질 실리콘층을 레이저로 결정화하여 폴리 실리콘층을 형성한다. 이어, 상기 폴리 실리콘층을 선택적으로 제거하여 박막 트랜지스터의 반도체층(53)을 형성한다.
이어, 상기 게이트 절연막(54)을 상기 반도체층(53)을 포함한 버퍼층(52) 전면에 증착한다.
도 5b와 같이, 상기 게이트 절연막(54) 상에 식각률이 다른 제 1 게이트 전극용 금속(55), 제 2 게이트 전극용 금속(56)을 차례로 증착한다.
도 5c와 같이, 제 1, 제 2 게이트 전극용 금속(55, 56) 상에 감광막을 도포한 후, 이를 노광 및 현상하여 게이트 전극을 정의하는 감광막 패턴(57)을 형성한다.
도 5d와 같이, 상기 감광막 패턴(57)을 마스크로 이용하여 상기 제 1, 제 2 게이트 전극용 금속(55, 56)을 식각하여 게이트 전극(55a, 56a)을 형성한다.
이 때, 상기 제 2 게이트 전극용 금속(56)에 대한 식각률이 상기 제 1 게이트 전극용 금속(55)에 대한 식각률보다 높은 에천트를 이용하여 습식 식각을 진행한다.
또는, 상기 제 1 실시례와 같이, 상기 감광막 패턴(57)을 마스크로 하여 건식각을 먼저 진행함으로써, 상기 감광막 패턴(57)과 동일폭으로 제 1, 제 2 게이트 전극용 금속(55, 56)을 패터닝하고, 이어서, 제 2 게이트 전극용 금속에 대한 식각률이 높은 에천트를 이용하여 습식 식각을 진행함으로써, 제 1, 제 2 게이트 전극의 폭을 조절할 수 있다.
이와 같은 식각 공정을 통해 패터닝된 상기 게이트 전극(55b, 56b))의 측면 프로파일은 제 1 실시예의 경우보다 수직에 가깝다.
도 5e와 같이, 상기 게이트 전극(55a, 56a) 형성 후, 상기 감광막 패턴(47)을 제거한다.
이어, 이온 주입 공정을 통해 상기 반도체층(53)의 불순물 영역(53a, 53b)을 형성한다.
이 때, 상기 게이트 전극(55a, 56a)은 이온 주입 공정시 상기 반도체층(53)의 불순물 영역(53a, 53b)이 생성되는 마스크 역할을 한다. 따라서, 제 1 게이트 전극용 금속(55a)의 폭과 제 2 게이트 전극용 금속(56a)의 폭의 차이에 해당되는 게이트 전극 하측의 반도체층(53)에는 저농도 불순물 영역(53b)이 형성되고, 상기 게이트 전극 양측의 반도체층(53)에는 고농도 불순물 영역(53a)이 형성된다.
상기 저농도 불순물 영역(53b)이 LDD 영역이다. 결국, 1회의 이온 주입 공정으로 상기 반도체층(53)에는 고농도 불순물 영역(53a)과 LDD 저농도 불순물 영역(53b)을 동시에 형성되게 된다.
여기서, 이온 주입의 농도는 단위 ㎠당 1.0E 15 내지 5.0E 15의 원자(1.0x1015`~ 5.0x1015/㎠)로 하며, 주입 에너지는 30 내지 100KeV의 범위로 한다. 상기 게이트 절연막(54)의 두께에 따라 이온 주입 에너지가 달라진다. 상기 게이트 절연막(54)이 두꺼울수록 이온 주입 에너지가 커지게 된다.
이어, 도면에는 도시하지 않았지만, 일반적인 공정대로 보호막을 전면에 증착한 후 이를 선택적으로 제거하여 소오스/드레인 콘택 영역을 형성한다.
계속하여 상기 콘택 영역을 매립하는 금속을 전면 증착하고 이를 패터닝하여 소오스/드레인 전극을 형성한다.
도 6은 본 발명의 박막 트랜지스터 제조 방법으로 제조한 박막 트랜지스터의 게이트 전극에 (-)전압을 가했을 때 나타나는 LDD 영역의 전자-정공 배치를 나타낸 도면이다.
도 6과 같이, 하부 금속이 상부 금속보다 좀더 넓게 형성되도록 단차가 형성되어 있는 게이트 전극(55a, 56a)에 마이너스(-) 전압을 인가하게 되면, 채널 부위에는 정공(hole)이 배치되며, 양측의 소오스/드레인 영역에는 전자(electron)들이 배치되게 된다. 이 때의 LDD 영역(53b)은 소오스/드레인 영역 쪽으로는 전자들이 채널 영역 쪽으로 몰려 배치되고, 전자와 정공들이 공존하는 오프셋 영역을 가지게 된다.
이러한 LDD 영역(53b) 내의 오프셋 영역을 가지고 있을 경우 소오스/드레인과 채널 사이의 정크션 부위에서 누설 전류가 과도하게 흐르는 현상을 방지할 수 있다.
도 6에 도시된 LDD 영역의 특성은 본 발명의 제 2 실시례를 기준으로 하여 도시하였지만, 게이트 전극의 하측 부위가 상측 부위보다 넓게 패터닝된 본 발명의 제 1 실시례에도 동일하게 나타날 수 있다.
상기와 같은 본 발명의 박막 트랜지스터 제조 방법은 다음과 같은 효과가 있다.
첫째, 고농도의 이온 주입을 1회 진행하는 동안 반도체층의 고농도 불순물 영역과 저농도 불순물 영역을 동시에 형성하므로, 필요한 마스크를 줄일 수 있으며, 수율을 증가시킬 수 있다.
둘째, 게이트 전극을 패터닝한 후, 반도체층의 소오스/드레인 영역을 정의하므로, 종래 반도체층의 저농도 불순물 영역, 고농도 불순물 영역 형성한 후, 게이트 전극을 형성할 때 발생되던 게이트 전극의 미스얼라인되는 현상이 방지된다.
셋째, 상기 게이트 전극 자체를 마스크로 사용하여 반도체층의 고농도 불순물 영역 및 저농도 불순물 영역을 형성하는 셀프 얼라인이 가능하다.
도 1a 내지 도 1d는 종래 오버랩 LDD형의 박막 트랜지스터 제조방법을 나타낸 공정 단면도
도 2는 종래 오버랩 LDD형의 박막 트랜지스터 제조 방법의 다른 실시예를 나타낸 공정 단면도
도 3은 종래의 오버랩 LDD형의 박막 트랜지스터 제조 방법 적용시 나타난 게이트 전극의 미스얼라인을 나타낸 도면
도 4a 및 도 4f는 본 발명 제 1 실시예의 박막 트랜지스터 제조 방법을 나타낸 공정 단면도
도 5a 및 도 5e는 본 발명 제 2 실시예의 박막 트랜지스터 제조 방법을 나타낸 공정 단면도
도 6은 본 발명의 박막 트랜지스터 제조 방법으로 제조한 박막 트랜지스터의 게이트 전극에 (-)전압을 가했을 때 나타나는 LDD 영역의 전자-정공 배치를 나타낸 도면
도면의 주요 부분에 대한 부호 설명
41, 51 : 기판 42, 52 : 버퍼층
43, 53 : 반도체층 44, 54 : 게이트 절연막
45 : 게이트 전극용 금속 46, 57 : 감광막
55, 56 : 제 1, 제 2 게이트 전극용 금속
Claims (10)
- 기판상에 반도체층을 형성하는 단계;상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 하측 부분의 폭이 상측 부분의 폭보다 더 넓은 폭을 갖도록 게이트 전극을 형성하는 단계; 그리고상기 게이트 전극을 마스크로 이용한 1회의 고농도 불순물 이온 주입으로 상기 게이트 전극의 상측 부분의 폭과 하측 부분의 폭의 차이에 해당되는 상기 게이트 전극 하측 부분의 하부에 대응되는 반도체층에는 저농도 불순물 영역과, 상기 게이트 전극 양측 하부에 대응되는 반도체층에는 고농도 불순물 영역을 동시에 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극을 형성하는 단계는상기 게이트 절연막 상에 게이트 전극용 금속을 전면 증착하는 단계와, 상기 게이트 전극용 금속 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 마스크로 이용하여 상기 게이트 전극용 금속을 1차 패터닝하는 단계와, 상기 게이트 전극용 금속을 하측 부분이 상측 부분보다 더 넓은 폭을 갖도록 2차 패터닝하여 게이트 전극을 형성하는 단계를 포함함을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 게이트 전극용 금속은 1차 패터닝시 상기 감광막 패턴의 폭과 일치되는 형상으로 비등방성 식각됨을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 게이트 전극을 포함한 기판 전면에 보호막을 형성하는 단계;상기 불순물 영역에 콘택홀을 형성하는 단계; 그리고상기 불순물 영역과 연결되는 소오스/드레인 전극을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조 방법.
- 기판상에 반도체층을 형성하는 단계;상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 게이트 전극용 금속을 증착하는 단계;상기 게이트 전극용 금속상에 감광막 패턴을 형성하고 상기 감광막 패턴을 마스크로 하여 상기 게이트 전극용 금속을 1차 패터닝하는 단계;상기 감광막 패턴을 애슁하여, 상기 게이트 전극용 금속을 하측 부분이 상측 부분보다 더 넓은 폭을 갖도록 2차 패터닝하여 게이트 전극을 형성하는 단계; 그리고상기 게이트 전극을 마스크로 이용한 1회의 고농도 불순물 이온 주입으로 상기 게이트 전극 상측 부분의 폭과 하측 부분의 폭의 차이에 해당되는 상기 게이트 전극 하측 부분의 하부에 대응되는 반도체층에는 저농도 불순물 영역과, 상기 게이트 전극 양측의 하부에 대응되는 반도체층에는 고농도 불순물 영역을 동시에 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 삭제
- 기판상에 반도체층을 형성하는 단계;상기 반도체층을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 제 1, 제 2 게이트 전극용 금속을 차례로 증착하는 단계;상기 제 1 게이트 전극용 금속의 폭이 상기 제 2 게이트 전극용 금속보다 더 넓은 폭을 갖도록 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 이용한 1회의 고농도 불순물 이온 주입으로 상기 게이트 전극 상측 부분의 폭과 하측 부분의 폭의 차이에 해당되는 상기 게이트 전극 하측 부분의 하부에 대응되는 반도체층에는 저농도 불순물 영역과, 상기 게이트 전극 양측의 하부에 대응되는 반도체층에는 고농도 불순물 영역을 동시에 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 8항에 있어서,상기 게이트 전극의 형성하는 단계는,상기 제 2 게이트 전극용 금속 상에 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 이용하여 상기 제 1 게이트 전극용 금속보다 상기 제 2 게이트 전극용 금속에 대한 식각률이 높은 에천트로 습식각하여 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 박막 트랜지스터 제조 방법.
- 삭제
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