KR100292047B1 - 박막트랜지스터및그제조방법 - Google Patents
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Abstract
본 발명은 보틈게이트 구조의 박막 트랜지스터에서 활성층의 소오스/드레인영역에 엘디디 및 옵셋영역을 형성하여 오프전류를 제어가능하며 또한, 그 제조공정이 용이한 박막 트랜지스터 및 그 제조방법에 관한 것으로, 본 발명의 박막 트랜지스터는 절연기판에 형성된 게이트전극과, 게이트전극을 덮도록 형성된 게이트절연막과, 게이트절연막 상에 소오스/드레인영역과 채널영역을 갖되, 소오스/드레인영역에 엘디디와 옵셋영역이 수직적인 분포를 갖도록 형성된 활성층과, 활성층에 게이트전극과 대응되는 부위에 잔류되도록 형성된 이온 블로킹 마스크와, 활성층에 이온 블로킹 마스크의 중심부위를 노출시키고 가장자리를 감싸도록 형성된 소오스/드레인전극을 갖는다. 상술한 구조를 갖는 본 발명의 박막 트랜지스터를 제조하는 방법으로는 절연기판에 게이트전극을 형성하는 공정과, 절연기판 위에 상기 게이트전극을 덮도록 게이트절연막을 형성하는 공정과, 게이트절연막 위에 활성층을 형성하는 공정과, 활성층에 게이트전극과 대응되는 부위에 잔류되도록 채널영역을 정의하는 이온 블로킹 마스크를 형성하는 공정과, 활성층에 이온 블로킹 마스크로 가리고 제 1도전형의 불순물이온을 도핑하여 엘디디 및 옵셋영역이 형성된 소오스/드레인영역을 형성하는 공정과, 활성층에 이온 블로킹 마스크의 중심부위가 노출되고 그 가장자리 부위가 감싸이도록 소오스/드레인전극을 형성하는 공정을 구비한 것이 특징으로 한다.
따라서, 본 발명에서는 콘택홀을 오픈하는 공정이 생략되고 소오스/드레인영역 및 엘디디를 1 회의 불순물 도핑 공정으로 형성가능함에 따라, 박막 트랜지스터의 제조공정이 단순화된다. 또한, 본 발명의 박막 트랜지스터 제조공정은 CMOS 회로제작 공정에도 적용이 가능하다.
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 보틈게이트 구조의 박막 트랜지스터에서 오프전류를 감소시키고 제조공정이 단순한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로, 액정표시장치에 형성되는 박막 트랜지스터는 현재까지 비정질실리콘을 이용하고 있으나, 비정질실리콘에 비하여 전자나 전공의 이동도가 높은 다결정실리콘을 이용할 경우 패널 상에 별도의 구동회로부를 부착하지 않고 내장할 수 있기 때문에 점차로 저온의 다결정실리콘으로 대체되고 있는 실정이다.
이 저온의 다결정실리콘 박막 트랜지스터를 사용하는 액정표시장치는 유리기판 상에 구동회로부와 화소부가 함께 내장된 구조를 취하고 있는 데, 구동회로부의 박막 트랜지스터는 다결정실리콘의 특성 상 빠른 주파수에서 스위칭이 가능하다.
이 때, 스위칭 동작(switching operation) 측면에서는 일반적으로 트랜지스터가 "온" 상태와 "오프" 상태라 할 수 있는 두 개의 전도상태로 제어되며, 스위치가 닫혀 있을 때는 즉, 오프상태일 때에는, 개방회로로, 또한 열려 있을 때는 즉, 온상태일 때에는, 단락회로로 나타난다. 그리고 이 소자는 이들 상태 사이의 한 상태에서 다른 상태로 스위치되는 데 있어 많은 시간이 걸리지 않는 것이 바람직하다.
그러나, 화소부의 화소 스위칭용 박막 트랜지스터는 오프상태에서의 드레인전류값이 클 경우에 그 작동에 장애를 일으키므로, 화소부에서는 오프전류의 수준을 적절한 수준으로 낮추기 위해 엘디디(LDD:Lightly Doped Drain) 구조, 옵셋(offset)구조, 듀얼게이트(dual gate) 구조 등을 채택한 박막 트랜지스터가 종래에 제안된 바 있다.
도 1은 종래기술에 따른 통상적인 보틈게이트 구조에 있어서, 오프전류를 감소시키는 엘디디가 형성된 박막 트랜지스터의 단면도이고, 도 2A 내지 도 2F 는 이를 형성하기 위한 제조공정도이다.
종래의 박막 트랜지스터는 도 1과 같이, 절연기판(100)에 게이트전극(102)이 형성되어져 있고, 이 게이트전극(102) 위에는 게이트절연막(104)이 덮여져 있다.
그리고 게이트절연막(104)위에는 활성층(106)이 위치해 있고, 또한, 이 활성층(106) 위에는 소정부위에 채널영역을 정의하기 위한 이온 블로킹 마스크(ion blocking mask)(108)가 패터닝되어 있다.
따라서, 활성층(106)은 이온 블로킹 마스크(108)와 대응되는 부위에는 채널영역(106-1)이 형성되어져 있고, 채널영역(106-1) 주변부위에는 저농도의 불순물이온이 도핑된 엘디디(106-2)(106-3)가 형성되어져 있으며, 엘디디(106-2)(106-3) 주변부위에는 고농도의 불순물이온이 도핑된 고농도 불순물영역(106-4)(106-5)이 형성되어져 있다.
즉, 도 1에서 도시된 활성층을 왼쪽부터 순차적으로 설명하면, 활성층(106)은 고농도의 불순물영역(106-4)-저농도의 엘디디(106-2)-채널영역(106-1)-저농도의 엘디디(106-3)-고농도의 불순물영역(106-5) 순으로 구성되어 있다.
그리고 게이트절연막(104) 위에는 활성층(106) 및 이온 블로킹 마스크(108)를 덮되, 고농도의 불순물영역(106-4)(106-5)과 각각 접속되는 제 1, 제 2콘택홀(H-1)(H-2)을 갖는 절연막(114)이 형성되어져 있다.
이 절연막(114)에는 제 1, 제 2콘택홀(H-1)(H-2)을 채우는 소오스전극(116) 및 드레인전극(118)이 형성되며, 이 소오스/드레인전극(116)(118)이 제 1, 제 2콘택홀(H-1)(H-2)을 통하여 고농도 불순물영역(106-4)(106-5)에 각각 접속된다.
상술한 구조를 갖는 종래의 보틈게이트 구조를 갖는 박막 트랜지스터의 일반적인 제조공정을 알아본다.
도 2A 와 같이, 절연기판(100) 위에 알루미늄(Al) 등의 금속을 스퍼터링(sputtering) 방법으로 증착하여 금속층을 형성한 후, 사진식각 방법으로 소정부위에 잔류되도록 패터닝하여 게이트전극(102)을 형성시킨다. 다음에, 절연기판(100) 위에 게이트전극(102)이 덮이도록 충분한 두께로 산화실리콘을 증착하여 게이트절연막(104)을 형성시킨다.
그리고 게이트절연막(104) 위에 불순물이 도핑되지 않은 비정질실리콘을 증착한 후, 레이저로 조사하여 국부적으로 용융시키면서 전면을 결정화시킴으로써 활성층(106)을 형성한다.
도 2B 와 같이, 활성층(106)을 사진식각 방법으로 패터닝한다. 그리고 게이트절연막(104) 위에 활성층(106)을 덮도록 절연막을 형성한 후, 이 절연막 위에 포토레지스트(photoresist)를 순차적으로 적층한다.
그리고 절연기판(100) 하부쪽에서 게이트전극(102)을 마스크로 배면 노광 및 현상하여 게이트전극(102)과 동일한 상으로 패터닝된 제 1마스크패턴(110)을 형성한다. 이 제 1마스크패턴(110)을 이용하여 절연막을 제거하고, 잔류된 절연막은 이 후, 활성층의 일정부위에만 불순물이온을 도핑하기 위한 이온 블로킹 마스크(108)로 사용된다.
도 2C 와 같이, 제 1마스크패턴(110)을 제거한다.
그리고 게이트절연막(104) 위에 활성층(106)을 덮도록 포토레지스트를 도포한 후, 노광 및 현상하여 이온 블로킹 마스크(108)를 덮는 제 2마스크패턴(112)을 형성한다. 이 제 2마스크패턴(112)은 이 후 공정에서 활성층 상에 N 형의 고농도의 불순물영역을 형성하기 위한 것이다.
이 때, 제 2마스크패턴(112)과 이온 블로킹 마스크(108)사이의 간격 만큼 엘디디가 형성되어지므로, 제 2마스크패턴(112)은 이온 블로킹 마스크(108)를 충분히 감싸도록 형성되도록 한다.
이 제 2마스크패턴(112)을 마스크로 이용하여 활성층(106)에 N형의 고농도의 불순물이온을 도핑함으로써 고농도의 불순물영역(106-4)(106-5)이 형성된다.
도 2D 와 같이, 제 2마스크패턴(112)을 제거한다.
그리고 활성층(106)에 이온 블로킹 마스크(108)를 마스크로 상기 고농도의 불순물영역에 도핑한 도전형과 동일형인 N 형의 저농도의 불순물이온을 도핑시킨다. 그러므로써, 고농도의 불순물영역(106-4)(106-5)과 이온 블로킹 마스크(108) 사이에는 저농도의 불순물영역인 엘디디(106-2)(106-3)가 형성된다.
이 엘디디(106-2)(106-3)는 스위칭 동작 측면에서 볼 때, 드레인 정션(junction)의 전계를 약화시키어 오프전류의 수준을 적절한 수준으로 낮추어 줄 수 있다.
도 2E 와 같이, 게이트절연막(104) 위에 활성층(106) 및 이온 블로킹 마스크(108-1)를 덮도록 충분한 두께로 절연막(114)을 형성한다. 이 후, 이 절연막(114) 위에 고농도의 불순물영역(106-4)(106-5)을 노출시키는 제 1, 제 2콘택홀(H-1)(H-2)을 형성시킨다.
도 2F 와 같이, 절연막(114)에 고농도의 불순물영역(106-4)(106-5)과 접촉되도록 제 1, 제 2콘택홀(H-1)(H-2)을 매립하는 금속층을 형성한 후, 제 1, 제 2 콘택홀(H-1)(H-2) 부위가 잔류되고 나머지 부위는 제거되도록 패터닝하여 각각의 소오스전극(116)과 드레인전극(118)을 형성한다. 즉, 이 소오스/드레인전극(116)(118)은 제 1, 제 2 콘택홀(H-1)(H-2)을 통하여 고농도의 불순물영역(106-4)(106-5)과 연결된다.
그러나, 종래의 박막 트랜지스터 및 그의 제조방법에서는 상술한 바와 같이, 소오스/드레인 전극 형성을 위한 별도의 콘택홀 오픈공정과 소오스/드레인영역 및 LDD 형성을 위해 2번의 이온주입 공정이 진행되는 등의 공정이 복잡해지는 문제점이 발생되었다.
상기의 문제점을 해결하고자, 본 발명은 오프전류를 감소시키는 박막 트랜지스터 구조와, 이 박막 트랜지스터를 형성을 위한 제조공정을 단순화시킨 박막 트랜지스터의 제조방법을 제공하려는 것이다.
본 발명의 박막 트랜지스터는 절연기판에 형성된 게이트전극과, 게이트전극을 덮도록 형성된 게이트절연막과, 게이트절연막 상에 소오스/드레인영역과 채널영역을 갖되, 소오스/드레인영역에 엘디디와 옵셋영역이 수직적인 분포를 갖도록 형성된 활성층과, 활성층에 게이트전극과 대응되는 부위에 잔류되도록 형성된 이온 블로킹 마스크와, 활성층에 이온 블로킹 마스크의 중심부위를 노출시키고 가장자리를 감싸도록 형성된 소오스/드레인전극을 갖는다. 상술한 구조를 갖는 본 발명의 박막 트랜지스터를 제조하는 방법으로는 절연기판에 게이트전극을 형성하는 공정과, 절연기판 위에 상기 게이트전극을 덮도록 게이트절연막을 형성하는 공정과, 게이트절연막 위에 활성층을 형성하는 공정과, 활성층에 게이트전극과 대응되는 부위에 잔류되도록 채널영역을 정의하는 이온 블로킹 마스크를 형성하는 공정과, 활성층에 이온 블로킹 마스크로 가리고 제 1도전형의 불순물이온을 도핑하여 엘디디 및 옵셋영역이 형성된 소오스/드레인영역을 형성하는 공정과, 활성층에 이온 블로킹 마스크의 중심부위가 노출되고 그 가장자리 부위가 감싸이도록 소오스/드레인전극을 형성하는 공정을 구비한 것이 특징으로 한다.
도 1 및 도 2 는 종래기술에 따른 통상적인 보틈게이트(bottom) 구조에서 엘디디를 갖는 박막 트랜지스터의 단면도 및 이를 형성하기 위한 공정도이고,
도 3 미 도 4는 보틈게이트 구조에서 본 발명에 따른 엘디디와 옵셋영역이 수직적인 분포를 갖는 박막 트랜지스터의 단면도 및 이를 형성하기 위한 공정도이다
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 절연기판 102, 202. 게이트전극
104, 204. 게이트절연막 106, 206. 활성층
108, 208. 이온 블로킹 마스크 110, 210. 마스크패턴
220 제 2금속층
116, 216, 118, 218. 소오스/드레인전극
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 3은 본 발명의 제 1실시예로, 소오스/드레인영역에 수직적인 분포인 엘디디 및 옵셋영역을 갖는 박막 트랜지스터 구조를 보이기 위한 단면도이고, 도 4는 본 발명의 박막 트랜지스터를 형성하기 위한 제조공정도이다.
본 발명의 박막 트랜지스터는 도 3 과 같이, 절연기판(400)에 게이트전극(402)이 형성되어져 있고, 이 게이트전극(402)을 덮는 게이트절연막(404)이 적층되어 있다.
그리고 게이트절연막(404) 위에는 활성층(406)이 위치해 있고, 이 활성층(406) 위에는 소정부위에 채널영역을 정의하는 이온 블로킹 마스크(420)가 패터닝되어 있다.
활성층(406)은 이온블로킹 마스크(420)와 대응되는 부위에는 채널영역이 형성되어져 있고, 이 채널영역 가장자리에는 소오스/드레인영역이 형성되어져 있다.
그리고 소오스/드레인영역의 표면에서부터 소정깊이를 갖는 부위에는 저농도의 불순물영역인 엘디디(406-1)가 형성되어져 있고, 게이트절연막(404)과 접촉된 계면으로 부터 상방향으로 소정깊이까지 불순물이 도핑되지 않은 옵셋영역(406-3)이 형성되어져 있다.
그리고 활성층(406)에는 이온 블로킹 마스크(420)의 중심부위를 노출시키고 소오스/드레인영역을 덮는 소오스/드레인전극(416)(418)이 양측에 각각 접촉되어 연결되어져 있다.
상술한 바와 같이, 엘디디와 옵셋영역을 갖는 구조를 갖는 본 발명의 박막 트랜지스터의 제조공정을 알아본다.
도 4A 와 같이, 절연기판(400) 위에 알루미늄(Al) 등의 금속을 스퍼터링 방법으로 증착하여 형성한 후, 사진식각 방법으로 소정부위에 잔류되도록 패터닝하여 게이트전극(402)을 형성한다. 다음에, 절연기판(400) 위에 게이트전극(402)이 덮이도록 충분한 두께로 증착하여 게이트절연막(404)을 형성한다.
그리고 게이트절연막(404) 위에 불순물이 도핑되지 않은 비정질실리콘을 500 ∼ 600 Å 두께로 증착한 후, 레이저로 조사하여 국부적으로 용융시키면서 전면을 결정화함으로써 활성층(406)을 형성한다.
도 4B 와 같이, 게이트절연막(404) 위에 활성층(406)을 덮도록 질화실리콘 또는 산화실리콘 등을 이용하여 절연막을 형성한 후, 이 절연막 위에 포토레지스트를 도포한다. 이 후에, 절연기판(400) 하부쪽에서 부터 게이트전극(402)을 마스크로 배면노광을 실시하고, 노광된 부위를 현상하여 게이트전극(402)과 동일한 형상으로 마스크패턴(422)을 만든다. 이 마스크패턴(422)을 이용하여 절연막을 제거함으로써 이온 블로킹 마스크(420)를 형성한다. 여기에서, 이온 블로킹 마스크(420)은 채널영역(406-1)이 불순물이온으로 도핑되는 것을 차단하기 위한 것이다.
도 4C 와 같이, 마스크패턴(422)을 제거한다.
그리고 PECVD(Plasma Enhanced Chemical Vapor Deposition) 챔버 내에서 이온 블로킹 마스크(420)를 이용하여 활성층(406) 표면에 플라즈마 처리된 제 1도전형의 불순물이온을 도핑하는 데, 이 때, 불순물이온은 활성층(406) 표면에만 약하게 도핑되도록 한다. 이 불순물이온 도핑공정은 200 ∼ 300 ℃ 의 저온에서 불순물이온이 활성층(406) 표면으로 부터 100 ∼ 150 Å 두께범위까지 도핑되도록 에너지 세기를 조절하면서 진행된다. 그리고 제 1도전형 불순물이온은 PH3가스 또는 P 원소를 포함한 혼합가스를 분해하여 형성하거나 B2H6또는 B원소를 포함한 혼합가스를 분해하여 형성한다.
이 이온도핑과정으로 인해, 활성층(406)은 이온 블로킹 마스크(420)와 접촉된 계면에서 제 1도전형 불순물이온의 농도가 1018Cm-3이상으로 상기 활성층 표면으로 부터 50 ∼ 300Å 깊이에서 100Å 정도의 두께로 엘디디가 형성되고, 게이트절연막(404)과 접촉된 계면으로 갈수록 옵셋영역(406-3)이 형성된다. 이 옵셋영역(406-3)에 의해 누설전류가 억제되고, 엘디디(406-2)와 게이트전극(402)이 일부 오버랩(overlap)되며, 전류가 이 오버랩된 영역에서는 분산되어 흐르므로 바이어스 스트레스에 강하다.
도 4D 와 같이, 활성층(406) 위에 알루미늄인 제 1금속층(424)을 형성한다.
이 때, 소오스/드레인전극(416)(418)을 이루는 성분인 알루미늄(AL)은 물질의 특성 상 하부의 활성층(406)의 실리콘(Si)과 반응하여 합금되기 쉽다. 따라서 이를 방지하기 위하여 활성층(406)과 소오스/드레인전극(416)(418) 사이에 크롬(Cr) 또는 몰리브덴(Mo) 등의 제 2금속층(422)을 개재시킨다.
도 4E 와 같이, 제 1 및 제 2금속층(424)(422)을 제거하여 이온 블로킹 마스크(408) 중심부위가 노출되고 가장자리 부위가 감싸여지도록 패터닝함으로써 소오스/드레인전극(416)(418)을 형성한다.
그리고 이 소오스/드레인전극(416)(418)을 마스크로 하여 활성층(406) 및 게이트절연막(404)를 동시에 패터닝한다.
도 5는 본 발명의 제 2실시예로, NMOS 트랜지스터가 형성되는 화소부와 이를 구동시키기 위한 CMOS 박막 트랜지스터가 형성되는 구동회로부에서 각각의 박막 트랜지스터가 동시에 형성되는 것을 보이기 위한 공정도로, 이는 상술한 제 1실시예로 부터 쉽게 응용할 수 있다.
본 발명의 제 1실시예와 마찬가지 방법으로, NMOS 트랜지스터가 형성되는 화소부(Ⅰ)와 이를 구동시키기 위한 CMOS 박막 트랜지스터가 형성되는 구동회로부(Ⅱ)(Ⅲ)가 정의된 절연기판(500) 위에 각각 게이트전극(502)을 형성하고, 이 각각의 게이트전극(502)을 덮는 게이트절연막(504)을 형성한다.
그리고 게이트절연막(504) 위에 불순물이 도핑되지 않은 비정질실리콘을 500 ∼ 600 Å 두께로 증착한 후, 레이저로 조사하여 결정화함으로써 활성층(506)을 형성한다.
게이트절연막(504) 위에 활성층(506)을 덮도록 절연막을 형성한 후, 이 절연막 위에 포토레지스트를 도포한다. 이 후에, 절연기판(500) 하부쪽에서 부터 게이트전극(502)을 마스크로 배면노광을 실시하고, 노광된 부위를 현상하여 마스크패턴을 만든다. 이 마스크패턴을 이용하여 절연막을 제거함으로써 이온 블로킹 마스크(520)를 형성한다. 여기에서, 이온 블로킹 마스크(520)은 채널영역이 불순물이온으로 도핑되는 것을 차단하기 위한 것이다. 이 후에, 마스크패턴을 제거한다.
그리고 화소부의 NMOS 트랜지스터가 형성될 부위(Ⅰ) 및 구동회로부의 NMOS 트랜지스터가 형성될 부위(Ⅱ)를 가리고 구동회로부의 PMOS 가 형성될 부위(Ⅲ)를 노출시킨 후에, 활성층(506)에 P 형의 고농도 불순물이온을 도핑하여 고농도 불순물영역을 형성한다.
도 5B 와 같이, 다음에, 화소부의 NMOS 트랜지스터가 형성될 부위(Ⅰ) 및 구동회로부의 NMOS 트랜지스터가 형성될 부위(Ⅱ)를 노출시키고 구동회로부의 PMOS 가 형성될 부위(Ⅲ)를 가린 후에, 이온 블로킹 마스크(520)를 이용하여 활성층(506) 표면에 저농도의 불순물이온을 플라즈마 처리하여 불순물이온을 도핑하는 데, 이 때, 불순물이온은 활성층(506) 표면에서 100 ∼ 150 Å 두께범위까지 도핑되도록 한다. 이 불순물이온 주입을 통한 엘디디 형성은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 챔버 내에서 진행되고, 불순물 이온으로는 PH3가스 또는 P 원소를 포함한 혼합가스를 분해하여 형성하거나 B2H6또는 B원소를 포함한 혼합가스를 분해하여 형성한다.
이 이온도핑과정으로 인해, 활성층(506)은 이온 블로킹 마스크(520)와 접촉된 계면에서 제 1도전형 불순물이온의 농도가 1018Cm-3이상으로 상기 활성층 표면으로 부터 100 ∼ 150Å 깊이에서, 100Å 두께범위로 엘디디가 형성되고, 통상, 공정이 진행되는 동안 이 불순물이온 도핑공정은 200 ∼ 300 ℃ 의 저온에서 진행된다.
따라서, 활성층(506)은 이온 블로킹 마스크(520)와 접촉된 계면으로 갈수록 저농도의 불순물영역인 엘디디(a)가 형성되고, 게이트절연막(404)과 접촉된 계면으로 갈수록 옵셋영역(b)이 형성된다.
도 5C 와 같이, 활성층(506) 상에 이온 블로킹 마스크(520)를 덮도록 알루미늄을 증착하여 제 1금속층(524)을 형성한다. 이 때, 활성층인 실리콘과 금속층의 알루미늄이 합금되는 것을 방지하고자, 활성층과 이온 블로킹 마스크 사이에 크롬 또는 몰리브덴 등의 제 2금속층(522)을 재개시킨다.
도 5D 와 같이, 이온 블로킹 마스크(520)의 중심부위가 노출되고 그 가장자리 부위가 덮이도록 제 1 및 제 2금속층(524)(522)을 패터닝하여 소오스/드레인전극(516)(618)을 형성한다.
그리고 이 소오스/드레인전극(516)(518)을 마스크로 활성층(506)과 게이트전극(504)을 한꺼번에 패터닝한다.
즉, 상술한 본 발명을 이용하여 단일의 NMOS 형 박막 트랜지스터가 형성되는 화소부 및 각각의 NMOS 트랜지스터와 PMOS 트랜지스터를 갖는 CMOS 형 박막 트랜지스터가 형성되는 구동회로부는 우선, NMOS 트랜지스터를 마스킹한 후, PMOS 트랜지스터에 P형의 고농도의 불순물이온을 도핑하여 1회의 불순물이온 도핑공정을 진행시킨다. 그리고 PMOS 트랜지스터와 NMOS 트랜지스터에 저농도의 PH3를 플라즈마 처리하여 불순물이온을 도핑함으로써 2회의 불순물이온 도핑공정을 진행시킴으로써 화소부 및 구동회로부에 박막 트랜지스터를 형성할 수 있다.
상술한 바와 같이, 본 발명의 박막 트랜지스터는 활성층의 소오스/드레인영역에 엘디디 및 옵셋영역을 수직적인 분포로 형성시킴에 따라, 이 엘디디와 옵셋영역이 드레인 정션부의 전계를 약화시키어 오프전류를 감소시키고, 바이어스 스트레스에 의한 소자특성 열화를 감소시킨다.
그리고 1회의 플라즈마 처리로 LDD 영역을 형성할 수 있으며, 콘택홀을 오픈하는 공정이 생략가능함에 따라, 박막 트랜지스터의 제조공정이 단순화되는 잇점이 있다.
또한, 본 발명의 박막 트랜지스터 제조공정은 CMOS 회로제작 공정에도 적용이 가능하다.
Claims (24)
- 보틈게이트 구조를 갖는 박막 트랜지스터에 있어서,절연기판에 형성된 게이트전극과,상기 게이트전극을 덮도록 형성된 게이트절연막과,상기 게이트절연막 상에 소오스/드레인영역과 채널영역을 갖되, 상기 소오스/드레인영역에 엘디디와 옵셋영역이 수직적인 분포를 갖도록 형성된 활성층과,상기 활성층에 상기 게이트전극과 대응되는 부위에 잔류되도록 형성된 이온 블로킹 마스크와,상기 활성층에 상기 이온 블로킹 마스크의 중심부위를 노출시키고 가장자리를 감싸도록 형성된 소오스/드레인전극을 구비한 박막 트랜지스터.
- 청구항 1에 있어서,상기 소오스/드레인전극은 크롬 또는 몰리브덴 등의 제 1금속층과 상기 제 1금속층에 알루미늄의 제 2금속층을 이중으로 적층한 것이 특징인 박막 트랜지스터.
- 청구항 1에 있어서,상기 활성층은 500 ∼ 600 Å 두께로 형성된 것이 특징인 박막 트랜지스터.
- 청구항 1에 있어서,상기 엘디디는 상기 소오스/드레인영역에 1018Cm-3이하의 불순물 농도를 갖고, 100 Å 이상의 두께범위인 것이 특징인 박막 트랜지스터.
- 보틈게이트 구조를 갖는 박막 트랜지스터의 제조방법에 있어서,절연기판에 게이트전극을 형성하는 공정과,상기 절연기판 위에 상기 게이트전극을 덮도록 게이트절연막을 형성하는 공정과,상기 게이트절연막 위에 활성층을 형성하는 공정과,상기 활성층에 상기 게이트전극과 대응되는 부위에 잔류되도록 채널영역을 정의하는 이온 블로킹 마스크를 형성하는 공정과,상기 활성층에 상기 이온 블로킹 마스크로 가리고 제 1도전형의 불순물이온을 도핑하여 엘디디 및 옵셋영역이 형성된 소오스/드레인영역을 형성하는 공정과,상기 활성층에 상기 이온 블로킹 마스크의 중심부위가 노출되고 그 가장자리 부위가 감싸이도록 소오스/드레인전극을 형성하는 공정을 구비한 박막 트랜지스터 제조방법.
- 청구항 5에 있어서,상기 활성층은 상기 게이트절연막 상에 불순물이 도핑되지 않은 비정질실리콘을 증착한 후에 결정화하여 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5 또는 청구항 6에 있어서,상기 활성층은 500 ∼ 600 Å 두께로 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5에 있어서,상기 엘디디는 상기 소오스/드레인영역에 1018Cm-3이하의 불순물 농도를 갖고, 100 Å 이상의 두께범위인 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5에 있어서,상기 이온 블로킹 마스크는 질화실리콘 또는 산화실리콘으로 형성한 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5 또는 청구항 9에 있어서,상기 이온 블로킹 마스크는 상기 게이트전극을 마스크로 배면노광 공정을 진행시키어 패터닝된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5에 있어서,상기 제 1도전형 불순물이온은 PH3가스 또는 P 원소를 포함한 혼합가스를 분해하여 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5에 있어서,상기 제 1도전형 불순물이온은 B2H6또는 B원소를 포함한 혼합가스를 분해하여 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5에 있어서,상기 제 1도전형 불순물이온 도핑공정은 200 ∼ 300 ℃ 의 저온에서 진행된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 5 또는 청구항 8에 있어서,상기 엘디디는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 챔버 내에서 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 6에 있어서,상기 소오스/드레인전극은 크롬 또는 몰리브덴 등의 제 1금속층과 상기 제 1금속층에 알루미늄 등의 제 2금속층을 이중으로 적층하여 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 제 1도전형영역을 갖는 화소부와 제 1및 제 2도전형영역을 갖는 구동회로부에 박막 트랜지스터를 제조하는 방법에 있어서,제 1도전형영역과 제 2도전형영역이 정의된 절연기판에 상기 제 1도전형영역과 상기 제 2도전형영역에 각각의 게이트전극을 형성하는 공정과,상기 절연기판 위에 상기 각각의 게이트전극을 덮도록 게이트절연막을 형성하는 공정과,상기 게이트절연막 위에 활성층을 형성하는 공정과,상기 활성층에 상기 각각의 게이트전극과 대응되는 부위에 잔류되도록 각각의 채널영역을 정의하는 제 1, 제 2이온 블로킹 마스크를 각각 형성하는 공정과,상기 제 1도전형영역을 가리고 상기 활성층에 상기 제 1이온 블로킹 마스크를 이용하여 제 2도전형 불순물이온을 고농도로 도핑하여 고농도 불순물영역을 형성하는 공정과,상기 제 2도전형영역을 가리고 상기 활성층에 상기 제 2이온블로킹 마스크를 이용하여 제 1도전형 불순물이온을 저농도로 도핑하여 엘디디 및 옵셋영역을 갖는 소오스/드레인영역을 형성하는 공정과,상기 활성층에 상기 제 1, 제 2 이온 블로킹 마스크의 중심부위가 노출되고 가장자리 부위가 감싸이도록 소오스/드레인전극을 형성하는 공정을 구비한 박막 트랜지스터 제조방법.
- 청구항 16에 있어서,상기 활성층은 500 ∼ 600 Å 두께로 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 16에 있어서,상기 엘디디는 상기 소오스/드레인영역에 1018Cm-3이하의 불순물 농도를 갖고, 100 Å 이상의 두께범위인 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 16에 있어서,상기 제 1, 제 2이온 블로킹 마스크는 질화실리콘 또는 산화실리콘으로 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 16에 있어서,상기 제 1, 제 2이온 블로킹 마스크는 상기 제 1, 제 2게이트전극을 마스크로 배면노광 공정을 진행시키어 패터닝된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 16에 있어서,상기 제 1도전형 불순물이온은 PH3가스 또는 P 원소를 포함한 혼합가스를 분해하여 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 16에 있어서,상기 제 1도전형 불순물이온은 B2H6또는 B원소를 포함한 혼합가스를 분해하여 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 16 또는 청구항 23에 있어서,상기 엘디디는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 챔버 내에서 형성된 것이 특징인 박막 트랜지스터 제조방법.
- 청구항 16에 있어서,상기 제 1도전형인 불순물이온 도핑공정은 200 ∼ 300 ℃ 의 저온에서 진행된 것이 특징인 박막 트랜지스터 제조방법.
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