KR100498629B1 - 액정표시장치의제조방법 - Google Patents
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Abstract
본 발명은 포토공정 수를 줄여서 전체 공정을 단순화시킬 수 있는 액정표시장치의 제조방법에 관한 것이다.
본 발명은 동일기판에 제 1 도전형 화소부 TFT형성영역과 제 1, 제 2 도전형 구동회로부 TFT형성영역이 정의된 액정표시장치의 제조방법에 있어서, 기판에 각각의 소오스전극 및 드레인전극을 형성하는 공정과, 기판 상에 각각의 소오스/드레인전극을 덮도록 층간절연층 및 비정질실리콘층을 순차적으로 형성하는 공정과, 비정질실리콘층 상에 제 1 도전형 화소부/구동회로부 TFT형성영역은 전면을 덮고 제 2도전형 구동회로부 TFT형성영역은 소오스전극과 드레인전극 사이에 소정부분 잔류된 제 1감광막패턴을 형성하는 공정과, 제 1감광막패턴을 이온블로킹 마스크로 이용하여 제 2 도전형 구동회로부 TFT형성영역에 제 2도전형 소오스/드레인영역을 형성하는 공정과, 제 1마스크패턴을 제거하는 공정과, 비정질실리콘층에 결정화/활성화를 동시에 진행시키는 공정과, 결정화/활성화된 실리콘층을 소오스/드레인전극 사이에 소정부분 잔류되도록 패턴식각하여 활성층을 형성하는 공정과, 층간절연층 상에 게이트절연막을 개재시키어 게이트전극을 형성하되, 제 2도전형구동회로부 TFT형성영역의 게이트전극은 제 1 도전형 소오스/드레인영역과 일부 오버랩되도록 형성하는 공정과, 각각의 게이트전극을 마스크로 이용하여 제 1도전형 회로부/구동회로부 TFT형성영역의 활성층에 제 1도전형 소오스/드레인영역을 형성하는 공정과, 상기 구조를 덮되, 각각의 소오스/드레인전극 및 제 1도전형/제 2도전형 소오스/드레인영역을 노출시키도록 보호막을 형성하는 공정과, 보호막 상에 소오스전극과 상기 제 1도전형/제 2도전형의 소오스영역을 덮는 제 1연결배선과 드레인전극과 제 1도전형/제 2도전형의 드레인영역을 덮는 제 2연결배선을 형성하는 공정을 구비한 것이 특징이다.
Description
본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히, 포토공정 수를 줄여서 전체 공정을 단순화시킬 수 있는 액정표시장치의 제조방법에 관한 것이다.
액정표시장치에 형성되는 박막트랜지스터(Thin Film Transistor; TFT)에는 비정질실리콘이 주로 이용되나, 다결정실리콘은 비정질실리콘에 비해 전자나 정공의 이동도가 높고, 상보형(Complimentary Metal Oxide Silicon; CMOS)트랜지스터로의 구현이 가능하기 때문에 다결정실리콘으로 대체되는 추세이다.
최근에는 비정질실리콘을 레이저를 이용하여 결정화시키는 기술이 선보임에 따라, 비정질실리콘을 이용한 트랜지스터와 비슷한 온도에서 제작이 가능하여 대형 유리 기판 상에 제작이 가능하게 되었다.
다결정실리콘 TFT를 사용하고 있는 액정표시장치는 유리기판 상에 구동회로부와 화소부가 함께 내장된 구조를 갖고 있는데, 구동회로부의 TFT는 다결정실리콘 특성상 빠른 주파수에서 스위칭이 가능하여 문제가 없지만, 화소부의 화소 스위치용 TFT는 오프 상태에서의 드레인 전류값이 크기 때문에 작동 상의 장애가 수반된다. 따라서, 화소부에서는 오프전류(off current)를 적절한 수준으로 낮추기 위하여 엘디디(Lightly Doped Drain; LDD)구조가 제안되고 있다.
도 1a 내지 도 1g는 종래기술에 따른 액정표시장치의 제조공정도로, 기판에는 P형의 화소부(Ⅰ)TFT 형성영역과 CMOS 구조인 각각의 N형 및 P형의 구동회로부(Ⅱ)TFT 형성영역이 각각 정의되어 있다. 화소부는 Ⅰ영역으로, 구동회로부는 Ⅱ영역으로 별도로 표시하였다.
화소부에는 P형 또는 N형의 TFT 가 모두 형성가능하나, 여기서는 P형의 TFT를 예로하여 설명하겠다.
도 1a와 같이, 유리 등의 절연기판(100)상에 버퍼층(102)을 형성한다.
이후, 버퍼층(102)상에 비정질실리콘을(104)을 화학기상증착(Chemical Vapor Deposition; CVD)방법으로 증착시켜 비정질실리콘 박막(104)을 형성한 후, 레이저빔 조사(106)방법으로 결정화시킨다.
결정화된 실리콘 박막은 상기의 방법대로 비정질실리콘을 증착한 후, 레이저빔을 조사하여 결정화시키는 방법이 있지만, 이외에도 다결정실리콘을 고온에서 증착하여 형성시키는 방법도 있다.
도 1b와 같이, 결정화된 실리콘 박막을 패턴식각하여 활성층(104a)을 형성한다.
그리고, 절연기판(100)상에 활성층(104a)을 덮도록 절연막(108) 및 금속층(110)을 순차적으로 형성한다. 여기에서, 절연막(108)은 산화실리콘 또는 질화실리콘 등을 화학기상증착 방법으로 형성하며, 금속층(110)은 절연막(108) 상에 알루미늄(Al) 또는 몰리브덴(Mo) 등의 금속을 스퍼터링(sputtering)함으로써 형성한다.
도 1c와 같이, 금속층을 식각하여 게이트전극(110a)을 형성하고, 다시 게이트전극(110a)을 마스크로 하여 절연층을 식각하는 방법으로 화소부(Ⅰ)/구동회로부(Ⅱ)에 각각 게이트전극(118a) 및 게이트절연막(108a)을 형성한다.
그리고, 기판(100) 전면에 각각의 게이트전극(110a)들을 덮도록 감광막을 도포한 후, 선택적으로 노광 및 현상함으로써 N형의 화소부(Ⅰ)/구동회로부(Ⅱ) TFT형성영역을 노출시키고 P형의 구동회로부(Ⅱ) TFT형성영역을 덮는 제 1마스크패턴(120)을 형성한다.
이 후, 제 1 마스크패턴(120)을 마스크로 이용하여 상기 구조 전면에 고농도의 n형 불순물이온(122)을 도핑시킨다. n형 불순물이온 도핑(122)공정 진행 시, 제 1마스크패턴(120)은 p형의 구동회로부(Ⅱ) TFT형성영역에 n형의 불순물이온이 도핑되지 않도록 불순물이온을 블로킹하는 마스크로서의 역할을 한다.
이 과정에서, n형의 화소부(Ⅰ)/ 구동회로부(Ⅱ) TFT용 게이트전극(110a) 양측의 활성층(104a)에는 고농도의 불순물영역인 n형 소오스/드레인영역(S1)(S2)(D1)(D2)이 형성된다.
그리고, 도 1d와 같이, 상기 제 1마스크패턴을 제거한다.
상기 구조 전면에 감광막을 도포한 후, 선택적으로 노광 및 현상함으로써 n형의 화소부(Ⅰ)/구동회로부(Ⅱ) FT형성영역을 덮고 p형의 구동회로부(Ⅱ) TFT형성영역을 노출시키는 제 2 마스크패턴(124)을 형성한다.
이 후, 상기 제 2마스크패턴(124)을 마스크로 이용하여 상기 구조 전면에 고농도의 p형 불순물이온(126)을 도핑시킨다. 이 과정에서, n형의 화소부(Ⅰ)/구동회로부(Ⅱ) TFT 형성영역에는 불순물이온이 도핑되지 않고, p형의 구동회로부(Ⅱ) TFT형성영역의 활성층(104a)은 게이트전극(110a) 양측부분에 고농도의 불순물영역인 P형 소오스/드레인영역(S3)(D3)이 형성된다.
그리고, 도 1e 와 같이, 상기 제 2 마스크패턴을 제거한다.
이후, 상기 구조 전면에 레이저빔 조사(130)방법에 의해 활성층(104a)에 형성된 불순물영역인 p형 소오스/드레인영역(S1)(D1)(S2)(D2) 및 n형 소오스/드레인영역(S3)(D3)을 활성화시킨다.
도 1f와 같이, 상기 구조 전면에 p형 TFT용/n형 TFT용 게이트전극(104a)들을 덮도록 층간절연층(132)을 형성한 후, 화소부(Ⅰ)/구동회로부(Ⅱ)에 형성된 각각의 소오스/드레인영역(S1)(S2)(S3)(D1)(D2)(D3)를 노출시키는 각각의 콘택홀을 형성한다.
이후, 상기 층간절연층(132)상에 각각의 콘택홀을 채우는 금속층(134)을 형성한다.
도 1g와 같이, 각각의 콘택홀을 덮도록 금속층(134)을 식각패턴함으로써 각각의 소오스/드레인영역(S1)(S2)(S3)(D1)(D2)(D3)과 연결되는 소오스/드레인전극(140)(142)을 형성한다.
이후, 상기 구조를 덮도록 보호막(136)을 형성한 후, 화소부(Ⅰ)의 드레인전극(142)을 노출시키도록 콘택홀을 형성한다. 그리고, 보호막(136) 전면에 투명 도전막을 형성한 후, 상기의 콘택홀을 덮도록 패턴식각함으로써 화소전극(138)을 형성한다.
이와 같이 종래의 박막 트랜지스터는 활성층, 게이트전극 형성 시에 포토공정이 수반되며, 또한 활성층 상에 고농도의 N형, P형 불순물 이온 주입 시 이온블로킹 마스크로 사용되는 제 1, 제 2 마스크패턴 형성용 포토공정과, 소오스/드레인전극 형성용 콘택홀 및 금속층 포토공정과, 화소전극 형성용 콘택홀 및 도전층 포토공정 등 여러 차례의 포토공정이 수반된다. 또한, 실리콘층의 결정화와 활성화를 위한 레이저빔 조사공정이 각각 진행됨에 따라, 전체적으로 공정이 복잡한 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 포토공정 수를 줄여서 전체 공정을 단순화시킬 수 있는 액정표시장치의 제조방법을 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명은 동일기판에 제 1 도전형 화소부 TFT형성영역과 제 1, 제 2 도전형 구동회로부 TFT형성영역이 정의된 액정표시장치의 제조방법에 있어서, 기판에 각각의 소오스전극 및 드레인전극을 형성하는 공정과, 기판 상에 각각의 소오스/드레인전극을 덮도록 층간절연층 및 비정질실리콘층을 순차적으로 형성하는 공정과, 비정질실리콘층 상에 제 1 도전형 화소부/구동회로부 TFT형성 영역은 전면을 덮고 제 2 도전형 구동회로부 TFT형성영역은 소오스전극과 드레인전극 사이에 소정부분 잔류된 제 1감광막패턴을 형성하는 공정과, 제 1감광막패턴을 이온블로킹 마스크로 이용하여 제 2도전형 구동회로부 TFT형성영역에 제 2도전형 소오스/드레인영역을 형성하는 공정과, 제 1마스크패턴을 제거하는 공정과, 비정질실리콘층에 결정화/활성화를 동시에 진행시키는 공정과, 결정화/활성화된 실리콘층을 소오스/드레인전극 사이에 소정부분 잔류되도록 패턴식각하여 활성층을 형성하는 공정과, 층간절연층 상에 게이트절연막을 개재시키어 게이트전극을 형성하되, 제 2도전형구동회로부 TFT형성영역의 게이트전극은 제 1도전형 소오스/드레인영역과 일부 오버랩되도록 형성하는 공정과, 각각의 게이트전극을 마스크로 이용하여 제 1도전형 회로부/구동회로부 TFT형성영역의 활성층에 제 1도전형 소오스/드레인영역을 형성하는 공정과, 상기 구조를 덮되, 각각의 소오스/드레인전극 및 제 1도전형/제 2도전형 소오스/드레인영역을 노출시키도록 보호막을 형성하는 공정과, 보호막 상에 소오스전극과 상기 제 1 도전형/제 2도전형의 소오스영역을 덮는 제 1연결배선과 드레인전극과 제 1도전형/제 2도전형의 드레인영역을 덮는 제 2연결배선을 형성하는 공정을 구비한 것이 특징이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 액정표시장치의 제조공정도이다. 이때, 본 발명에서는 화소부를 Ⅲ영역으로 표시하고 구동회로부를 Ⅳ영역으로 별도로 표시하였다. 이때, 상기 화소부(Ⅲ)는 N형 또는 P형의 TFT가 형성될 수 있으나, 설명의 편의상 본 발명에서는 P형의 TFT가 형성되는 것을 예로 하여 설명한다. 기판(200)에는 P형의 화소부(Ⅲ)TFT 형성영역과 N형/P형의 구동회로부(Ⅳ)TFT 형성영역이 각각 정의되어 있다. 구동회로부(Ⅳ)는 CMOS구조를 가지므로 N형 TFT와 P형 TFT가 전기적으로 연결되는 구조로 형성된다.
도 2a와 같이, 유리 등의 절연기판(200)상에 금속층을 형성한 후, 소정영역이 잔류되도록 패턴식각함으로써 화소부(Ⅲ) 및 구동회로부(Ⅳ)에 각각의 소오스/드레인전극(202)이 형성된다. 이 금속층은 알루미늄 또는 몰리브덴 등의 금속을 스퍼터링 방법으로 증착하여 형성할 수 있다. 이후, 상기 절연기판(200)상에 각각의 소오스/드레인전극(202)을 덮도록 층간절연층(204)을 형성한다.
도 2b와 같이, 상기 층간절연층(204) 상에 비정질실리콘을 화학기상증착방법으로 증착하여 비정질실리콘 박막(206)을 형성한다.
그리고, 상기 비정질실리콘 박막(206) 상에 감광막을 도포한 후, 선택적으로 노광 및 현상함으로써 n형의 구동회로부 TFT형성영역은 소오스/드레인전극(202) 사이에 소정부분 잔류되고 p형의 화소부(Ⅲ)/구동회로부(Ⅳ) TFT형성영역은 덮도록 제 1감광막패턴(220)을 형성한다.
이후, 상기 제 1 마스크패턴(220)을 마스크로 이용하여 비정질실리콘 박막(206) 전면에 고농도의 n형 불순물이온(222)을 도핑시킨다. n형의 불순물이온(222)은 약 5E15/Cm2 정도로 도핑한다. 이 과정에서, n형의 구동회로부(Ⅳ) TFT형성영역의 비정질실리콘 박막에는 고농도의 불순물영역이 형성되며, 이 영역은 이 후 공정에서 소오스/드레인전극(202)과 연결되는 소오스/드레인영역이 된다.
그리고, 도 2c와 같이, 상기 제 1 마스크패턴을 제거한다. 이후, 상기 구조 전면을 레이저빔 조사(224)공정을 진행시키며, 이 과정에서 비정질실리콘 박막(206)은 결정화되며, 동시에 n형의 구동회로부 TFT형성영역의 불순물영역(점선처리된 부분)은 활성화된다. 이 때, 레이저빔은 200 ∼ 500 mJ/Cm2 정도의 에너지범위로 조사된다.
도 2d와 같이, 소오스/드레인전극(202) 사이에 잔류되도록 결정화 및 활성화된 실리콘층을 패턴식각하여 활성층(206)을 형성한다.
이후, 상기 층간절연층(204)상에 활성층(206)을 덮도록 절연막(226)과 금속층(228)을 순차적으로 형성한다. 절연막(226)은 산화실리콘 또는 질화실리콘을 화학기상증착방법으로 증착함으로써 형성하고, 금속층(228)은 알루미늄 또는 몰리브덴 등의 금속을 스퍼터링 방법을 이용함으로써 형성한다.
본 발명에서는 도 2d에서 도시된 바와 같이, 결정화/활성화된 실리콘층을 패턴식각하여 활성층(206)을 형성한 후, 층간절연막(204) 상에 활성층(206)을 덮도록 게이트절연막으로 사용될 절연층(226)을 형성한 방법을 보였다.
이외에도 본 발명의 다른 실시예로는 도 3a와 같이, 절연기판(300)상에 소오스/드레인전극(302)을 형성한 후, 제 1 층간절연막(304)과 제 2 층간절연막(305) 및 비정질실리콘 박막(306)을 순차적으로 형성한다. 상기 제 1 층간절연막과 제 2층간절연막은 식각선택비가 서로 다른 막으로 형성한다. 예를 들면, 제 1층간절연막(304)으로는 질화실리콘을 증착하여 형성하고, 제 2층간절연막(305)으로는 산화실리콘을 증착하여 형성한다.
그리고, 도 2b에 도시된 제 1마스크패턴(220)을 이용하여 비정질실리콘 박막(306)상에 n형의 불순물이온을 고농도로 도핑시킨 후, 레이저빔을 200∼500 mJ/Cm2 정도의 에너지범위로 조사시킴으로써 결정화/활성화시킨다.
그리고, 도 3b와 같이, 소오스/드레인전극(302) 사이에 잔류되도록 결정화 및 활성화된 실리콘층을 패턴식각하여 활성층(306)을 형성한다. 이후, 상기 활성층(306)을 마스크로 이용하여 제 2 층간절연층(305)을 식각한다. 이때, 상기 제 1층간절연층(304)은 식각되지 않고 잔류되어 있다.
이후, 불산(HF)용액을 이용하여 세정공정을 진행시킨 후, 후속공정인 게이트절연막으로 사용될 절연층을 증착하여 형성한다.
따라서, 상기에서 살펴본 바와 같이, 본 발명의 다른 실시예에서는 게이트절연막으로 사용될 절연층이 증착되기 이전에 세정공정을 진행시킴에 따라, 계면특성을 양호하게 유지할 수 있다.
이후, 도 2e와 같이, 금속층을 패턴식각함으로써 각각의 게이트전극(228a)을 형성하되, n형의 구동회로부(Ⅳ) TFT 형성영역에 형성되는 게이트전극은 n형 소오스/드레인영역(n+)과 일부 오버랩되도록 패터닝한다.
따라서, 본 발명에서는 n형의 구동회로부(Ⅳ) TFT 형성영역의 게이트전극은 n형 소오스/드레인영역(n+)과 일부 오버랩된 구조를 가지므로, 결과적으로, 단채널길이가 비교적 짧게되어 온전류가 향상된다.
도면에서, 화소부(Ⅲ)의 게이트전극은 p형 TFT용 게이트전극이 되고, 구동회로부(Ⅳ)의 게이트전극은 왼쪽부분부터 순차적으로 n형 TFT용 게이트전극과 p형 TFT용 게이트전극이 된다. 각각의 게이트전극(228a) 하부의 절연막(226)은 게이트절연막이 된다.
그리고, 도 2f와 같이, 상기 구조 전면에 도 2b에서 도핑된 n형 불순물이온 보다 적은 양인 3E15/Cm2 정도로 p형 불순물이온(232)을 도핑시킨다. 이는 p형 불순물이온(232) 도핑 시, n형의 구동회로부(Ⅵ) TFT형성영역에 있어서, 소오스/드레인영역(n+)영역이 p+되는 것을 방지하기 위한 것이다.
이 과정에서, p형의 화소부(Ⅲ)/구동회로부(Ⅳ) TFT 형성영역의 활성층에는 게이트전극(228a) 양측부분에 불순물영역(p+)인 p형 소오스/드레인영역이 형성된다.
본 발명에서는 도 2e와 도 2f 에 도시된 바와 같이, 게이트절연막(226)을 식각하지 않은 상태에서 P형의 불순물이온을 도핑한 것을 보였다.
이 방법 외에도 도면에 도시되지 않았지만, 게이트전극을 마스크로 이용하여 게이트절연막을 일부 식각한 후에 p형 불순물이온을 도핑시키면 상기 도 2f 에서의 도핑공정보다 비교적 적은 에너지만으로도 가능하다.
그리고, 도 2g와 같이, 상기 제 2 마스크패턴을 제거한다.
이후, 상기 구조 전면을 덮도록 보호막(240)을 형성한 후, 패턴식각함으로써 화소부(Ⅲ)/구동회로부(Ⅳ)에 형성된 각각의 소오스/드레인전극(202) 및 각각의 소오스/드레인영역(p+)(n+)을 노출시키는 각각의 콘택홀을 형성한다. 이후, 보호막(240) 상에 각각의 콘택홀을 채우도록 투명도전막을 증착한 후, 패턴식각함으로써 화소부(Ⅲ)/구동회로부(Ⅳ)에 소오스전극과 p형/n형 소오스영역을 덮는 제 1연결배선(250)과 드레인전극과 p형/n형 드레인영역을 덮는 제 2 연결배선(254)을 형성한다.
이와 같이 본 실시예는 최하층에 소오스/드레인전극을 형성한 후 화소전극을 형성용 콘택홀 형성 시 상기 소오스/드레인전극을 노출시키는 콘택홀을 동시에 형성함으로써 하나의 포토공정을 줄일 수 있어 전체 공정이 단순화되게 된다. 즉, 화소전극 형성을 콘택홀과 연결배선 형성용 콘택홀을 동시에 형성하며, 상기 화소전극과 연결배선은 동일한 물질로 동시에 패터닝하여 형성함으로써 기존에 비해 포토공정을 줄일 수 있게 된다.
도 4a 내지 도 4g는 본 발명을 화소부에 엘디디 구조를 갖는 액정표시장치에 적용한 제조공정도이다. 화소부는 Ⅴ영역으로 표시하고 구동회로부는 Ⅵ영역으로 별도로 표시하였다.
기판(400)에는 엘디디 구조를 갖는 n형의 화소부(Ⅴ) TFT 형성영역과 스탠더드(standard)한 n형/p형의 구동회로부(Ⅵ) TFT 형성영역이 각각 정의되어 있다. 구동회로부(Ⅵ)는 CMOS구조를 가지므로 n형 TFT와 p형 TFT가 전기적으로 연결되는 구조로 형성된다.
도 4a와 같이, 절연기판(400)상에 소오스/드레인전극(402)을 형성한다. 그리고, 절연기판(400)상에 각각의 상기 소오스/드레인전극(402)을 덮도록 층간절연막(404)을 형성한다.
도 4b와 같이, 층간절연층(404) 상에 비정질실리콘을 화학기상증착방법으로 증착하여 비정질실리콘 박막(406)을 형성한다.
그리고, 비정질실리콘 박막(406)상에 감광막을 도포한 후, 선택적으로 노광 및 현상함으로써 n형의 화소부(Ⅴ)/구동회로부(Ⅵ) TFT형성영역은 소오스/드레인전극(402) 사이에 소정부분 잔류되고 p형 구동회로부 TFT형성영역은 전면을 덮는 제 1 감광막패턴(420)을 형성한다. 이때, 도면에서와 같이, n형의 화소부(Ⅴ) TFT형성영역에 형성된 감광막패턴(420)은 형성될 게이트전극 폭에 이 후에 형성될 엘디디폭 만큼 더한 값을 갖도록 패터닝되고, n형의 구동회로부(Ⅵ)의 TFT형성영역에 형성된 감광막패턴은 형성될 게이트전극 폭에서 이 후에 오버랩되는 폭만큼 뺀 값을 갖도록 패터닝된다.
다음으로, 상기 제 1 감광막패턴(420)을 이온블로킹 마스크로 이용하여 비정질실리콘층에 고농도의 n형 불순물이온(422)을 도핑시킨다.
그리고, 도 4c와 같이, 상기 제 1마스크패턴을 제거한다.
이후, 상기 구조 전면을 레이저빔 조사(424) 공정을 진행시키며, 이 과정에서 비정질실리콘 박막(406)은 결정화되는 동시에 화소부(Ⅴ)/구동회로부(Ⅵ)의 불순물영역(점선처리된 부분)은 활성화된다.
도 4d와 같이, 소오스/드레인전극(402) 사이에 잔류되도록 결정화 및 활성화된 실리콘 박막을 패턴식각하여 각각의 활성층(406)을 형성한다. 이후, 층간절연층(404)상에 활성층(406)을 덮도록 절연막(426)과 금속층(428)을 순차적으로 형성한다.
이후, 도 4e와 같이, 각각의 활성층(406) 상에 소정부분 잔류되도록 금속층을 패턴식각함으로써 각각의 게이트전극(228a)을 형성하되, 각각의 게이트전극은 n형의 화소부(Ⅴ) TFT형성영역에서는 불순물영역(n+)과 일정간격을 두고 이격되도록 패터닝되고 n형의 구동회로부(Ⅵ) TFT형성영역에서는 불순물영역(n+)과 일부 오버랩되도록 패터닝된다.
이때, 각각의 게이트전극(428a) 하부의 절연막(426)은 게이트절연막이 된다.
이후, 상기 구조 전면에 저농도의 n형 불순물이온(450)을 도핑시킨다. 이 결과, n형의 화소부(Ⅴ) TFT형성영역에는 게이트전극(428a) 양측의 활성층(406)에 저농도의 엘디디(n-) 및 고농도의 불순물영역((n+)이 형성된 구조를 가진다. 그리고, n형의 구동회로부(Ⅵ) TFT형성영역에는 활성층(406)에 게이트전극(428a)과 일부 오버랩된 고농도의 불순물영역((n+)이 형성되며, P형의 구동회로부(Ⅵ) TFT형성영역에는 활성층(406)에 저농도의 불순물영역(n-)이 형성된다.
그리고, 도 4f와 같이, 게이트절연막(226)상에 감광막을 도포한 후, 선택적으로 노광 및 현상함으로써 화소부(Ⅴ)/구동회로부(Ⅵ)의 n형 TFT형성영역은 덮고 p형 구동회로부(Ⅵ) TFT형성영역은 노출시키는 제 2 감광막패턴(430)을 형성한다.
이어서, 상기 제 2마스크패턴(430)을 마스크로 이용하여 고농도의 p형 불순물이온(432)을 도핑시킨다. 이 과정에서, 구동회로부(Ⅳ)의 p형 TFT형성부분에는 게이트전극(228a) 양측의 활성층(406)에 고농도의 불순물영역(P+)이 형성되며, 이영역은 p형 소오스/드레인영역이 된다.
그리고, 도 4g와 같이, 상기 제 2 마스크패턴을 제거한다.
이후, 상기 구조 전면을 덮도록 보호막(440)을 형성한 후, 화소부(Ⅴ)/구동회로부(Ⅵ)의 각각의 소오스/드레인전극 및 각각의 p형/n형 소오스/드레인영역을 노출시키도록 각각의 콘택홀을 형성한다.
그리고, 각각의 콘택홀을 채우도록 투명도전막을 증착한 후, 패턴식각함으로써 화소부(Ⅴ)/구동회로부(Ⅵ)에 소오스전극과 p형/n형 소오스영역을 덮는 제 1연결배선(450)과 드레인전극과 p형/n형 드레인영역을 덮는 제 2연결배선(454)을 형성한다.
상술한 바와 같이, 본 발명에서는 최하층에 소오스/드레인전극을 형성한 후 화소 전극 형성용 콘택홀 형성 시 상기 소오스/드레인전극을 노출시키는 콘택홀을 동시에 형성함으로써 포토공정을 줄일 수 있어 전체 공정이 단순화되는 효과를 제공한다. 또한, 레이저빔 조사를 이용함으로써 결정화 및 활성화를 동시에 진행 가능하다.
그리고, 본 발명에서는 n형의 구동회로부 TFT는 게이트전극이 소오스/드레인영역과 오버랩된 구조를 가짐에 따라, 신뢰성이 우수한 구동회로동작 특성 및 화질 특성을 갖는 이점이 있다.
도 1a 내지 도 1g는 종래기술에 따른 액정표시장치의 제조공정도이다.
도 2a 내지 도 2는 본 발명에 따른 액정표시장치의 제조공정도이다.
도 3a 내지 도 3b는 도 2c 내지 도 2d 에서 보인 게이트절연막 형성 이전까지의 공정 외에 다른 실시예를 추가하여 설명한 도면이다.
도 4a 내지 도 4g는 본 발명을 화소부에 엘디디 구조를 갖는 액정표시장치에 적용한 제조공정도이다.
Claims (11)
- 동일기판에 제 1도전형 화소부 TFT형성영역과 제 1, 제 2도전형 구동회로부 TFT형성영역이 정의된 액정표시장치의 제조방법에 있어서,상기 기판에 각각의 소오스전극 및 드레인전극을 형성하는 공정;상기 기판 상에 상기 각각의 소오스/드레인전극을 덮도록 층간절연층 및 비정질실리콘층을 순차적으로 형성하는 공정;상기 비정질실리콘층 상에 상기 제 1 도전형 화소부/구동회로부 TFT형성영역은 전면을 덮고 상기 제 2도전형 구동회로부 TFT형성영역은 상기 소오스전극과 상기 드레인전극 사이에 소정부분 잔류되도록 감광막패턴을 형성하는 공정;상기 감광막패턴을 마스크로 이용하여 상기 비정질실리콘층 상에 제 2도전형 불순물영역을 형성하는 공정;상기 감광막패턴을 제거하는 공정;상기 비정질실리콘층에 결정화/활성화를 동시에 진행시키는 공정;상기 결정화/활성화된 실리콘층을 상기 각각의 소오스/드레인전극 사이에 소정부분 잔류되도록 패턴식각하여 활성층을 형성하는 공정;상기 층간절연층 상에 게이트절연막을 개재시키어 각각의 게이트전극을 형성하되, 상기 제 2 도전형 구동회로부 TFT형성영역에서는 상기 게이트전극을 상기 제 1 도전형 소오스/드레인영역과 일부 오버랩되도록 형성하는 공정;상기 각각의 게이트전극을 마스크로 이용하여 상기 활성층 상에 제 1도전형 불순물영역을 형성하는 공정;상기 구조를 덮되, 각각의 상기 소오스/드레인전극 및 제 1도전형/제 2도전형 불순물영역을 노출시키도록 보호막을 형성하는 공정; 및상기 보호막 상에 상기 소오스전극과 상기 제 1도전형/제 2도전형의 불순물영역을 덮는 제 1연결배선과 상기 드레인전극과 제 1도전형/제 2도전형의 불순물영역을 덮는 제 2 연결배선을 형성하는 공정을 구비한 액정표시장치의 제조방법.
- 제 1항에 있어서, 상기 제 1도전형 불순물이온은 상기 제 2도전형 불순물이온보다 적은 양으로 도핑된 것이 특징인 액정표시장치의 제조방법.
- 제 1항에 있어서, 상기 제 2도전형 불순물영역은 제 2도전형 불순물이온을 5E15/Cm2 정도로 도핑한 것이 특징인 액정표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형 불순물영역은 제 1도전형 불순물이온을 3E15/Cm2 정도로 도핑한 것이 특징인 액정표시장치의 제조방법.
- 제 1항에 있어서, 상기 게이트절연막을 일부 식각한 것이 특징인 액정표시장치의 제조방법.
- 제 1항에 있어서, 상기 결정화 및 활성화 공정은 레이저빔 조사방법에 의해 동시에 진행된 것이 특징인 액정표시장치의 제조방법.
- 제 6항에 있어서, 상기 레이저빔은 200∼500mJ/Cm2 정도의 에너지범위로 조사된 것이 특징인 액정표시장치의 제조방법.
- 동일기판에 제 1도전형 화소부 TFT형성영역과 제 1, 제 2 도전형 구동회로부 TFT형성영역이 정의된 액정표시장치의 제조방법에 있어서,기판에 각각의 소오스전극 및 드레인전극을 형성하는 공정;상기 기판 상에 각각의 상기 소오스/드레인전극을 덮도록 층간절연층 및 비정질실리콘층을 순차적으로 형성하는 공정;상기 비정질실리콘층 상에 상기 제 1도전형 화소부/구동회로부 TFT형성영역에는 상기 소오스전극과 상기 드레인전극 사이에 소정부분 잔류시키되, 상기 제 1도전형 화소부 TFT형성영역은 엘디디 폭만큼 더 잔류시키고, 상기 1도전형 구동회로부 TFT형성영역은 오버랩 폭만큼 식각시키고, 상기 제 2도전형 구동회로부 TFT형성영역은 전면을 덮도록 제 1감광막패턴을 형성하는 공정;상기 제 1 감광막패턴을 마스크로 이용하여 상기 비정질실리콘층에 각각의 제 1 도전형 불순물영역을 형성하는 공정;상기 제 1 감광막패턴을 제거하는 공정;상기 비정질실리콘층에 결정화/활성화를 동시에 진행시키는 공정;상기 결정화/활성화된 실리콘층을 상기 소오스/드레인전극 사이에 소정부분 잔류되도록 패턴식각하여 활성층을 형성하는 공정;상기 활성층 상에 게이트절연막을 개재시키어 각각의 게이트전극을 형성하되, 상기 제 1 도전형 화소부 TFT형성영역에서는 상기 게이트전극을 상기 제 1 도전형 소오스/드레인영역과 소정간격으로 이격되도록 형성하고, 상기 제 1 도전형 구동회로부 TFT형성영역에서는 상기 게이트전극을 상기 제 1 도전형 불순물영역과 소정간격 오버랩되도록 형성하는 공정;상기 구조 전면에 상기 각각의 게이트전극을 마스크로 이용하여 상기 제 1 도전형 화소부 TFT형성영역의 활성층에 엘디디영역을 형성하는 공정;상기 게이트절연막 상에 상기 제 1 도전형 화소부/구동회로부 TFT형성영역은 전면을 덮고 제 2 도전형 구동회로부 TFT형성영역은 노출시키도록 제 2 감광막패턴을 형성하는 공정;상기 제 2 감광막패턴을 마스크로 이용하여 상기 활성층에 제 2 도전형 소오스/드레인영역을 형성하는 공정;상기 제 2 감광막패턴을 제거하는 공정;상기 구조를 덮되, 상기 소오스/드레인전극 및 상기 제 1 도전형/제 2도전형 불순물영역을 각각 노출시키도록 보호막을 형성하는 공정; 및상기 보호막 상에 상기 소오스전극과 상기 제 1도전형/제 2 도전형의 불순물영역을 덮는 제 1 연결배선과 상기 드레인전극과 제 1도전형/제 2 도전형의 불순물영역을 덮는 제 2 연결배선을 형성하는 공정을 구비한 액정표시장치의 제조방법.
- 제 8 항에 있어서, 상기 게이트절연막을 일부 식각한 것이 특징인 액정표시장치의 제조방법.
- 제 8 항에 있어서, 상기 결정화 및 활성화 공정은 레이저빔 조사방법에 의해 동시에 진행된 것이 특징인 액정표시장치의 제조방법.
- 제 9 항에 있어서, 상기 레이저빔은 200∼500mJ/Cm2 정도의 에너지범위로 조사된 것이 특징인 액정표시장치의 제조방법.
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1998
- 1998-12-16 KR KR10-1998-0055465A patent/KR100498629B1/ko not_active IP Right Cessation
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
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