JP2666103B2 - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
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Description
し、特に、スイッチング用薄膜トランジスタと該スイッ
チング用薄膜トランジスタを駆動する駆動用薄膜トラン
ジスタを備えた薄膜トランジスタに関する。
示装置には、マトリクス回路部とこのマトリクス回路部
を駆動する周辺回路部とを薄膜トランジスタで形成して
なる薄膜半導体装置(アクティブマトリクスパネル)を
備えたものがある。このような薄膜半導体装置では、マ
トリクス回路部用薄膜トランジスタと周辺回路部用薄膜
トランジスタとで要求される特性に違いがある関係か
ら、マトリクス回路部を消費電力の小さいアモルファス
シリコン薄膜を活性層とする薄膜トランジスタで形成
し、周辺回路部を移動度の高いポリシリコン薄膜を活性
層とする薄膜トランジスタで形成している。この場合、
要求される特性が相違する2種類の薄膜トランジスタを
1枚の絶縁基板上の異なる平面領域に形成することがあ
る。このような場合、絶縁基板上にアモルファスシリコ
ン薄膜を形成し、このアモルファスシリコン薄膜のうち
周辺回路部形成領域に対応する部分にレーザビームを照
射することにより、周辺回路部形成領域に対応する部分
のアモルファスシリコン薄膜のみを結晶化してポリシリ
コン薄膜としている。
このような薄膜半導体装置では、レーザビームのビーム
径が小さい関係から、レーザビームをスキャンしながら
照射しているので、二重照射部や非照射部が生じやす
く、このため均一な膜質のポリシリコン薄膜を得ること
ができず、ひいてはポリシリコンを直接堆積して得られ
るポリシリコン薄膜と比較して、オン電流が低下し、ス
イッチング速度のアップを図ることができないという問
題があった。この発明は、このような情況に鑑みてなさ
れたものであり、スイッチング用薄膜トランジスタおよ
び該スイッチング用薄膜トランジスタを駆動する駆動用
薄膜トランジスタを備えた半導体装置において、スイッ
チング用薄膜トランジスタのオフ電流を抑え、且つ駆動
用薄膜トランジスタのオン電流を高くすることができる
薄膜半導体装置を提供することを目的とする。
異なる平面領域に、スイッチング用薄膜トランジスタお
よび該スイッチング用薄膜トランジスタを駆動する駆動
用薄膜トランジスタとが形成された薄膜半導体装置にお
いて、前記駆動用薄膜トランジスタの半導体薄膜とゲー
ト電極間にスパッタまたはCVDにより形成された第1
のゲート絶縁膜を介在すると共に、前記スイッチング用
薄膜トランジスタの半導体薄膜とゲート電極間に前記第
1のゲート絶縁膜および該第1のゲート絶縁膜上にスパ
ッタまたはCVDにより形成された第2のゲート絶縁膜
を介在したものである。
の半導体薄膜とゲート電極間にスパッタまたはCVDに
より形成された第1のゲート絶縁膜を介在すると共に、
前記スイッチング用薄膜トランジスタの半導体薄膜とゲ
ート電極間に前記第1のゲート絶縁膜および該第1のゲ
ート絶縁膜上にスパッタまたはCVDにより形成された
第2のゲート絶縁膜を介在したので、スイッチング用薄
膜トランジスタのゲート絶縁膜が駆動用薄膜トランジス
タのゲート絶縁膜より厚く形成され、これにより、スイ
ッチング用薄膜トランジスタのオフ電流を抑え、且つ駆
動用薄膜トランジスタのオン電流を高くする。また、い
ずれの薄膜トランジスタのゲート絶縁膜もスパッタまた
はCVDによる低温プロセスで形成するので、安価なガ
ラス基板を用いる液晶表示装置に適用することができ
る。
体装置の要部を示したものである。この薄膜半導体装置
では、ガラス等の透明基板からなる絶縁基板1の上面の
各所定の個所にNMOS薄膜トランジスタからなるマト
リクス回路部用薄膜トランジスタ2およびCMOS薄膜
トランジスタからなる周辺回路部用薄膜トランジスタ3
が設けられている。CMOS薄膜トランジスタからなる
周辺回路部用薄膜トランジスタ3はNMOS薄膜トラン
ジスタ4とPMOS薄膜トランジスタ5とからなってい
る。
1の上面の各所定の個所にそれぞれパターン形成された
ポリシリコン薄膜11、12、13を備えている。ポリ
シリコン薄膜11、12、13の中央部はチャネル領域
11a、12a、13aとされ、その両側は高濃度不純
物領域からなるソース・ドレイン領域11b、12b、
13bとされている。ポリシリコン薄膜11、12、1
3および絶縁基板11の全表面にはゲート絶縁膜14が
形成されている。周辺回路部側のポリシリコン薄膜1
2、13のチャネル領域12a、13aに対応する部分
のゲート絶縁膜14の上面にはゲート電極15、16が
パターン形成されている。マトリクス回路部側のゲート
絶縁膜14の上面の所定の個所には中継電極17および
ITOからなる画素電極18がパターン形成されてい
る。ゲート絶縁膜14、ゲート電極15、16、中継電
極17および画素電極18の全表面には第1の層間絶縁
膜19が形成されている。マトリクス回路部側のポリシ
リコン薄膜11のチャネル領域11aに対応する部分の
第1の層間絶縁膜19の上面にはゲート電極20がパタ
ーン形成されている。この場合、マトリクス回路部側で
は、第1の層間絶縁膜19がゲート絶縁膜を兼ねてお
り、したがって全体としてのゲート絶縁膜の膜厚は第1
の層間絶縁膜19の膜厚の分だけ厚くなっている。第1
の層間絶縁膜19およびゲート電極20の全表面には第
2の層間絶縁膜21が形成されている。ソース・ドレイ
ン領域11b、12b、13bおよび中継電極17に対
応する部分における第2の層間絶縁膜21、第1の層間
絶縁膜19およびゲート絶縁膜14にはコンタクトホー
ル22〜25が形成され、これらコンタクトホール22
〜25にはソース・ドレイン電極26〜28および中継
電極29がパターン形成されている。この場合、マトリ
クス回路部用薄膜トランジスタ2の一方のソース・ドレ
イン電極26は中継電極29、17を介して画素電極1
8と接続されている。また、CMOS薄膜トランジスタ
からなる周辺回路部用薄膜トランジスタ3におけるNM
OS薄膜トランジスタ4とPMOS薄膜トランジスタ5
の各一方のソース・ドレイン電極27、28は互いに接
続されている。
いて図2を参照しながら説明する。まず、図2(A)に
示すように、絶縁基板11の上面全体にポリシリコン薄
膜11〜13を形成するためのポリシリコン薄膜31を
形成する。この場合、0.1〜1Torr程度のガス圧
および基板温度300〜400℃程度の低温度下でジシ
ランSi2H6と水素ガスH2とを流量比10%以下とし
た混合ガスを用いたプラズマCVD法によりポリシリコ
ンを直接堆積する。次に、図示していないが、所定のパ
ターンのフォトレジストをマスクとしてイオン注入装置
によりn型不純物を注入し、また別の所定のパターンの
フォトレジストをマスクとしてイオン注入装置によりp
型不純物を注入し、これにより図2(B)に示すよう
に、ポリシリコン薄膜31の各所定の個所にn型不純物
注入領域32およびp型不純物注入領域33を形成す
る。この後、注入した不純物を活性化する。次に、フォ
トリソグラフィ技術により不要な部分のポリシリコン薄
膜31をエッチングして除去し、図2(C)に示すよう
に、絶縁基板11の上面の各所定の個所にポリシリコン
薄膜11、12、13をそれぞれパターン形成する。こ
の状態では、図2(B)に示すイオン注入工程において
不純物を注入し活性化しているので、ポリシリコン薄膜
11、12、13の中央部はチャネル領域11a、12
a、13aとされ、その両側は高濃度不純物注入領域か
らなるソース・ドレイン領域11b、12b、13bと
されている。
スパッタまたはプラズマCVDにより酸化シリコンある
いは窒化シリコンからなるゲート絶縁膜14を形成す
る。次に、周辺回路部側のポリシリコン薄膜12、13
のチャネル領域12a、13aに対応する部分のゲート
絶縁膜14の上面にスパッタリング装置を用いてアルミ
ニウムやクロム等からなるゲート電極15、16をパタ
ーン形成し、同時に、マトリクス回路部側のゲート絶縁
膜14の上面の所定の個所に中継電極17をパターン形
成する。次に、中継電極17およびその近傍のゲート絶
縁膜14の上面の所定の個所にスパッタリング装置を用
いてITOからなる画素電極18をパターン形成する。
次に、図2(E)に示すように、全表面にスパッタまた
はプラズマCVD法により酸化シリコンあるいは窒化シ
リコンからなる第1の層間絶縁膜19を形成する。次
に、マトリクス回路部側のポリシリコン薄膜11のチャ
ネル領域11aに対応する部分の第1の層間絶縁膜19
の上面にスパッタリング装置を用いてアルミニウムやク
ロム等からなるゲート電極20をパターン形成する。次
に、全表面にスパッタまたはプラズマCVD法により酸
化シリコンあるいは窒化シリコンからなる第2の層間絶
縁膜21を形成する。次に、図1に示すように、ソース
・ドレイン領域11b、12b、13bおよび中継電極
17に対応する部分における第2の層間絶縁膜21、第
1の層間絶縁膜19およびゲート絶縁膜14にコンタク
トホール22〜25を形成した後、これらコンタクトホ
ール22〜25にスパッタリング装置を用いてアルミニ
ウムからなるソース・ドレイン電極26〜28および中
継電極29をパターン形成する。かくして、図1に示す
薄膜半導体装置が製造される。
クス回路部側では、第1の層間絶縁膜19がゲート絶縁
膜を兼ね、全体としてのゲート絶縁膜の膜厚が第1の層
間絶縁膜19の膜厚の分だけ厚くなっている。この、周
辺回路部のNMOS薄膜トランジスタ4のゲート電圧V
G−ドレイン電流ID特性を図3に示す。また、マトリ
クス回路部のNMOS薄膜トランジスタ3のVG−ID
特性を図4に示す。図3および図4を参照して理解され
る通り、周辺回路部のNMOS薄膜トランジスタ4は、
ゲート電圧VGが低い電圧VON1(20V程度)でオ
ン電流(1μA程度)に達するが、オフ電流(1pA程
度)以下を維持できるゲート電圧範囲が大変狭い。一
方、マトリクス回路部のNMOS薄膜トランジスタ3
は、オン電流に達するゲート電圧VGがNMOS薄膜ト
ランジスタ4の電圧VON1よりも高い(30V程度)
電圧VON2である。しかし、このNMOS薄膜トラン
ジスタ3では、オフ電流以下に維持することが可能なゲ
ート電圧の範囲がNMOS薄膜トランジスタ3の場合よ
りも、遥かに広い。このことは、NMOS薄膜トランジ
スタ3は、NMOS薄膜トランジスタ4に比して、製造
時のバラツキによる消費電流の増大を大幅に低減するこ
とが可能であることを意味する。図3および図4に於い
て、オン電流は、シフトレジスタ等を含む液晶の駆動回
路に要求されるドレイン電流IDを基準としたものであ
り、NMOS薄膜トランジスタ3および4のどちらに対
しても同じオン電流値(1μA程度)で比較している。
しかし、アクティブマトリクス型液晶表示装置の画素電
極18を充電するためのスイッチング用としては、オン
電流がもっと小さくても使用可能である。図4に示す如
く、NMOS薄膜トランジスタ3に印加されるゲート電
圧VGが、例えば、NMOS薄膜トランジスタ4のしき
い値電圧VON1と同じでも、ポリシリコン薄膜であれ
ば、画素電極18に容量を充電するに充分である。すな
わち、この薄膜半導体装置は、周辺回路部のNMOS薄
膜トランジスタ4を低電圧で充分な動作速度をもって駆
動することができる。このとき、マトリクス回路部のN
MOS薄膜トランジスタ3の動作速度も画素電極18に
充電するためのスイッチング用としては充分なものであ
る。また、非駆動時には、マトリクス回路部のNMOS
薄膜トランジスタ3のオフ電流を低減し、薄膜半導体装
置全体の消費電流を大幅に削減することができる。
ランジスタで形成するようにしてもよく、また周辺回路
部をNMOS薄膜トランジスタとPMOS薄膜トランジ
スタのいずれか一方のみで形成するようにしてもよい。
また、この発明は液晶表示装置に限らず、薄膜トランジ
スタメモリやイメージセンサ等にも幅広く適用すること
ができる。
ば、スイッチング用薄膜トランジスタのゲート絶縁膜が
駆動用薄膜トランジスタのゲート絶縁膜より厚く形成さ
れるので、スイッチング用薄膜トランジスタのオフ電流
を抑え、且つ駆動用薄膜トランジスタのオン電流を高く
することができ、また、いずれの薄膜トランジスタのゲ
ート絶縁膜もスパッタまたはCVDによる低温プロセス
で形成するので、安価なガラス基板を用いる液晶表示装
置に適用することができるという効果を奏する。
要部の断面図。
膜トランジスタのVG−ID特性を示す図。
OS薄膜トランジスタのVG−ID特性を示す図。
Claims (3)
- 【請求項1】 絶縁基板の異なる平面領域に、スイッチ
ング用薄膜トランジスタおよび該スイッチング用薄膜ト
ランジスタを駆動する駆動用薄膜トランジスタとが形成
された薄膜半導体装置において、前記駆動用薄膜トランジスタの半導体薄膜とゲート電極
間にスパッタまたはCVDにより形成された第1のゲー
ト絶縁膜を介在すると共に、前記スイッチング用薄膜ト
ランジスタの半導体薄膜とゲート電極間に前記第1のゲ
ート絶縁膜および該第1のゲート絶縁膜上にスパッタま
たはCVDにより形成された第2のゲート絶縁膜を介在
した ことを特徴とする薄膜半導体装置。 - 【請求項2】 前記第2のゲート絶縁膜は、前記駆動用
薄膜トランジスタのゲート電極を覆う層間絶縁膜を兼ね
ていることを特徴とする請求項1記載の薄膜半導体装
置。 - 【請求項3】 前記第1のゲート絶縁膜上に前記スイッ
チング用薄膜トランジスタに接続された画素電極が形成
されていることを特徴とする請求項1または2記載の薄
膜半導体装置。
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JP (1) | JP2666103B2 (ja) |
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