JPH11233773A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 オン電流を増加させることにより、素子のオ
ン／オフ特性を改善するための薄膜トランジスタ及びそ
の製造方法を提供する。 【解決手段】 薄膜トランジスタは、基板４１上に形成
された第１半導体層４２と、前記第１半導体層４２の両
側縁部上に形成された一対のｓ絶縁層パターン４５ａ，
４５ｂと、前記第１半導体層４２及び絶縁層パターン４
５ａ，４５ｂ上に形成された第２半導体層４６と、前記
第１及び第２半導体層４２，４６、並びに前記絶縁層パ
ターン４５ａ，４５ｂ上に形成されたゲート絶縁膜４７
と、前記ゲート絶縁膜４７上に形成された活性層４８と
を備えることを特徴とする。
ン／オフ特性を改善するための薄膜トランジスタ及びそ
の製造方法を提供する。 【解決手段】 薄膜トランジスタは、基板４１上に形成
された第１半導体層４２と、前記第１半導体層４２の両
側縁部上に形成された一対のｓ絶縁層パターン４５ａ，
４５ｂと、前記第１半導体層４２及び絶縁層パターン４
５ａ，４５ｂ上に形成された第２半導体層４６と、前記
第１及び第２半導体層４２，４６、並びに前記絶縁層パ
ターン４５ａ，４５ｂ上に形成されたゲート絶縁膜４７
と、前記ゲート絶縁膜４７上に形成された活性層４８と
を備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に関し、
特にオン／オフ特性を改善させるのに適した薄膜トラン
ジスタ及びその製造方法に関する。
特にオン／オフ特性を改善させるのに適した薄膜トラン
ジスタ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、薄膜トランジスタは、４Ｍ級又
は１６Ｍ級以上のＳＲＡＭセルにおけるＣＭＯＳロード
トランジスタ又はロードレジスタ(load resistor)の代
わりに使用される。又、薄膜トランジスタは、液晶表示
素子において各ピクセル領域の画像データ信号をスイッ
チングするスイッチング素子としても使用される。特
に、ＳＲＡＭセルにおいてＰＭＯＳ薄膜トランジスタ
（ＴＦＴ）をロードトランジスタとして使用することに
より、ロードトランジスタのオフ電流(off-current)を
減少させ、かつオン電流（on-current）を増加させるこ
とができる。これにより、ＳＲＡＭセルの消費電力が減
少し、且つ記憶特性が向上されるため、高品質のＳＲＡ
Ｍセルが得られる。
は１６Ｍ級以上のＳＲＡＭセルにおけるＣＭＯＳロード
トランジスタ又はロードレジスタ(load resistor)の代
わりに使用される。又、薄膜トランジスタは、液晶表示
素子において各ピクセル領域の画像データ信号をスイッ
チングするスイッチング素子としても使用される。特
に、ＳＲＡＭセルにおいてＰＭＯＳ薄膜トランジスタ
（ＴＦＴ）をロードトランジスタとして使用することに
より、ロードトランジスタのオフ電流(off-current)を
減少させ、かつオン電流（on-current）を増加させるこ
とができる。これにより、ＳＲＡＭセルの消費電力が減
少し、且つ記憶特性が向上されるため、高品質のＳＲＡ
Ｍセルが得られる。
【０００３】以下、従来の薄膜トランジスタ及びその製
造方法を添付図面に基づき説明する。図１は従来の技術
の薄膜トランジスタの構造を示す断面図である。
造方法を添付図面に基づき説明する。図１は従来の技術
の薄膜トランジスタの構造を示す断面図である。
【０００４】従来の技術の薄膜トランジスタは、図１に
示すように、絶縁層２１と、前記絶縁層２１上に形成さ
れたゲート電極２２ａと、ゲート電極２２ａを含む絶縁
層２１上に形成されたゲート絶縁膜２４と、前記ゲート
電極２２ａと一定の距離をおいてゲート絶縁膜２４上に
形成されたドレイン電極Ｄと、前記ゲート電極２２ａと
オーバーラップされ、前記ドレイン電極Ｄに対向してゲ
ート絶縁膜上に形成されたソース電極Ｓと、前記ソース
電極Ｓとドレイン電極Ｄとの間のゲート絶縁膜２４上に
形成されたチャネル領域Ｉ及びオフセット領域IIとから
構成される。
示すように、絶縁層２１と、前記絶縁層２１上に形成さ
れたゲート電極２２ａと、ゲート電極２２ａを含む絶縁
層２１上に形成されたゲート絶縁膜２４と、前記ゲート
電極２２ａと一定の距離をおいてゲート絶縁膜２４上に
形成されたドレイン電極Ｄと、前記ゲート電極２２ａと
オーバーラップされ、前記ドレイン電極Ｄに対向してゲ
ート絶縁膜上に形成されたソース電極Ｓと、前記ソース
電極Ｓとドレイン電極Ｄとの間のゲート絶縁膜２４上に
形成されたチャネル領域Ｉ及びオフセット領域IIとから
構成される。
【０００５】ここで、オフセット領域IIはドレイン電極
Ｄとゲート電極２２ａとの間の領域である。このように
構成される従来の薄膜トランジスタの製造方法は次の通
りである。
Ｄとゲート電極２２ａとの間の領域である。このように
構成される従来の薄膜トランジスタの製造方法は次の通
りである。
【０００６】図２（ａ）〜図３（ｂ）は従来の薄膜トラ
ンジスタの製造方法を工程順に説明するための断面図で
ある。図２（ａ）に示すように、絶縁層２１上にバルク
トランジスタのゲート電極用の第１ポリシリコン層２２
を形成する。第１ポリシリコン層２２上にフォトレジス
トを塗布した後、露光及び現像工程を用いてマスクパタ
ーン２３を形成する。
ンジスタの製造方法を工程順に説明するための断面図で
ある。図２（ａ）に示すように、絶縁層２１上にバルク
トランジスタのゲート電極用の第１ポリシリコン層２２
を形成する。第１ポリシリコン層２２上にフォトレジス
トを塗布した後、露光及び現像工程を用いてマスクパタ
ーン２３を形成する。
【０００７】次いで、マスクパターン２３を用いて食刻
工程で第１ポリシリコン層２２を選択的に除去して、図
２（ｂ）に示すようにゲート電極２２ａを形成する。図
３（ａ）に示すように、前記ゲート電極２２ａを含む絶
縁層２１上にゲート絶縁膜２４を蒸着する。そして、前
記ゲート絶縁膜２４上に、薄膜トランジスタのソース／
ドレイン電極、オフセット領域、及びチャネル領域とし
て用いられる第２ポリシリコン層２５を形成する。次い
で、前記第２ポリシリコン層２５上にフォトレジスト２
６を塗布した後、露光及び現像工程でフォトレジスト２
６をパターニングする。
工程で第１ポリシリコン層２２を選択的に除去して、図
２（ｂ）に示すようにゲート電極２２ａを形成する。図
３（ａ）に示すように、前記ゲート電極２２ａを含む絶
縁層２１上にゲート絶縁膜２４を蒸着する。そして、前
記ゲート絶縁膜２４上に、薄膜トランジスタのソース／
ドレイン電極、オフセット領域、及びチャネル領域とし
て用いられる第２ポリシリコン層２５を形成する。次い
で、前記第２ポリシリコン層２５上にフォトレジスト２
６を塗布した後、露光及び現像工程でフォトレジスト２
６をパターニングする。
【０００８】図３（ｂ）に示すように、前記パターニン
グされたフォトレジスト２６ａによりチャネル領域Ｉ及
びオフセット領域IIが定義される。次いで、前記パター
ニングされたフォトレジスト２６ａをマスクとして、露
出した第２ポリシリコン層２５にソース／ドレイン用の
不純物イオンを注入する。これにより、ソース電極Ｓは
その所定部分がゲート電極２２ａの上側にオーバーラッ
プし、ドレイン電極Ｄは前記ゲート電極２２ａと所定の
距離をおいて形成される。又、前記ソース電極Ｓとドレ
イン電極Ｄとの間にチャネル領域Ｉ及びオフセット領域
IIが形成される。
グされたフォトレジスト２６ａによりチャネル領域Ｉ及
びオフセット領域IIが定義される。次いで、前記パター
ニングされたフォトレジスト２６ａをマスクとして、露
出した第２ポリシリコン層２５にソース／ドレイン用の
不純物イオンを注入する。これにより、ソース電極Ｓは
その所定部分がゲート電極２２ａの上側にオーバーラッ
プし、ドレイン電極Ｄは前記ゲート電極２２ａと所定の
距離をおいて形成される。又、前記ソース電極Ｓとドレ
イン電極Ｄとの間にチャネル領域Ｉ及びオフセット領域
IIが形成される。
【０００９】
【発明が解決しようとする課題】しかし、上記のように
製造された従来の薄膜トランジスタでは、ＰＭＯＳ薄膜
トランジスタの動作時にオフセット領域がゲート電圧の
影響を受けないため、オン電流が減少して素子の信頼性
が低下する。
製造された従来の薄膜トランジスタでは、ＰＭＯＳ薄膜
トランジスタの動作時にオフセット領域がゲート電圧の
影響を受けないため、オン電流が減少して素子の信頼性
が低下する。
【００１０】本発明は上記の問題点を解決するためにな
されたものであり、その目的とするところは、オン電流
を増加させることで素子のオン／オフ特性を改善させる
のに適した薄膜トランジスタ及びその製造方法を提供す
ることにある。
されたものであり、その目的とするところは、オン電流
を増加させることで素子のオン／オフ特性を改善させる
のに適した薄膜トランジスタ及びその製造方法を提供す
ることにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に記載の発明は、基板上に形成された第１
半導体層と、前記第１半導体層上の両側縁部において、
上方に延びるように形成された一対の絶縁層と、前記第
１半導体層及び前記絶縁層上に形成され、絶縁層より上
方に延びる柱状の第２半導体層と、前記第１及び第２半
導体層、並びに前記絶縁層上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成された活性層と、を備え
ることを特徴とする。
に、請求項１に記載の発明は、基板上に形成された第１
半導体層と、前記第１半導体層上の両側縁部において、
上方に延びるように形成された一対の絶縁層と、前記第
１半導体層及び前記絶縁層上に形成され、絶縁層より上
方に延びる柱状の第２半導体層と、前記第１及び第２半
導体層、並びに前記絶縁層上に形成されたゲート絶縁膜
と、前記ゲート絶縁膜上に形成された活性層と、を備え
ることを特徴とする。
【００１２】請求項２に記載の発明は、前記絶縁層より
上方において、前記第２半導体層の周りに対応する活性
層にチャネル領域が形成されることを特徴とする。請求
項３に記載の発明は、前記絶縁層と対応する活性層に、
絶縁層の高さ分のオフセット領域が形成され、前記オフ
セット領域は前記絶縁層を形成するためのエッチバック
程度に応じて決定されることを特徴とする。
上方において、前記第２半導体層の周りに対応する活性
層にチャネル領域が形成されることを特徴とする。請求
項３に記載の発明は、前記絶縁層と対応する活性層に、
絶縁層の高さ分のオフセット領域が形成され、前記オフ
セット領域は前記絶縁層を形成するためのエッチバック
程度に応じて決定されることを特徴とする。
【００１３】請求項４に記載の発明は、基板上に第１半
導体層を形成する工程と、前記第１半導体層上の両側縁
部において、上方に延びるように一対の絶縁層を形成す
る工程と、前記第１半導体層及び前記絶縁層上に、絶縁
層より上方に延びる柱状の第２半導体層を形成する工程
と、前記第１及び第２半導体層、並びに前記絶縁層上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
活性層を形成する工程と、を備えることを特徴とする。
導体層を形成する工程と、前記第１半導体層上の両側縁
部において、上方に延びるように一対の絶縁層を形成す
る工程と、前記第１半導体層及び前記絶縁層上に、絶縁
層より上方に延びる柱状の第２半導体層を形成する工程
と、前記第１及び第２半導体層、並びに前記絶縁層上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
活性層を形成する工程と、を備えることを特徴とする。
【００１４】請求項５に記載の発明は、前記絶縁層の何
れか一方に対応する活性層にオフセット領域が形成さ
れ、前記オフセット領域を除いた第２半導体層の周面に
対応する活性層にチャネル領域が形成されることを特徴
とする。
れか一方に対応する活性層にオフセット領域が形成さ
れ、前記オフセット領域を除いた第２半導体層の周面に
対応する活性層にチャネル領域が形成されることを特徴
とする。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態に従う
薄膜トランジスタ及びその製造方法を添付図面に基づき
説明する。
薄膜トランジスタ及びその製造方法を添付図面に基づき
説明する。
【００１６】図３は本実施形態の薄膜トランジスタを示
す断面斜視図である。まず、本実施形態の薄膜トランジ
スタは、図３に示すように、基板４１上に形成された第
１半導体層４２と、前記第１半導体層４２上に形成さ
れ、下側面が凹んだ円柱状の第２半導体層４６と、前記
第２半導体層４６の下側面の凹部に形成された一対の絶
縁層パターン４５ａ、４５ｂと、前記絶縁層パターン４
５ａ、４５ｂ、第２半導体層４６、そして第１半導体層
４２を含む基板４１の全表面に形成されたゲート絶縁膜
４７と、前記ゲート絶縁膜４７上に形成されるととも
に、ソース電極４８ａ、ドレイン電極４８ｂ、チャネル
領域Ｉ、及びオフセット領域IIとして用いられる活性層
４８とを備える。
す断面斜視図である。まず、本実施形態の薄膜トランジ
スタは、図３に示すように、基板４１上に形成された第
１半導体層４２と、前記第１半導体層４２上に形成さ
れ、下側面が凹んだ円柱状の第２半導体層４６と、前記
第２半導体層４６の下側面の凹部に形成された一対の絶
縁層パターン４５ａ、４５ｂと、前記絶縁層パターン４
５ａ、４５ｂ、第２半導体層４６、そして第１半導体層
４２を含む基板４１の全表面に形成されたゲート絶縁膜
４７と、前記ゲート絶縁膜４７上に形成されるととも
に、ソース電極４８ａ、ドレイン電極４８ｂ、チャネル
領域Ｉ、及びオフセット領域IIとして用いられる活性層
４８とを備える。
【００１７】ここで、前記絶縁層パターン４５ａ、４５
ｂは前記円柱状の第２半導体層４６の下部を囲むように
形成されている。前記第２半導体層４６はゲート電極と
して用いられる。なお、前記第２半導体層４６の形状は
円柱に限定されず、例えば四角柱のような多角柱であっ
てもよい。前記ソース電極４８ａは第２半導体層４６の
上面に相応する活性層４８に形成され、前記ドレイン電
極４８ｂは前記第１半導体層４２の両側の活性層４８に
形成される。前記オフセット領域IIは前記絶縁層パター
ン４５ａ、４５ｂのうち任意の絶縁層パターン４５ａ
（又は４５ｂ）に対応する活性層４８に形成され、前記
チャネル領域Ｉは前記オフセット領域IIとソース電極４
８ａとの間の活性層４８に形成される。
ｂは前記円柱状の第２半導体層４６の下部を囲むように
形成されている。前記第２半導体層４６はゲート電極と
して用いられる。なお、前記第２半導体層４６の形状は
円柱に限定されず、例えば四角柱のような多角柱であっ
てもよい。前記ソース電極４８ａは第２半導体層４６の
上面に相応する活性層４８に形成され、前記ドレイン電
極４８ｂは前記第１半導体層４２の両側の活性層４８に
形成される。前記オフセット領域IIは前記絶縁層パター
ン４５ａ、４５ｂのうち任意の絶縁層パターン４５ａ
（又は４５ｂ）に対応する活性層４８に形成され、前記
チャネル領域Ｉは前記オフセット領域IIとソース電極４
８ａとの間の活性層４８に形成される。
【００１８】以下、上記のようにして構成される本実施
形態の薄膜トランジスタの製造方法を説明する。図５
（ａ）〜図７（ｂ）は本実施形態の薄膜トランジスタの
製造方法を工程順に説明するための断面図である。
形態の薄膜トランジスタの製造方法を説明する。図５
（ａ）〜図７（ｂ）は本実施形態の薄膜トランジスタの
製造方法を工程順に説明するための断面図である。
【００１９】図５（ａ）に示すように、基板４１上の所
定領域に第１半導体層４２を形成する。第１半導体層４
２はｐ型不純物のドープされたポリシリコン層であり、
前記基板４１上に第１半導体層４２を形成した後に写真
食刻法を用いてパターニングする。ここで、基板４１は
絶縁物質から構成されるか、或いは半導体基板上に絶縁
層が形成された基板を用いる。
定領域に第１半導体層４２を形成する。第１半導体層４
２はｐ型不純物のドープされたポリシリコン層であり、
前記基板４１上に第１半導体層４２を形成した後に写真
食刻法を用いてパターニングする。ここで、基板４１は
絶縁物質から構成されるか、或いは半導体基板上に絶縁
層が形成された基板を用いる。
【００２０】図５（ｂ）に示すように、前記第１半導体
層４２を含む基板４１上に第１絶縁層４３を形成する。
前記第１絶縁層４３を選択的に除去して、第１半導体層
４２の表面の所定部分が露出するように円柱状のコンタ
クトホール４４を形成する。
層４２を含む基板４１上に第１絶縁層４３を形成する。
前記第１絶縁層４３を選択的に除去して、第１半導体層
４２の表面の所定部分が露出するように円柱状のコンタ
クトホール４４を形成する。
【００２１】図４（ｃ）に示すように、前記コンタクト
ホール４４を含む第１絶縁層４３上に第２絶縁層４５
（図９参照）を形成した後、エッチバックして図６
（ａ）に示すように、前記コンタクトホール４４の内周
面に一対の絶縁層パターン４５ａ、４５ｂを形成する。
ここで、前記第１絶縁層４３はシリコン窒化膜からな
り、前記第２絶縁層４５は、前記第１絶縁層４３との食
刻選択比が大きな物質、例えばシリコン酸化膜からな
る。そして、前記絶縁層パターン４５ａ、４５ｂは前記
第１絶縁層４３のコンタクトホール４４の内周面全体に
わたって形成されずに、第１半導体層４２の両側部近傍
に対応する位置においてコンタクトホール４４内の下端
部に所定の高さに形成されている。これは、前記第２絶
縁層４５が第１絶縁層４３に対して大きな食刻選択比を
有するという特性を利用して、前記第２絶縁層４５をオ
ーバーエッチング(over etching)するためである。
ホール４４を含む第１絶縁層４３上に第２絶縁層４５
（図９参照）を形成した後、エッチバックして図６
（ａ）に示すように、前記コンタクトホール４４の内周
面に一対の絶縁層パターン４５ａ、４５ｂを形成する。
ここで、前記第１絶縁層４３はシリコン窒化膜からな
り、前記第２絶縁層４５は、前記第１絶縁層４３との食
刻選択比が大きな物質、例えばシリコン酸化膜からな
る。そして、前記絶縁層パターン４５ａ、４５ｂは前記
第１絶縁層４３のコンタクトホール４４の内周面全体に
わたって形成されずに、第１半導体層４２の両側部近傍
に対応する位置においてコンタクトホール４４内の下端
部に所定の高さに形成されている。これは、前記第２絶
縁層４５が第１絶縁層４３に対して大きな食刻選択比を
有するという特性を利用して、前記第２絶縁層４５をオ
ーバーエッチング(over etching)するためである。
【００２２】ここで、前記絶縁層パターン４５ａ、４５
ｂは前記第１半導体層４２の側縁部と一致するように形
成されても、あるいは前記第１半導体層４２の側縁部の
内方に形成されてもよい。換言すれば、コンタクトホー
ル４４の直径は、第１半導体層４２の幅と同一であって
も、その幅よりも小さくてもよい。
ｂは前記第１半導体層４２の側縁部と一致するように形
成されても、あるいは前記第１半導体層４２の側縁部の
内方に形成されてもよい。換言すれば、コンタクトホー
ル４４の直径は、第１半導体層４２の幅と同一であって
も、その幅よりも小さくてもよい。
【００２３】更に、前記絶縁層パターン４５ａ、４５ｂ
は側壁スペーサであるが、前記側壁スペーサの代わりに
絶縁層であってもい。即ち、側壁スペーサを形成する工
程に代えて、以下に説明する工程を適用してもよい。
は側壁スペーサであるが、前記側壁スペーサの代わりに
絶縁層であってもい。即ち、側壁スペーサを形成する工
程に代えて、以下に説明する工程を適用してもよい。
【００２４】ここで、前記絶縁層を形成する工程を図８
（ａ）〜図８（ｃ）に基づき説明する。図８（ａ）に示
すように、前記第１半導体層４２上に絶縁層を形成した
後、写真食刻工程でパターニングして前記第１半導体層
４２上の両側縁部上に一対の絶縁層４５ｃ、４５ｄを形
成する。図５ｂに示すように、前記絶縁層４５ｃ、４５
ｄを含む全表面に第１絶縁層４３を形成した後、少なく
とも第１半導体層４２の外方に位置する基板４２の表面
が露出しないように前記第１絶縁層４３を選択的に除去
して第１半導体層４２及び絶縁層４５ｃ，４５ｄの表面
を露出させる。次いで、図８（ｃ）に示すように、前記
露出された絶縁層４５ｃ、４５ｄを含む第１半導体層４
２の上面にゲート電極として用いられる第２半導体層４
６を形成する。このような方法によって形成された絶縁
層４５ｃ，４５ｄは、前記絶縁層パターン４５ａ，４５
ｂと異なる形状であるが、絶縁パターン４５，４５ｂと
同様に機能する。
（ａ）〜図８（ｃ）に基づき説明する。図８（ａ）に示
すように、前記第１半導体層４２上に絶縁層を形成した
後、写真食刻工程でパターニングして前記第１半導体層
４２上の両側縁部上に一対の絶縁層４５ｃ、４５ｄを形
成する。図５ｂに示すように、前記絶縁層４５ｃ、４５
ｄを含む全表面に第１絶縁層４３を形成した後、少なく
とも第１半導体層４２の外方に位置する基板４２の表面
が露出しないように前記第１絶縁層４３を選択的に除去
して第１半導体層４２及び絶縁層４５ｃ，４５ｄの表面
を露出させる。次いで、図８（ｃ）に示すように、前記
露出された絶縁層４５ｃ、４５ｄを含む第１半導体層４
２の上面にゲート電極として用いられる第２半導体層４
６を形成する。このような方法によって形成された絶縁
層４５ｃ，４５ｄは、前記絶縁層パターン４５ａ，４５
ｂと異なる形状であるが、絶縁パターン４５，４５ｂと
同様に機能する。
【００２５】一方、上記実施形態において、絶縁層パタ
ーン４５ａ，４５ｂが形成された後、図６（ａ）に示す
ように、コンタクトホール４４の内部にゲート電極とし
て用いられる円柱状の第２半導体層４６を埋め込む。詳
しくは、前記コンタクトホール４４を含む第１絶縁層４
３上にポリシリコン層を形成した後、前記ポリシリコン
層がコンタクトホール４４内のみに残るように、第１絶
縁層４３の上部のポリシリコン層を除去する。
ーン４５ａ，４５ｂが形成された後、図６（ａ）に示す
ように、コンタクトホール４４の内部にゲート電極とし
て用いられる円柱状の第２半導体層４６を埋め込む。詳
しくは、前記コンタクトホール４４を含む第１絶縁層４
３上にポリシリコン層を形成した後、前記ポリシリコン
層がコンタクトホール４４内のみに残るように、第１絶
縁層４３の上部のポリシリコン層を除去する。
【００２６】図６（ｂ）に示すように、前記第１半導体
層４２、絶縁層パターン４５ａ、４５ｂ及び前記第２半
導体層４６を残して第１絶縁層４３を除去する。次い
で、前記第２半導体層４６及び第１半導体層４２を含む
基板４１の全表面にゲート絶縁膜４７を蒸着する。
層４２、絶縁層パターン４５ａ、４５ｂ及び前記第２半
導体層４６を残して第１絶縁層４３を除去する。次い
で、前記第２半導体層４６及び第１半導体層４２を含む
基板４１の全表面にゲート絶縁膜４７を蒸着する。
【００２７】図７（ａ）に示すように、前記ゲート絶縁
膜４７上に活性層４８を形成する。ここで、活性層４８
は薄膜トランジスタのソース／ドレイン電極やチャネル
領域／オフセット領域として用いられるポリシリコンか
らなる。
膜４７上に活性層４８を形成する。ここで、活性層４８
は薄膜トランジスタのソース／ドレイン電極やチャネル
領域／オフセット領域として用いられるポリシリコンか
らなる。
【００２８】図７（ｂ）に示すように、前記活性層４８
上にソース／ドレイン用のｐ型不純物を注入すると、前
記第２半導体層４６上側の活性層４８はソース電極４８
ａとなり、前記第２半導体層４６両側の活性層４８はド
レイン電極４８ｂとなる。そして、前記絶縁層パターン
４５ａ、４５ｂのうち任意の絶縁層パターン４５ａ（又
は４５ｂ）に対応する活性層４８にオフセット領域IIが
形成され、前記オフセット領域IIと前記ソース電極４８
ａとの間の活性層４８にチャネル領域Ｉが形成される。
このとき、前記第２半導体層４６が円柱状をなすため、
前記チャネル領域Ｉは前記円柱状の第２半導体層４６の
外周面に沿って形成される。そして、前記任意の絶縁層
パターン４５ａ、４５ｂの高さに基づいてオフセット領
域IIが決定される。すなわち、絶縁層パターン４５ａ、
４５ｂを形成するためのオーバーエッチの程度に応じて
オフセット領域IIが決定される。
上にソース／ドレイン用のｐ型不純物を注入すると、前
記第２半導体層４６上側の活性層４８はソース電極４８
ａとなり、前記第２半導体層４６両側の活性層４８はド
レイン電極４８ｂとなる。そして、前記絶縁層パターン
４５ａ、４５ｂのうち任意の絶縁層パターン４５ａ（又
は４５ｂ）に対応する活性層４８にオフセット領域IIが
形成され、前記オフセット領域IIと前記ソース電極４８
ａとの間の活性層４８にチャネル領域Ｉが形成される。
このとき、前記第２半導体層４６が円柱状をなすため、
前記チャネル領域Ｉは前記円柱状の第２半導体層４６の
外周面に沿って形成される。そして、前記任意の絶縁層
パターン４５ａ、４５ｂの高さに基づいてオフセット領
域IIが決定される。すなわち、絶縁層パターン４５ａ、
４５ｂを形成するためのオーバーエッチの程度に応じて
オフセット領域IIが決定される。
【００２９】上記実施形態の薄膜トランジスタはｐ型の
チャネルを有するが、ｎ型のチャネルを有してもよい。
この場合、ｐ型の不純物に代えてｎ型の不純物を活性層
４８に注入する。
チャネルを有するが、ｎ型のチャネルを有してもよい。
この場合、ｐ型の不純物に代えてｎ型の不純物を活性層
４８に注入する。
【００３０】
【発明の効果】上述したように、本発明の薄膜トランジ
スタ及びその製造方法は次のような効果を奏する。
スタ及びその製造方法は次のような効果を奏する。
【００３１】請求項１、４の発明によれば、柱状のゲー
ト電極を形成し且つゲート電極の一側面にオフセット領
域を形成して、オフセット領域がゲート電極により影響
を受けるようにしている。従って、オン電流を増加させ
て、素子のオン／オフ特性を向上させることができる。
ト電極を形成し且つゲート電極の一側面にオフセット領
域を形成して、オフセット領域がゲート電極により影響
を受けるようにしている。従って、オン電流を増加させ
て、素子のオン／オフ特性を向上させることができる。
【００３２】請求項２の発明によれば、柱状のゲート電
極の周面にわたってチャネル領域が形成されるため、基
板に占める素子の面積に対してチャネル領域の幅が増加
する。このため、素子の電気的な特性を改善させること
ができる。
極の周面にわたってチャネル領域が形成されるため、基
板に占める素子の面積に対してチャネル領域の幅が増加
する。このため、素子の電気的な特性を改善させること
ができる。
【００３３】請求項３の発明によれば、側壁スペーサを
形成するための絶縁層のエッチバックの程度に応じて、
オフセット領域の幅を容易に調節することができる。請
求項５の発明によれば、側壁スペーサを除いたゲート電
極の側面に対相応する第２半導体層にチャネル領域を形
成され、前記側壁スペーサの高さに対応する第２半導体
層にオフセット領域を形成しているため、チャネル領域
及びオフセット領域を別途に定義することなく、チャネ
ル領域及びオフセット領域はセルフアラインにより形成
される。このため、薄膜トランジスタの製造工程を一層
簡略化することができる。
形成するための絶縁層のエッチバックの程度に応じて、
オフセット領域の幅を容易に調節することができる。請
求項５の発明によれば、側壁スペーサを除いたゲート電
極の側面に対相応する第２半導体層にチャネル領域を形
成され、前記側壁スペーサの高さに対応する第２半導体
層にオフセット領域を形成しているため、チャネル領域
及びオフセット領域を別途に定義することなく、チャネ
ル領域及びオフセット領域はセルフアラインにより形成
される。このため、薄膜トランジスタの製造工程を一層
簡略化することができる。
【図１】 従来の薄膜トランジスタの構造を示す断面
図。
図。
【図２】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図３】 図２の工程に引き続いて行われる工程を示す
断面図。
断面図。
【図４】 本発明の一実施形態に従う薄膜トランジスタ
を示す断面斜視図。
を示す断面斜視図。
【図５】 図４の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図６】 図５の工程に引き続いて行われる工程を示す
断面図。
断面図。
【図７】 図６の工程に引き続いて行われる工程を示す
断面図。
断面図。
【図８】 絶縁膜形成工程を説明するための断面図。
【図９】 薄膜トランジスタの側面形状及び第２絶縁層
の形状を示す図。
の形状を示す図。
４１ 基板 ４２、４６ 第１及び第２半導体層 ４７ ゲート絶縁膜 ４８ 活性層 ４８ａ ソース電極 ４８ｂ ドレイン電極 ４５ 第２絶縁層 ４５ａ、４５ｂ 絶縁層パターン
Claims (5)
- 【請求項１】 基板上に形成された第１半導体層と、 前記第１半導体層上の両側縁部において、上方に延びる
ように形成された一対の絶縁層と、 前記第１半導体層及び前記絶縁層上に形成され、絶縁層
より上方に延びる柱状の第２半導体層と、 前記第１及び第２半導体層、並びに前記絶縁層上に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された活性層と、を備えるこ
とを特徴とする薄膜トランジスタ。 - 【請求項２】 前記絶縁層より上方において、前記第
２半導体層の周りに対応する活性層にチャネル領域が形
成されることを特徴とする請求項１記載の薄膜トランジ
スタ。 - 【請求項３】 前記絶縁層と対応する活性層に、絶縁
層の高さ分のオフセット領域が形成され、前記オフセッ
ト領域は前記絶縁層を形成するためのエッチバック程度
に応じて決定されることを特徴とする請求項１記載の薄
膜トランジスタ。 - 【請求項４】 基板上に第１半導体層を形成する工程
と、 前記第１半導体層上の両側縁部において、上方に延びる
ように一対の絶縁層を形成する工程と、 前記第１半導体層及び前記絶縁層上に、絶縁層より上方
に延びる柱状の第２半導体層を形成する工程と、 前記第１及び第２半導体層、並びに前記絶縁層上にゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に活性層を形成する工程と、を備え
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項５】 前記絶縁層の何れか一方に対応する活
性層にオフセット領域が形成され、前記オフセット領域
を除いた第２半導体層の周面に対応する活性層にチャネ
ル領域が形成されることを特徴とする請求項４記載の薄
膜トランジスタの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980002331A KR100298438B1 (ko) | 1998-01-26 | 1998-01-26 | 박막트랜지스터및이의제조방법 |
| KR2331/1998 | 1998-01-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233773A true JPH11233773A (ja) | 1999-08-27 |
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Family
ID=19532130
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10333823A Expired - Fee Related JP3066365B2 (ja) | 1998-01-26 | 1998-11-25 | 薄膜トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US5998839A (ja) |
| JP (1) | JP3066365B2 (ja) |
| KR (1) | KR100298438B1 (ja) |
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| JP2005236290A (ja) * | 2004-02-19 | 2005-09-02 | Samsung Electronics Co Ltd | ゲート構造物、これを有する半導体装置及びその形成方法 |
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| JP2001210730A (ja) * | 2000-01-25 | 2001-08-03 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
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| US6583014B1 (en) * | 2002-09-18 | 2003-06-24 | Taiwan Semiconductor Manufacturing Company | Horizontal surrounding gate MOSFETS |
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| US8803227B2 (en) * | 2011-09-29 | 2014-08-12 | Eastman Kodak Company | Vertical transistor having reduced parasitic capacitance |
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| US9153698B2 (en) * | 2014-03-06 | 2015-10-06 | Eastman Kodak Company | VTFT with gate aligned to vertical structure |
| US9153445B2 (en) * | 2014-03-06 | 2015-10-06 | Eastman Kodak Company | Forming a VTFT with aligned gate |
| US9178029B2 (en) | 2014-03-06 | 2015-11-03 | Eastman Kodak Company | Forming a VTFT gate using printing |
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|---|---|---|---|---|
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| US5233207A (en) * | 1990-06-25 | 1993-08-03 | Nippon Steel Corporation | MOS semiconductor device formed on insulator |
| JPH04322469A (ja) * | 1991-04-23 | 1992-11-12 | Mitsubishi Electric Corp | 薄膜電界効果素子およびその製造方法 |
| JP2602132B2 (ja) * | 1991-08-09 | 1997-04-23 | 三菱電機株式会社 | 薄膜電界効果素子およびその製造方法 |
| JPH05183164A (ja) * | 1991-12-28 | 1993-07-23 | Nec Corp | 半導体素子 |
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1998
- 1998-01-26 KR KR1019980002331A patent/KR100298438B1/ko not_active IP Right Cessation
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- 1998-11-25 US US09/199,161 patent/US5998839A/en not_active Expired - Lifetime
-
1999
- 1999-12-01 US US09/451,839 patent/US6458633B1/en not_active Expired - Lifetime
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| KR19990066414A (ko) | 1999-08-16 |
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