JP2896365B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関
し、特に薄膜トランジスタの製造時に、チャネル領域及
びオフセット領域をセルフアラインにて形成するに適し
た薄膜トランジスタ及びその製造方法に関する。
し、特に薄膜トランジスタの製造時に、チャネル領域及
びオフセット領域をセルフアラインにて形成するに適し
た薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、薄膜トランジスタは、１Ｍ級以
上のＳＲＡＭセルのＣＯＭＳロードトランジスタ又はロ
ードレジスタに代えて使用されることがある。又、薄膜
トランジスタは、液晶表示素子において各ピクセル領域
の画像データ信号をスイッチングするスイッチング素子
としても使用される。特に、ＰＭＯＳ薄膜トランジスタ
をロードトランジスタとして使用するＳＲＡＭセルにお
いては、ＰＭＯＳのオフ電流を減少させるとともに、オ
ン電流を増加させることにより、ＳＲＡＭセルの消費電
力が減少し且つ記憶特性が向上され、その結果、高品質
のＳＲＡＭセルが得られる。オフセット領域は、ＳＲＡ
Ｍセルの安定した動作のための重要な要素として作用す
る。よって、このようなオフセット領域を正確に形成す
ることが大切な問題となる。
上のＳＲＡＭセルのＣＯＭＳロードトランジスタ又はロ
ードレジスタに代えて使用されることがある。又、薄膜
トランジスタは、液晶表示素子において各ピクセル領域
の画像データ信号をスイッチングするスイッチング素子
としても使用される。特に、ＰＭＯＳ薄膜トランジスタ
をロードトランジスタとして使用するＳＲＡＭセルにお
いては、ＰＭＯＳのオフ電流を減少させるとともに、オ
ン電流を増加させることにより、ＳＲＡＭセルの消費電
力が減少し且つ記憶特性が向上され、その結果、高品質
のＳＲＡＭセルが得られる。オフセット領域は、ＳＲＡ
Ｍセルの安定した動作のための重要な要素として作用す
る。よって、このようなオフセット領域を正確に形成す
ることが大切な問題となる。
【０００３】以下、従来の薄膜トランジスタ及びその製
造方法を添付図面に基づき説明する。図１は、従来の薄
膜トランジスタの構造を説明するための断面図である。
造方法を添付図面に基づき説明する。図１は、従来の薄
膜トランジスタの構造を説明するための断面図である。
【０００４】従来の薄膜トランジスタは、図１に示すよ
うに、絶縁層１１、ゲート電極１３、ゲート絶縁膜１
５、ソース電極Ｓ、ドレイン電極Ｄ、オフセット領域
Ｉ、及びチャネル領域IIから構成される。
うに、絶縁層１１、ゲート電極１３、ゲート絶縁膜１
５、ソース電極Ｓ、ドレイン電極Ｄ、オフセット領域
Ｉ、及びチャネル領域IIから構成される。
【０００５】ここで、ゲート電極１３は前記絶縁層１１
上の所定の部位に形成される。ゲート絶縁膜１５はゲー
ト電極１３を含む絶縁層１１上に形成される。ソース電
極Ｓはゲート絶縁膜１５上に形成され、前記ゲート電極
１３の一側のエッジ部にオーバーラップされて形成され
る。ドレイン電極Ｄは、ソース電極Ｓと同様にゲート絶
縁膜１５上に形成され、前記ゲート電極１３の他側から
一定の距離を置いて形成される。この際、前記ソース電
極Ｓの終端部からゲート電極１３の終端部までの領域を
チャネル領域IIとし、前記ゲート電極１３の終端部から
前記ドレイン電極Ｄの始端部までの領域をオフセット領
域Ｉとする。
上の所定の部位に形成される。ゲート絶縁膜１５はゲー
ト電極１３を含む絶縁層１１上に形成される。ソース電
極Ｓはゲート絶縁膜１５上に形成され、前記ゲート電極
１３の一側のエッジ部にオーバーラップされて形成され
る。ドレイン電極Ｄは、ソース電極Ｓと同様にゲート絶
縁膜１５上に形成され、前記ゲート電極１３の他側から
一定の距離を置いて形成される。この際、前記ソース電
極Ｓの終端部からゲート電極１３の終端部までの領域を
チャネル領域IIとし、前記ゲート電極１３の終端部から
前記ドレイン電極Ｄの始端部までの領域をオフセット領
域Ｉとする。
【０００６】かかる従来の薄膜トランジスタの製造方法
を添付図面に基づき説明する。図２〜図６は従来の薄膜
トランジスタの製造方法を工程順に説明するための断面
図である。
を添付図面に基づき説明する。図２〜図６は従来の薄膜
トランジスタの製造方法を工程順に説明するための断面
図である。
【０００７】まず、図２に示すように、絶縁層１１上に
第１ポリシリコン層１２を形成する。そして、第１ポリ
シリコン層１２上にフォトレジスト（図示せず）を塗布
した後、露光及び現像工程でフォトレジストをパターニ
ングしてゲートパターンを形成する。
第１ポリシリコン層１２を形成する。そして、第１ポリ
シリコン層１２上にフォトレジスト（図示せず）を塗布
した後、露光及び現像工程でフォトレジストをパターニ
ングしてゲートパターンを形成する。
【０００８】次いで、図３に示すように、前記ゲートパ
ターンをマスクに用いた食刻工程で前記第１ポリシリコ
ン層１２を選択的に除去してゲート電極１３を形成す
る。そして、図４に示すように、前記ゲート電極１３を
含む絶縁層１１上にゲート絶縁膜１５を蒸着し、前記ゲ
ート絶縁膜１５上に第２ポリシリコン層１７を形成す
る。ここで、前記第２ポリシリコン層１７はソース電極
Ｓ及びドレイン電極Ｄとして使用されるとともに、チャ
ネル領域II及びオフセット領域Ｉとしても使用される。
ターンをマスクに用いた食刻工程で前記第１ポリシリコ
ン層１２を選択的に除去してゲート電極１３を形成す
る。そして、図４に示すように、前記ゲート電極１３を
含む絶縁層１１上にゲート絶縁膜１５を蒸着し、前記ゲ
ート絶縁膜１５上に第２ポリシリコン層１７を形成す
る。ここで、前記第２ポリシリコン層１７はソース電極
Ｓ及びドレイン電極Ｄとして使用されるとともに、チャ
ネル領域II及びオフセット領域Ｉとしても使用される。
【０００９】次いで、図５に示すように、前記第２ポリ
シリコン層１７上にフォトレジスト１９を塗布した後、
露光及び現像工程でフォトレジストをパターニングし
て、チャネル領域及びオフセット領域を形成するための
パターンを形成する。そして、パターニングされたフォ
トレジスト１９をマスクに用いてその両側の第２ポリシ
リコン層１７に不純物イオン注入を施してソース電極Ｓ
及びドレイン電極Ｄを形成する。
シリコン層１７上にフォトレジスト１９を塗布した後、
露光及び現像工程でフォトレジストをパターニングし
て、チャネル領域及びオフセット領域を形成するための
パターンを形成する。そして、パターニングされたフォ
トレジスト１９をマスクに用いてその両側の第２ポリシ
リコン層１７に不純物イオン注入を施してソース電極Ｓ
及びドレイン電極Ｄを形成する。
【００１０】この後、図６に示すように、前記フォトレ
ジスト１９を除去すると、従来の技術の薄膜トランジス
タの製造工程が完了する。図６に示すように、ドレイン
電極Ｄとゲート電極１３との間の第２ポリシリコン層１
７はオフセット領域Ｉであり、前記ゲート電極１３の上
側の第２ポリシリコン層１７はチャネル領域IIである。
ジスト１９を除去すると、従来の技術の薄膜トランジス
タの製造工程が完了する。図６に示すように、ドレイン
電極Ｄとゲート電極１３との間の第２ポリシリコン層１
７はオフセット領域Ｉであり、前記ゲート電極１３の上
側の第２ポリシリコン層１７はチャネル領域IIである。
【００１１】
【発明が解決しようとする課題】しかし、上記のような
従来の薄膜トランジスタは以下のような問題点があっ
た。前記ゲート電極１３は絶縁層１１上に水平に形成さ
れるため、トランジスタの集積度を向上させることがで
きなかった。また、チャネル領域II及びオフセット領域
Ｉを形成するためにはマスク工程が必要であり、この
際、不安定なマスクアラインに起因してオフセット領域
Ｉが正確に形成されなくなるため、セルの安定化を阻害
する。しかも、このオフセット領域Ｉも、前記ゲート電
極１３と同様に水平的に形成されるため、これもトラン
ジスタの集積度を向上させることができない要因となっ
ていた。本発明は、上記の問題点を解決するためになさ
れたものであり、トランジスタの集積度を向上させるの
に適したゲート電極を備えた薄膜トランジスタ及びその
製造方法を提供することに目的がある。本発明のその他
の目的は、セルフアラインにてチャネル領域及びオフセ
ット領域を形成して製造工程を簡略化し、さらにオフセ
ット領域を正確に形成して安定したセルを具現するに適
した薄膜トランジスタ及びその製造方法を提供すること
にある。本発明のその他の目的は、トランジスタの集積
度を向上させるのに適したオフセット領域を備えた薄膜
トランジスタを提供することにある。
従来の薄膜トランジスタは以下のような問題点があっ
た。前記ゲート電極１３は絶縁層１１上に水平に形成さ
れるため、トランジスタの集積度を向上させることがで
きなかった。また、チャネル領域II及びオフセット領域
Ｉを形成するためにはマスク工程が必要であり、この
際、不安定なマスクアラインに起因してオフセット領域
Ｉが正確に形成されなくなるため、セルの安定化を阻害
する。しかも、このオフセット領域Ｉも、前記ゲート電
極１３と同様に水平的に形成されるため、これもトラン
ジスタの集積度を向上させることができない要因となっ
ていた。本発明は、上記の問題点を解決するためになさ
れたものであり、トランジスタの集積度を向上させるの
に適したゲート電極を備えた薄膜トランジスタ及びその
製造方法を提供することに目的がある。本発明のその他
の目的は、セルフアラインにてチャネル領域及びオフセ
ット領域を形成して製造工程を簡略化し、さらにオフセ
ット領域を正確に形成して安定したセルを具現するに適
した薄膜トランジスタ及びその製造方法を提供すること
にある。本発明のその他の目的は、トランジスタの集積
度を向上させるのに適したオフセット領域を備えた薄膜
トランジスタを提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の薄膜トランジスタは、第１側
面、第２側面及び底面を有する溝が形成されている基板
と、前記溝の底面、第１側面、及びその第１側面と隣接
する基板上の部位に形成されるゲート電極と、少なくと
も前記ゲート電極上に形成されるゲート絶縁膜と、前記
ゲート絶縁膜、前記溝の第２側面、及び基板上に形成さ
れる活性層と、前記溝の第１及び第２側面から溝の外側
に延びる前記活性層に形成されるソース領域及びドレイ
ン領域と、前記ソース領域及びドレイン領域間の前記活
性層上に形成される絶縁層とを備えることを特徴とす
る。請求項２に記載の薄膜トランジスタは、請求項１に
おいて、前記溝の第２側面に対応する前記活性層にオフ
セット領域が形成されることを特徴とする。又、請求項
３に記載の薄膜トランジスタの製造方法は、基板上に第
１側面、第２側面及び底面を有する溝を形成する工程
と、溝の底面及び第１側面上にゲート電極を形成する工
程と、ゲート電極を含む前記基板上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に活性層を形成する
工程と、溝の第１及び第２側面から溝の外側に延びる活
性層内にソース領域及びドレイン領域を形成する工程と
を備えることを特徴とする。
めに、請求項１に記載の薄膜トランジスタは、第１側
面、第２側面及び底面を有する溝が形成されている基板
と、前記溝の底面、第１側面、及びその第１側面と隣接
する基板上の部位に形成されるゲート電極と、少なくと
も前記ゲート電極上に形成されるゲート絶縁膜と、前記
ゲート絶縁膜、前記溝の第２側面、及び基板上に形成さ
れる活性層と、前記溝の第１及び第２側面から溝の外側
に延びる前記活性層に形成されるソース領域及びドレイ
ン領域と、前記ソース領域及びドレイン領域間の前記活
性層上に形成される絶縁層とを備えることを特徴とす
る。請求項２に記載の薄膜トランジスタは、請求項１に
おいて、前記溝の第２側面に対応する前記活性層にオフ
セット領域が形成されることを特徴とする。又、請求項
３に記載の薄膜トランジスタの製造方法は、基板上に第
１側面、第２側面及び底面を有する溝を形成する工程
と、溝の底面及び第１側面上にゲート電極を形成する工
程と、ゲート電極を含む前記基板上にゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に活性層を形成する
工程と、溝の第１及び第２側面から溝の外側に延びる活
性層内にソース領域及びドレイン領域を形成する工程と
を備えることを特徴とする。
【００１３】請求項４に記載の薄膜トランジスタの製造
方法では、請求項３において、前記ソース領域及びドレ
イン領域を形成する工程は、溝に対応する前記活性層上
に絶縁層を形成する工程と、前記絶縁層をマスクにして
前記活性層に不純物を注入してソース領域及びドレイン
領域を形成する工程とを備えることを特徴とする。
方法では、請求項３において、前記ソース領域及びドレ
イン領域を形成する工程は、溝に対応する前記活性層上
に絶縁層を形成する工程と、前記絶縁層をマスクにして
前記活性層に不純物を注入してソース領域及びドレイン
領域を形成する工程とを備えることを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の薄膜トランジスタ
及びその製造方法の一実施形態を添付図面に基づき説明
する。
及びその製造方法の一実施形態を添付図面に基づき説明
する。
【００１５】図７は本実施形態における薄膜トランジス
タの構造を説明するための断面図である。本実施形態の
薄膜トランジスタは、図７に示すように、第１側面３４
ａ、第２側面３４ｂ及び底面３４ｃを有する溝３４が形
成されている基板３１と、前記溝３４の所定の部位に形
成されるゲート電極３３と、前記ゲート電極３３を含む
基板３１上に形成されるゲート絶縁膜３５と、前記ゲー
ト絶縁膜３５上に形成される活性層３６と、前記溝３４
の第１及び第２側面３４ａ，３４ｂから溝３４の外側に
延びる前記活性層３６に形成されるソース領域Ｓ及びド
レイン領域Ｄとを含んで構成される。
タの構造を説明するための断面図である。本実施形態の
薄膜トランジスタは、図７に示すように、第１側面３４
ａ、第２側面３４ｂ及び底面３４ｃを有する溝３４が形
成されている基板３１と、前記溝３４の所定の部位に形
成されるゲート電極３３と、前記ゲート電極３３を含む
基板３１上に形成されるゲート絶縁膜３５と、前記ゲー
ト絶縁膜３５上に形成される活性層３６と、前記溝３４
の第１及び第２側面３４ａ，３４ｂから溝３４の外側に
延びる前記活性層３６に形成されるソース領域Ｓ及びド
レイン領域Ｄとを含んで構成される。
【００１６】ここで、前記基板３１は絶縁物質であり、
前記溝３４の第２側面３４ｂに対応する前記活性層３６
にオフセット領域Ｉが形成され、前記ゲート電極３３に
対応する活性層３６にチャネル領域IIが形成される。そ
して、前記ゲート電極３３とソース領域Ｓとは互いに重
なっている。前記オフセット領域Ｉは前記ソース領域Ｓ
及びドレイン領域Ｄに対して垂直である。
前記溝３４の第２側面３４ｂに対応する前記活性層３６
にオフセット領域Ｉが形成され、前記ゲート電極３３に
対応する活性層３６にチャネル領域IIが形成される。そ
して、前記ゲート電極３３とソース領域Ｓとは互いに重
なっている。前記オフセット領域Ｉは前記ソース領域Ｓ
及びドレイン領域Ｄに対して垂直である。
【００１７】このようにして構成される本実施形態の薄
膜トランジスタの製造方法を添付図面に基づき説明す
る。図８〜図１２は本実施形態の薄膜トランジスタの製
造方法を工程順に説明するための断面図である。
膜トランジスタの製造方法を添付図面に基づき説明す
る。図８〜図１２は本実施形態の薄膜トランジスタの製
造方法を工程順に説明するための断面図である。
【００１８】まず、図８に示すように、食刻工程で基板
３１の所定の部位に溝３４を形成する。ここで、前記基
板３１は絶縁物質であるか、又は半導体物質上に絶縁層
が形成されているものを含む。次に、前記溝３４を含む
基板３１の全面にポリシリコン層３２を形成する。この
際、前記ポリシリコン層３２は不純物のドープされてい
ないポリシリコンである。次いで、ポリシリコン層３２
上にフォトレジスト（図示せず）を塗布した後、露光及
び現像工程でフォトレジストをパターニングする。パタ
ーニングされたフォトレジストをマスクに用いた食刻工
程で前記ポリシリコン層３２を選択的に除去して、図９
に示すように、溝３４の所定の部位にゲート電極３３を
形成する。この際、前記ゲート電極３３は、溝３４の底
面３４ｃの全部を覆うものではなく、しかも溝３４の第
１側面３４ａ上に垂直に形成されるとともにその第１側
面３４ａと隣接する基板３１上の所定の部位にまで形成
されるもので、階段形状を有する。
３１の所定の部位に溝３４を形成する。ここで、前記基
板３１は絶縁物質であるか、又は半導体物質上に絶縁層
が形成されているものを含む。次に、前記溝３４を含む
基板３１の全面にポリシリコン層３２を形成する。この
際、前記ポリシリコン層３２は不純物のドープされてい
ないポリシリコンである。次いで、ポリシリコン層３２
上にフォトレジスト（図示せず）を塗布した後、露光及
び現像工程でフォトレジストをパターニングする。パタ
ーニングされたフォトレジストをマスクに用いた食刻工
程で前記ポリシリコン層３２を選択的に除去して、図９
に示すように、溝３４の所定の部位にゲート電極３３を
形成する。この際、前記ゲート電極３３は、溝３４の底
面３４ｃの全部を覆うものではなく、しかも溝３４の第
１側面３４ａ上に垂直に形成されるとともにその第１側
面３４ａと隣接する基板３１上の所定の部位にまで形成
されるもので、階段形状を有する。
【００１９】次いで、図１０に示すように、前記ゲート
電極３３を含む基板３１上にゲート絶縁膜３５を蒸着す
る。この後、ゲート絶縁膜３５上に活性層３６を形成す
る。この際、活性層３６は半導体層であり、不純物のド
ープされていないポリシリコンを含む。
電極３３を含む基板３１上にゲート絶縁膜３５を蒸着す
る。この後、ゲート絶縁膜３５上に活性層３６を形成す
る。この際、活性層３６は半導体層であり、不純物のド
ープされていないポリシリコンを含む。
【００２０】そして、図１１に示すように、活性層３６
上に充分な厚さの絶縁層３７を塗布した後、エッチバッ
クして前記溝３４を絶縁層３７で埋め立てる。次いで、
図１２に示すように、前記活性層３６の全面にソース／
ドレイン電極を形成するための不純物イオンの注入を施
す。この際、不純物イオン注入のエネルギーを調節し
て、前記絶縁層３７で埋め立てられた溝３４内の活性層
３６にまで不純物イオンが注入されないようにする。こ
のように、専用のマスクを使用しないでソース／ドレイ
ン電極を形成するための不純物イオンの注入を施すこと
により、溝３４内に埋め込んだ絶縁層３７の両側の活性
層３６にソース領域Ｓ及びドレイン領域Ｄが形成され
る。ここで、前記溝３４の両側面３４ａ，３４ｂ及び底
面３４ｃに形成される活性層３６には不純物が注入され
ない。よって、前記ゲート電極３３に対応する活性層３
６がチャネル領域IIとなり、前記チャネル領域IIを除い
た溝３４の第２側面３４ｂに形成される活性層３６がオ
フセット領域Ｉとなる。このように、別のマスク工程を
経ず、オフセット領域Ｉ及びチャネル領域IIを形成する
と、本発明の薄膜トランジスタの製造工程が完了する。
上に充分な厚さの絶縁層３７を塗布した後、エッチバッ
クして前記溝３４を絶縁層３７で埋め立てる。次いで、
図１２に示すように、前記活性層３６の全面にソース／
ドレイン電極を形成するための不純物イオンの注入を施
す。この際、不純物イオン注入のエネルギーを調節し
て、前記絶縁層３７で埋め立てられた溝３４内の活性層
３６にまで不純物イオンが注入されないようにする。こ
のように、専用のマスクを使用しないでソース／ドレイ
ン電極を形成するための不純物イオンの注入を施すこと
により、溝３４内に埋め込んだ絶縁層３７の両側の活性
層３６にソース領域Ｓ及びドレイン領域Ｄが形成され
る。ここで、前記溝３４の両側面３４ａ，３４ｂ及び底
面３４ｃに形成される活性層３６には不純物が注入され
ない。よって、前記ゲート電極３３に対応する活性層３
６がチャネル領域IIとなり、前記チャネル領域IIを除い
た溝３４の第２側面３４ｂに形成される活性層３６がオ
フセット領域Ｉとなる。このように、別のマスク工程を
経ず、オフセット領域Ｉ及びチャネル領域IIを形成する
と、本発明の薄膜トランジスタの製造工程が完了する。
【００２１】上記のように製造された薄膜トランジスタ
においては、基板３１における溝３４の第１側面３４ａ
上にゲート電極３３が垂直に形成される。このため、ゲ
ート電極が水平に形成された従来技術と比較して、トラ
ンジスタの集積度を向上させることができる。
においては、基板３１における溝３４の第１側面３４ａ
上にゲート電極３３が垂直に形成される。このため、ゲ
ート電極が水平に形成された従来技術と比較して、トラ
ンジスタの集積度を向上させることができる。
【００２２】さらに、溝３４内の活性層３６上に形成さ
れた絶縁層３７をマスクに兼用したセルフアライン方式
によって、ソース領域Ｓ及びドレイン領域Ｄ並びにオフ
セット領域Ｉ及びチャネル領域IIを形成することができ
る。このため、トランジスタの製造工程を単純化するこ
とができるとともに、オフセット領域Ｉが正確に形成さ
れて安定したセルが得られる。
れた絶縁層３７をマスクに兼用したセルフアライン方式
によって、ソース領域Ｓ及びドレイン領域Ｄ並びにオフ
セット領域Ｉ及びチャネル領域IIを形成することができ
る。このため、トランジスタの製造工程を単純化するこ
とができるとともに、オフセット領域Ｉが正確に形成さ
れて安定したセルが得られる。
【００２３】しかも、溝３４の第２側面３４ｂ上に薄膜
トランジスタのオフ電流を抑制する役割を果たすオフセ
ット領域Ｉが垂直に形成される。このため、オフセット
領域が水平的に形成された従来技術と比較して、トラン
ジスタの集積度を向上させることができる。
トランジスタのオフ電流を抑制する役割を果たすオフセ
ット領域Ｉが垂直に形成される。このため、オフセット
領域が水平的に形成された従来技術と比較して、トラン
ジスタの集積度を向上させることができる。
【００２４】
【発明の効果】請求項１、３に係る発明では、溝内の第
１側面上にゲート電極を垂直に形成することでトランジ
スタの集積度を向上させることができる。
１側面上にゲート電極を垂直に形成することでトランジ
スタの集積度を向上させることができる。
【００２５】請求項１、４に係る発明では、溝内の第１
側面上にゲート電極を垂直に形成することでトランジス
タの集積度を向上させ得ることだけでなく、溝内の活性
層上に形成された絶縁層をマスクに兼用したセルフアラ
イン方式によって、ソース領域及びドレイン領域並びに
オフセット領域及びチャネル領域を形成することができ
るので、製造工程を単純化することができるとともに、
オフセット領域が正確に形成されて安定したセルが得ら
れる。
側面上にゲート電極を垂直に形成することでトランジス
タの集積度を向上させ得ることだけでなく、溝内の活性
層上に形成された絶縁層をマスクに兼用したセルフアラ
イン方式によって、ソース領域及びドレイン領域並びに
オフセット領域及びチャネル領域を形成することができ
るので、製造工程を単純化することができるとともに、
オフセット領域が正確に形成されて安定したセルが得ら
れる。
【００２６】請求項２に係る発明では、溝の第２側面上
に薄膜トランジスタのオフ電流を抑制する役割を果たす
オフセット領域を垂直に形成することで、オフセット領
域を水平的に形成する薄膜トランジスタよりも集積度を
向上させることができる。
に薄膜トランジスタのオフ電流を抑制する役割を果たす
オフセット領域を垂直に形成することで、オフセット領
域を水平的に形成する薄膜トランジスタよりも集積度を
向上させることができる。
【図１】 従来の薄膜トランジスタの構造を示す断面
図。
図。
【図２】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図３】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図４】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図５】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図６】 従来の薄膜トランジスタの製造方法を工程順
に説明するための断面図。
に説明するための断面図。
【図７】 本発明の一実施形態における薄膜トランジス
タの構造を示す断面図。
タの構造を示す断面図。
【図８】 本発明の一実施形態における薄膜トランジス
タの製造方法を工程順に説明するための断面図。
タの製造方法を工程順に説明するための断面図。
【図９】 一実施形態における薄膜トランジスタの製造
方法を工程順に説明するための断面図。
方法を工程順に説明するための断面図。
【図１０】 一実施形態における薄膜トランジスタの製
造方法を工程順に説明するための断面図。
造方法を工程順に説明するための断面図。
【図１１】 一実施形態における薄膜トランジスタの製
造方法を工程順に説明するための断面図。
造方法を工程順に説明するための断面図。
【図１２】 一実施形態における薄膜トランジスタの製
造方法を工程順に説明するための断面図。
造方法を工程順に説明するための断面図。
３１ 基板 ３３ ゲート電極 ３４ 溝 ３４ａ 第１側面 ３４ｂ 第２側面 ３４ｃ 底面 ３５ ゲート絶縁膜 ３６ 活性層 ３７ 絶縁層 Ｓ ソース領域 Ｄ ドレイン領域 Ｉ オフセット領域 II チャネル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｃ
Claims (4)
- 【請求項１】 第１側面、第２側面及び底面を有する溝
が形成されている基板と、 前記溝の底面、第１側面、及びその第１側面と隣接する
基板上の部位に形成されるゲート電極と、 少なくとも前記ゲート電極上に形成されるゲート絶縁膜
と、 前記ゲート絶縁膜、前記溝の第２側面、及び基板上に形
成される活性層と、 前記溝の第１及び第２側面から溝の外側に延びる前記活
性層に形成されるソース領域及びドレイン領域と、 前記ソース領域及びドレイン領域間の前記活性層上に形
成される絶縁層とを備えることを特徴とする薄膜トラン
ジスタ。 - 【請求項２】 前記溝の第２側面に対応する前記活性層
にオフセット領域が形成されることを特徴とする請求項
１に記載の薄膜トランジスタ。 - 【請求項３】 基板上に第１側面、第２側面及び底面を
有する溝を形成する工程と、 前記溝の底面及び第１側面上にゲート電極を形成する工
程と、 前記ゲート電極を含む前記基板上にゲート絶縁膜を形成
する工程と、 前記ゲート絶縁膜上に活性層を形成する工程と、 前記溝の第１及び第２側面から溝の外側に延びる活性層
内にソース領域及びドレイン領域を形成する工程とを備
えることを特徴とする薄膜トランジスタの製造方法。 - 【請求項４】 前記ソース領域及びドレイン領域を形成
する工程は、 溝に対応する前記活性層上に絶縁層を形成する工程と、 前記絶縁層をマスクにして前記活性層に不純物を注入し
てソース領域及びドレイン領域を形成する工程とを備え
ることを特徴とする請求項３に記載の薄膜トランジスタ
の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR35149/1997 | 1997-07-25 | ||
| KR1019970035149A KR100257072B1 (ko) | 1997-07-25 | 1997-07-25 | 박막트랜지스터 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154762A JPH1154762A (ja) | 1999-02-26 |
| JP2896365B2 true JP2896365B2 (ja) | 1999-05-31 |
Family
ID=19515701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10034540A Expired - Lifetime JP2896365B2 (ja) | 1997-07-25 | 1998-02-17 | 薄膜トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5869361A (ja) |
| JP (1) | JP2896365B2 (ja) |
| KR (1) | KR100257072B1 (ja) |
| DE (1) | DE19800919B4 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3061994B2 (ja) * | 1994-01-19 | 2000-07-10 | キヤノン株式会社 | インクジェット装置 |
| KR100273250B1 (ko) * | 1997-12-17 | 2001-01-15 | 김영환 | 박막트랜지스터 및 그 제조방법 |
| JP4733767B2 (ja) * | 2007-08-07 | 2011-07-27 | パナソニック株式会社 | 半導体装置とその製造方法および画像表示装置 |
| KR101274719B1 (ko) * | 2010-06-11 | 2013-06-25 | 엘지디스플레이 주식회사 | 박막트랜지스터 기판 및 그 제조 방법과 그를 가지는 평판 표시 소자 |
| CN102544095B (zh) * | 2010-12-24 | 2014-10-22 | 中国科学院微电子研究所 | Mos晶体管及其制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2837014B2 (ja) * | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5266507A (en) * | 1992-05-18 | 1993-11-30 | Industrial Technology Research Institute | Method of fabricating an offset dual gate thin film field effect transistor |
| KR950007358B1 (ko) * | 1992-07-01 | 1995-07-10 | 현대전자산업주식회사 | 박막트랜지스터의 제조방법 |
| US5334862A (en) * | 1993-08-10 | 1994-08-02 | Micron Semiconductor, Inc. | Thin film transistor (TFT) loads formed in recessed plugs |
| KR100305877B1 (ko) * | 1993-08-19 | 2001-12-15 | 김영환 | 반도체박막트랜지스터(tft)제조방법 |
-
1997
- 1997-07-25 KR KR1019970035149A patent/KR100257072B1/ko not_active IP Right Cessation
-
1998
- 1998-01-08 US US09/004,278 patent/US5869361A/en not_active Expired - Lifetime
- 1998-01-13 DE DE19800919A patent/DE19800919B4/de not_active Expired - Fee Related
- 1998-02-17 JP JP10034540A patent/JP2896365B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5869361A (en) | 1999-02-09 |
| KR19990011895A (ko) | 1999-02-18 |
| DE19800919B4 (de) | 2004-08-05 |
| DE19800919A1 (de) | 1999-01-28 |
| JPH1154762A (ja) | 1999-02-26 |
| KR100257072B1 (ko) | 2000-05-15 |
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