KR100192322B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
박막트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR100192322B1 KR100192322B1 KR1019960015075A KR19960015075A KR100192322B1 KR 100192322 B1 KR100192322 B1 KR 100192322B1 KR 1019960015075 A KR1019960015075 A KR 1019960015075A KR 19960015075 A KR19960015075 A KR 19960015075A KR 100192322 B1 KR100192322 B1 KR 100192322B1
- Authority
- KR
- South Korea
- Prior art keywords
- conductive layer
- insulating film
- thin film
- film transistor
- hole
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims abstract description 8
- 239000010408 film Substances 0.000 claims abstract description 54
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 claims 1
- 230000003068 static effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000010354 integration Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 SRAM(Static Random Access Memory)에 적당하도록 한 박막트랜지스터 및 그 제조방법에 관한 것이다.
이를 위한 본 발명의 박막트랜지스터 및 그 제조방법은 기판, 상기 기판상에 형성되는 제1 절연막, 상기 제1 절연막위에 차례로 형성되는 제1 도전층, 반도체층, 제2 도전층 및 제2 절연막, 상기 제2 절연막, 제2 도전층, 반도체층 및 제1 도전층에 형성되는 홀, 상기 홀 측벽 및 제2 절연막 상에 형성되는 제3 절연막 및, 상기 홀 내부 및 제3 절연막 소정영역에 형성되는 게이트 전극으로 구성된다.
Description
제1a도 내지 1d도는 종래의 박막트랜지스터의 제조공정 단면도.
제2도는 본 발명의 박막트랜지스터의 단면구조도.
제3a도 내지 3f도는 본 발명의 박막트랜지스터의 제조공정 단면도.
제4도는 폴리실리콘의 결정립계를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 11 : 제1 절연막
12 : 제1 도전층 13 : 반도체층
14 : 제2 절연막 15 : 제2 도전층
16 : 홀 17 : 제3 절연막
18 : 제3 도전층 18a : 게이트 전극
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 고집적 IC에 적당하도록 한 박막트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 IM급 이상의 SRAM 소자에서 로드 레지스터(Load Resistor) 대신 사용되기도 하고, 액정표시소자(Liquid Crystal Display)에서 각 화소영역의 화상 데이타 신호를 스위칭 하는 스위칭 소자로 널리 사용되고 있다.
이에 고품질의 SRAM을 만들기 위해서는 박막트랜지스터의 오프 전류(Off Current)는 감소하고 온 전류(On Current)는 증가시켜야만 SRAM셀의 소비전력을 감소시키고, 기억특성을 향상시킬 수 있다.
이와 같은 원리에 의해 최근 온/오프 전류비를 향상시키기 위한 연구가 활발히 진행되고 있다.
제1도(a) 내지 (d)는 종래의 박막트랜지스터 제조공정 단면도를 나타낸 것이다.
종래의 박막트랜지스터의 제조방법은 제1도(a)에 도시된 바와 같이, 기판(1)에 절연막(2), 반도체층(3), 게이트 절연막(4) 및 게이트 전극으로 사용되는 폴리실리콘층(5)을 차례로 형성한다.
계속해서 제1도(b)에 도시된 바와 같이, 상기 폴리실리콘층(5)상에 감광막(PR)을 증착하고 노광 및 현상공정을 통해 게이트 전극영역을 마스킹한 다음 상기 감광막(PR)을 마스크로 이용하여 폴리실리콘층(5)을 선택적으로 식각하므로 게이트 전극(5a)을 형성한다.
그리고 제1도(c)에 도시된 바와 같이, 상기 감광막(PR)을 마스크로 사용하여 상기 게이트 전극(5a) 양측의 반도체층(3)에 불순물 이온을 주입하는 것에 의해 소오스 영역(6) 및 드레인 영역(7)을 형성한다.
그다음 제1도(d)에 도시된 바와 같이, 감광막(PR)을 제거하여 종래의 박막트랜지스터를 완성하였다.
그러나 이와 같은 종래의 박막트랜지스터에 있어서는 게이트 전극의 크기가 소정의 채널영역을 확보하기 위해 일정크기 이하로 줄일 수 없어 소자의 고집적화가 어려운 문제점이 있었다.
본 발명은 상기와 같은 문제를 해결하기 위한 것으로, 채널영역을 기판상에 수직으로 형성하여 집적도 및 소자특성을 향상시킨 박막트랜지스터 및 그 제조방법을 제공하는데 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막트랜지스터의 구조는 기판, 상기 기판상에 형성되는 제1 절연막, 상기 제1 절연막위에 차례로 형성되는 제1 도전층, 반도체층, 제2 도전층 및 제2 절연막, 상기 제2 절연막, 제2 도전층, 반도체층 및 제1도전층에 형성되는 홀, 상기 홀 측벽 및 제2 절연막상에 형성되는 제3 절연막 및 상기 홀 내부 및 제3 절연막 소정영역에 형성되는 게이트 전극으로 구성된다.
또한 본 발명에 따른 박막트랜지스터의 제조방법은 기판상에 제1 절연막, 제1 도전층, 반도체층, 제2 절연막을 차례로 형성하는 공정과, 상기 반도체층상의 상층부위에 불순물 이온을 주입하여 제2 도전층을 형성하는 공정과, 상기 제2 절연막, 제2 도전층, 반도체층 및 제1 도전층을 식각하여 홀을 형성하는 공정과, 상기 홀 내부 및 제2 절연막상에 제3 절연막을 형성하는 공정과, 상기 홀내에 게이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
제2도는 본 발명의 박막트랜지스터의 단면구조도이고, 제3a도 내지 제3f도는 본 발명의 박막트랜지스터의 제조공정 단면도이다.
본 발명의 박막트랜지스터의 구조는 제2도에 도시한 바와 같이, 기판(10)상에 제2 절연막(11)이 형성되고, 제1 절연막(11) 상측으로 제1 도전층(12), 반도체층(13), 제2 도전층(15) 및 제2 절연막(14)이 차례로 형성되고, 상기 제2 절연막(14), 제2도전층(15), 반도체층(13) 및 제1도전층(12) 내부에는 홀(16)이 형성되고, 상기 홀(16) 측벽 및 제2 절연막(15)상에는 제3 절연막(17)이 형성되고, 상기 홀(16) 전면과 제3 절연막(17) 소정영역에는 게이트 전극(18a)이 형성되는 구조를 갖는다.
이와 같은 본 발명의 박막트랜지스터의 제조방법은 다음과 같다.
제3도(a)에 도시된 바와 같이, 기판(10)상에 제1 절연막(11)과 드레인 영역으로 사용하기 위해 불순물 이온이 도핑된 제1 도전층(12)을 차례로 형성한다.
그다음 상기 제1 도전층(12)상에 채널영역 및 소오스 영역으로 사용할 폴리실리콘층인 반도체층(13)을 형성하고 상기 반도체층상에는 제2 절연막(14)을 형성한다.
그리고 제3b도에 도시된 바와 같이, 제1도전층(12)에 도핑된 불순물 이온과 동일한 불순물 이온을 상기 반도체층(13)의 소정깊이까지 주입하여 반도체층(13) 상층부에 소오스 영역으로 사용하는 제2 도전층(15)을 형성한다.
이때 드레인 영역으로 사용하는 제1 도전층(12)과 소오스 영역으로 사용하는 제2 도전층(15) 사이의 반도체층(14)은 채널영역으로서 소오스/드레인 영역(12)(15)과 채널영역(13)이 수직구조로 형성되었음을 알수 있다.
그리고, 소오스 영역인 제2 도전층(15)을 형성할 때 제1 도전층(12)과 동일한 불순물을 함유한 폴리실리콘을 증착하여 사용할 수 있다.
그다음 제3도(c)에 도시된 바와 같이, 제2 절연막(14) 전면에 감광막을 도포하고 노광 및 현상하여 소정의 감광막(PR)의 패턴을 형성한다.
이어서 상기 감광막(PR)의 패턴을 마스크로 하여 제2 절연막(14), 제2 도전층(15), 반도체층(13) 및 제1 도전층(12)을 차례로 식각하여 홀(16)을 형성한다.
그리고 제3도(d)에 도시된 바와 같이, 상기 감광막(PR)을 제거한 후 홀(16) 측벽 및 제2 절연막(14)상에 제3절연막(17)과 제3 도전층(18)을 차례로 증착하고 상기 제3도전층(18)상에 감광막(PR)을 도포하고 노광 및 현상하여 게이트 전극 영역만을 선택적으로 마스킹한다.
이때 제3도전층(18)으로는 폴리실리콘을 사용한다.
그다음 제3도(e)에 도시된 바와 같이, 상기 감광막(PR)을 마스크로 이용하여 제3 도전층(18)을 제3 절연막(17)까지 식각하여 게이트 전극(18A)을 형성한다.
그리고 제3도(f)에 도시된 바와 같이, 감광막(PR) 패턴을 제거하여 본 발명의 박막트랜지스터를 완성한다.
제4도는 폴리실리콘의 결정립계를 나타낸 도면으로서, 폴리실리콘의 결정립계의 구조가 컬럼너(Columnar) 구조로 구성되어 있음을 알 수 있다.
즉, 채널영역으로 사용되는 반도체층(13)이 게이트 전극(18a)을 둘러싸고 있는 컬럼너(Columnar) 형태이므로 박막트랜지스터의 온 전류(On Current)가 향상되는 것이다.
이상에서와 같이 본 발명에 의하면 폴리실리콘층의 결정특성이 컬럼너(Colurmnar) 구조인 것을 이용하여 채널영역을 컬럼너(Colurmnar) 방향으로 형성하여 박막트랜지스터의 온전류(On Current)를 증가시키고 게이트 전극을 채널영역이 둘러싸고 있는 형태이므로 채널폭(Channel Width) 증대로 인해 온/오프 전류비(On/Off Current Ratio)를 증가시킨 것이다.
또한 소오스/드레인 영역 및 채널영역을 수직으로 구성하고 수직으로 구성된 소오스/드레인 영역 및 채널영역 사이에 홀을 형성하고 상기 홀 사이에 게이트 전극을 형성하므로서 박막트랜지스터의 집적도를 향상시키는 효과가 있다.
Claims (7)
- 기판, 상기 기판상에 형성되는 제1 절연막, 상기 제1 절연막위에 차례로 형성되는 제1 도전층, 반도체층, 제2 도전층 및 제2 절연막, 상기 제2 절연막, 제2 도전층, 반도체층 및 제1 도전층에 형성되는 홀, 상기 홀 측벽 및 제2 절연막상에 형성되는 제3절연막 및, 상기 홀 내부 및 제3 절연막 소정영역에 형성되는 게이트 전극으로 구성됨을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 제1 도전층은 불순물을 함유한 폴리실리콘으로 형성됨을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 제1 도전층과 제2 도전층은 동일 불순물을 함유함을 특징으로 하는 박막트랜지스터.
- 기판상에 제1 절연막, 제1 도전층, 반도체층, 제2 절연막을 차례로 형성하는 공정과, 상기 반도체층상의 상측부위에 불순물 이온을 주입하여 제2 도전층을 형성하는 공정과, 상기 제2 절연막, 제2 도전층, 반도체층 및 제1 도전층을 삭각하여 홀을 형성하는 공정과, 상기 홀 내부 및 제2 절연막상에 제3 절연막을 형성하는 공정과, 상기 홀내에 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제4항에 있어서, 제1 도전층은 불순물을 함유한 폴리실리콘으로 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제4항에 있어서, 제1 도전층과 제2 도전층은 동일 불순물을 함유함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제4항에 있어서, 제2 도전층을 이온주입에 의해 형성하는 대신에 제1 도전층과 동일 불순물을 함유한 폴리 실리콘을 증착하여 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960015075A KR100192322B1 (ko) | 1996-05-08 | 1996-05-08 | 박막트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960015075A KR100192322B1 (ko) | 1996-05-08 | 1996-05-08 | 박막트랜지스터 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970077741A KR970077741A (ko) | 1997-12-12 |
KR100192322B1 true KR100192322B1 (ko) | 1999-07-01 |
Family
ID=19458081
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960015075A KR100192322B1 (ko) | 1996-05-08 | 1996-05-08 | 박막트랜지스터 및 그 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100192322B1 (ko) |
-
1996
- 1996-05-08 KR KR1019960015075A patent/KR100192322B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR970077741A (ko) | 1997-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5578838A (en) | Structure of and fabricating method for a thin film transistor | |
US5668391A (en) | Vertical thin film transistor | |
KR0151195B1 (ko) | 박막 트랜지스터의 구조 및 제조방법 | |
KR19990016352A (ko) | 박막트랜지스터 및 이의 제조방법 | |
US4322881A (en) | Method for manufacturing semiconductor memory devices | |
US5728604A (en) | Method for making thin film transistors | |
US6458633B1 (en) | Thin film transistor and method for fabricating the same | |
KR100257070B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
US5723879A (en) | Thin film transistor with vertical channel adjacent sidewall of gate electrode and method of making | |
US5607865A (en) | Structure and fabrication method for a thin film transistor | |
US6184070B1 (en) | Thin film transistor and method of manufacturing the same | |
KR19990055456A (ko) | 박막트랜지스터 및 이의 제조방법 | |
KR100267755B1 (ko) | 박막트랜지스터 제조방법 | |
KR100192322B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
KR100257072B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
US5770464A (en) | Method for fabricating semiconductor devices having lightly doped drain | |
KR100425164B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
US5943579A (en) | Method for forming a diffusion region in a semiconductor device | |
JP2754184B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
KR19990069283A (ko) | 반도체소자 및 이의 제조방법 | |
KR0151194B1 (ko) | 박막트랜지스터의 구조 및 제조방법 | |
KR100282428B1 (ko) | 박막 트랜지스터 및 그의 제조 방법 | |
KR100252754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
KR100609541B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
KR100284308B1 (ko) | 스태틱 램 셀 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20061211 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |