KR19990055456A - 박막트랜지스터 및 이의 제조방법 - Google Patents
박막트랜지스터 및 이의 제조방법 Download PDFInfo
- Publication number
- KR19990055456A KR19990055456A KR1019970075400A KR19970075400A KR19990055456A KR 19990055456 A KR19990055456 A KR 19990055456A KR 1019970075400 A KR1019970075400 A KR 1019970075400A KR 19970075400 A KR19970075400 A KR 19970075400A KR 19990055456 A KR19990055456 A KR 19990055456A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- pattern
- conductive layer
- insulating layer
- substrate
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 125000006850 spacer group Chemical group 0.000 claims abstract description 51
- 238000000034 method Methods 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 46
- 239000010408 film Substances 0.000 claims description 26
- 239000012535 impurity Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 232
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 49
- 229920005591 polysilicon Polymers 0.000 description 49
- 239000004065 semiconductor Substances 0.000 description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 241000238631 Hexapoda Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 셀프-얼라인으로 소오스 및 드레인전극과 오프셋영역을 형성하므로서 공정변화에 따른 박막트랜지스터의 전류-전압특성의 변화를 감소시키고 온-전류(on-current) 전류를 증가시키는데 적당한 박막트랜지스터를 제공하기 위한 것으로써, 기판과, 상기 기판상에 제 1측면과 제 2측면을 가지는 게이트전극과, 상기 게이트전극의 제 1측면과 사이드월 스페이서를 개재하여 상기 기판상에 형성된 제 1전도층패턴과, 상기 제 1전도층패턴과 연결되어 상기 기판상에 형성된 제 2전도층패턴과, 상기 게이트전극상에 형성된 게이트절연층과, 상기 게이트절연층, 상기 사이드월 스페이서, 상기 제 1전도층패턴, 그리고 상기 기판상에 형성된 활성층과, 상기 게이트전극의 제 2측면의 방향으로 상기 활성층에 형성된 소오스영역과, 상기 제 1전도층패턴상의 상기 활성층에 형성된 드레인영역을 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체소자에 관한 것으로서, 특히 셀프-얼라인(self-align) 기술을 이용하여 소자의 특성을 개선시키는데 적당하도록 한 박막트랜지스터 구조 및 이의 제조방법에 관한 것이다.
일반적으로 박막트랜지스터는 4M급 또는 16M급 이상의 에스램(SRAM)셀에 있어서 CMOS로드 트랜지스터나 로드 레지스터(load resistor)대신에 사용하기도 한다.
또한 액정표시소자에서 각 픽셀(Pixel) 영역의 화상데이타 신호를 스위칭하는 스위칭소자로도 사용한다.
특히, 에스램(SRAM)셀에서 PMOS박막 트랜지스터(TFT)를 로드 트랜지스터로 사용함에 따라 로드 트랜지스터의 오프-전류(Off-current)를 감소시키고 온-전류(On-current)를 증가시킬 수 있게 되었다.
이로 인해 SRAM셀의 소비전력을 감소시키고 기억특성을 향상시킴으로써 고품질의 SRAM셀을 얻을 수 있게 되었다.
그러나 이와 같은 SRAM셀에 있어서, 박막트랜지스터의 오프셋 영역은 상기 SRAM셀의 안정화(stability)에 중요한 요소로 작용한다.
따라서 이러한 오프셋 영역을 얼마만큼 정확성있게 (공정진행중에 변화하지 않게) 형성하느냐는 매우 중요한 문제로 대두되었다.
이하, 종래기술에 따른 박막트랜지스터 구조 및 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 종래기술에 따른 박막트랜지스터의 구조단면도이다.
종래 박막트랜지스터는 도1에 도시한 바와 같이 절연층(21)과, 절연층(21) 상에 서로 일정거리를 두고 형성된 제 1, 제 2게이트전극(22a, 22b)과, 상기 제 1게이트전극(22a)의 모서리부분에서 오버랩되어 형성되는 소오스전극(S)과, 상기 제 1게이트전극(22a)과 일정거리를 두고 상기 제 2게이트전극(22b)과 콘택홀을 통해 연결되는 드레인전극(D)과, 상기 소오스전극(S)과 제 2게이트전극(22b)에 각각 연결되는 메탈(23)을 포함하여 구성된다.
여기서, 상기 소오스전극(S)과 드레인전극(D)사이에는 채널영역과 오프셋영역으로 사용되는 폴리실리콘층이 개재된다.
그리고 상기 제 2게이트전극(22b)은 드레인으로 사용된다.
상기와 같이 구성된 종래 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
도 2a에 도시한 바와 같이 절연층(21) 상에 박막트랜지스터의 게이트전극용 폴리실리콘층을 형성한 후 선택적으로 제거하여 제 1, 제 2게이트전극(22a, 22b)을 형성한다.
이후, 도 2b에 도시한 바와 같이 게이트전극(22a)을 포함한 절연층(21)상에 게이트절연만막(23)을 증착한다.
그리고 도 2c에 도시한 바와 같이 상기 제 2게이트전극(22b) 상측의 게이트절연막(23)을 소정부분 제거하여 제 2게이트전극(22b)의 표면을 노출시킨다.
이어서, 도 2b에 도시한 바와 같이 소오스 및 드레인전극용 폴리실리콘층(24)을 형성한 후 문턱전압 조절용 이온주입을 실시한다.
이후, 도 2e에 도시한 바와 같이 전면에 포토레지스트를 도포한 후 소오스 및 드레인전극을 형성하기 위한 마스크패턴(25)을 형성한다.
그리고 소오스 및 드레인용 불순물 이온주입을 실시하여 소오스전극(S)과 드레인전극(D)을 형성한다.
이어, 도 2f에 도시한 바와 같이 층간절연막(26)을 증착한 후 상기 제 2게이트전극(22b)의 소정부위와 소오스전극(S)이 노출되도록 상기 층간절연막(26)을 패터닝하고 메탈(27)을 형성하면 종래기술에 따른 박막트랜지스터 제조공정이 완료된다.
여기서 상기 소오스전극(S)은 게이트전극(22a)의 상측에서 일정부분 오버랩되고 상기 제 1게이트전극(22a)과 일정거리를 두고 드레인전극(D)이 형성된다.
또한 상기 소오스전극(S)과 드레인전극(D) 사이에는 채널영역(I) 및 오프셋 영역(II)이 형성된다.
그러나 상기와 같은 종래 박막트랜지스터 및 이의 제조방법은 다음과 같은 문제점이 있었다.
오프셋영역을 형성하기 위해서는 별도의 포토공정을 필요로 하며 이때 포토레지스트의 미스얼라인(misalign)으로 인해 채널영역 및 오프셋영역이 변동하게 된다.
이러한 오프셋영역의 변동은 결국 소자의 신뢰성을 저하시키게 되며 이를 에스램(SRAM)에 적용할 경우, 셀의 안정화를 저하시키는 요인으로 작용한다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서 셀프-얼라인으로 채널영역 및 오프셋영역 형성하여 공정변화에 따른 I-V특성의 변화를 최소화하고 인버스-티(inverse-T)형 구조의 게이트를 채택하여 온(On) 전류를 증가시키는데 그 목적이 있다.
도 1은 종래기술에 따른 박막트랜지스터의 구도단면도
도 2a 내지 2f는 종래기술에 따른 박막트랜지스터 제조방법을 설명하기 위한 공정 단면도
도 3은 본 발명에 따른 박막트랜지스터의 구조단면도
도 4a 내지 4k는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정 단면도
도 5a 내지 5j는 본 발명의 제 2실시예에 따른 박막트랜지스터 제조방법을 설명하기 위한 공정단면도
도 6a 내지 6i는 본 발명의 제 3실시예에 따른 박막트랜지스터 제조방법을 설명하기 위한 공정단면도
<도면의 주요부분에 대한 부호의 설명>
41, 61, 81 : 기판 47, 67, 86 : 사이드월 스페이서
50, 70, 88 : 도전충 402, 602, 802 : 반도체층
상기의 목적을 달성하기 위한 본 발명의 박막트랜지스터는 기판과, 상기 기판상에 제 1측면과 제 2측면을 가지는 게이트전극과, 상기 게이트전극의 제 1측면과 사이드월 스페이서를 개재하여 상기 기판상에 형성된 제 1전도층패턴과, 상기 제 1전도층패턴과 연결되어 상기 기판상에 형성된 제 2전도층패턴과, 상기 게이트전극상에 형성된 게이트절연층과, 상기 게이트절연층, 상기 사이드월 스페이서, 상기 제 1전도층패턴, 그리고 상기 기판상에 형성된 활성층과, 상기 게이트전극의 제 2측면의 방향으로 상기 활성층에 형성된 소오스영역과, 상기 제 1전도층패턴상의 상기 활성층에 형성된 드레인영역을 포함하여 구성되고, 본 발명의 박막 트랜지스터 제조방법은 기판상에 제 1전도층과, 상기 제 1전도층상에 제 1절연층을 형성하는 공정과, 상기 제 1전도층, 상기 절연층 및 상기 제 2전도층을 패터닝하여 제 1측면과 제 2측면을 가지는 게이트전극과 제 1전도층패턴을 형성하는 공정과, 상기 제 1전도층패턴과 마주보는 게이트전극의 제 1측면에 사이드월 스페이서를 형성하는 공정과, 상기 사이드월 스페이서와 상기 제 1전도층패턴 사이에 제 2전도층패턴을 형성하는 공정과, 상기 게이트전극상의 제 1절연층, 상기 사이드월 스페이서, 제 2전도층, 그리고 상기 기판상에 활성층을 형성하는 공정과, 상기 제 2측면방향의 상기 활성층과 상기 제 2전도층상의 상기 활성층에 각각 소오스 및 드레인영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명의 박막트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 박막트랜지스터의 구조단면도이다.
도 3에 도시한 바와 같이,기판과, 상기 기판상에 형성되며 제 1측면과 제 2측면을 가지는 게이트전극과, 상기 게이트전극의 제 1측면에 사이드월 스페이서를 개재하여 상기 기판상에 형성된 전도층패턴과 상기 기판, 상기 게이트전극상에 형성된 게이트절연막과, 상기 기판, 상기 게이트절연막, 그리고 상기 전도층패턴상에 형성된 활성층과, 상기 게이트전극의 제 2측면의 방향으로 상기 활성층에 형성된 소오스영역과, 상기 전도층과 대응되는 상기 활성층에 형성된 드레인영역을 포함하여 구성된다.
여기서, 상기 소오스전극(S)과 드레인전극(D) 사이에는 채널영역 및 오프셋영역으로 사용되는 폴리실리콘이 개재되어 있다.
그리고 상기 드레인전극(D)은 상기 도전층(50)으로부터 불순물이 확산되어 전도성을 띄게 된다.
상기 사이드월(47)의 폭은 오프셋영역의 폭을 결정하는데 사이드월의 폭이 커질수록 오프셋영역의 폭도 커진다.
이와 같이 구성된 본 발명의 박막트랜지스터의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 4a 내지 4j는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시한 바와 같이 기판(41)상에 박막트랜지스터의 게이트전극용 제 1폴리실리콘층(42)을 형성한다.
제 1폴리실리콘층(42)상에 제 1절연층(43)을 형성하고, 제 1절연층(43)상에 제 2절연층(44)을 차례로 적층형성한다.
여기서, 제 1절연층(43)은 게이트절연막으로서 실리콘산화막이고, 제 2절연층(44)은 상기 실리콘산화막과 식각선택비가 큰 실리콘질화막이다.
이어, 제 2절연층(44)상에 제 2절연층(44)과 식각선택비가 큰 물질 예컨데, 폴리실리콘층(45)을 형성한다.
그리고 상기 제 2폴리실리콘층(45)상에 전면에 제 1포토레지스트(46)를 도포한다.
여기서, 상기 기판(41)은 절연물질로 구성되거나, 또는 반도체물질상에 절연층이 형성된 기판을 사용한다.
그리고, 상기 제 2절연층(44)상에는 식각선택비가 큰 물질인 실리콘산화막을 형성할 수 있다.
도 4b에 도시한 바와 같이 노광 및 현상공정으로 제 1포토레지스트(46)를 패터닝하여 제 1포토레지스트패턴(46a, 46b)를 형성한다.
이어, 도 4c에 도시한 바와 같이, 상기 제 1포토레지스트패턴(46a, 46b)를 마스크로 제 1폴리실리콘층(42), 제 1절연층(43), 제 2절연층(44), 그리고 제 2폴리실리콘층(45)을 식각하여 제 1패턴(400) 및 제 2패턴(401)을 형성하고, 제 1포토레지스트패턴(46a, 46b)를 제거한다.
이때, 상기 식각공정 수행시 제 1폴리실리콘층(42)은 기판(41)의 표면이 노출될 때까지 식각하는 것이 아니라 제 1폴리실리콘층(42)의 일정두께가 기판(41)상에 잔류하여 제 1패턴(400)과, 제 2패턴(401)은 상기 제 1폴리실리콘층(42)에 의해 연결된 형태가 된다.
이어, 도 4d에 도시한 바와 같이 제 1, 제 2패턴(400, 401), 그리고 제 1폴리실리콘층(42)상에 제 3절연층을 형성한다.
이후, 제 3절연층을 에치백하여 제 1, 제 2패턴(400, 401)의 양측면과, 제 1폴리실리콘층(42)상에 사이드월 스페이서(sidewall spacer)(47)들을 형성한다.
여기서, 제 3절연층은 실리콘산화막으로 형성한다. 그리고, 사이드월 스페이서(47)의 폭은 제 3절연층의 두께에 의존하므로 사이드월 스페이서(47)의 필요한 폭(width)은 제 3절연층의 두께를 조절하여 얻을 수 있다.
이어, 도 4e에 도시한 바와 같이, 사이드월 스페이서(47)를 마스크로 이용하여 제 1패턴(400)과, 제 2패턴(401) 사이의 제 1폴리실리콘층(42)을 제거함으로써, 기판(41)의 표면이 노출된다.
이때, 제 2폴리실리콘층(45)이 식각방지 마스크가 없기 때문에 제 1폴리실리콘층(42)과 함께 식각되지만, 제 1폴리실리콘층(42)의 두께가 매우 얇기 때문에 일부만이 식각된다.
그후, 제 1패턴(400), 제 2패턴(401), 그리고 사이드월 스페이서(47)를 포함한 기판(41)상에 제 4절연층(48)을 형성한다.
이때, 제 4절연층(48)은 실리콘산화막이다.
이어서, 도 4f에 도시한 바와같이 제 4절연층(48)상에 제 2포토레지스트(49)를 도포한 후 상기 제1패턴(400)과 마주보는 제 2패턴(401)의 사이드월 스페이서(47)와 상기 사이드월 스페이서(47)와 인접한 부분이 노출되도록 제 2포토레지스트(49)를 패터닝한다.
이어, 패터닝된 제 2포토레지스트(49)를 마스크로 이용하여 제 1패턴(400)과 마주보는 제 2패턴(401)의 사이드월 스페이서(47) 및 제 4절연층(48)을 제거한다.
도 4g에 도시한 바와 같이, 제 2포토레지스트(49)를 제거하고, 제 4절연층(48)과 기판(41)상에 도전층(50)을 형성하고 에치백하여 제 1패턴(400)과 제 2패턴(401)사이의 기판 및 제 4절연층(48)상에 도전층(50)을 잔류시킨다.
이후, 도 4h에 도시한 바와같이 상기 제 1, 제 2패턴(400, 401)상의 제 2절연층(44)을 제거하고, 제 2폴리실리콘층(45)과 도전층(50)을 상기 제 1절연층(43)이 노출되는 깊이까지 동시에 식각한다.
상기 식각공정에 의해 제 2폴리실리콘층(45)은 완전히 제거되고, 상기 도전층(50)은 제 2폴리실리콘층(45)이 제거된 제 1패턴(400) 및 제 2패턴(401)의 높이와같은 정도로 잔류하게 된다.
그리고, 제 1절연층(43)과 도전층(50)을 마스크로하여 사이드월 스페이서(47)을 상기 제 2폴리실리콘층(45)이 제거된 제 1패턴(400)및 제 2패턴((401)의 높이와 같은 정도가 되도록 식각한다.
이어, 도 4i에 도시한 바와 같이, 제 1절연층(43), 사이드월 스페이서(47), 도전층(50) 그리고 제 4절연층(48)상에 활성층(active layer)으로 사용되는 반도체층(402)을 형성한다.
상기 반도체층(402)은 도핑되지 않은 폴리실리콘층을 형성한다. 그후, 반도체층(402)에 박막트랜지스터의 문턱전압(threshold voltage)을 조절하는 이온주입을 실시한다.
이온주입 공정에서는 보통 n형 불순물 이온을 사용한다.
이때, 제 1절연층(43)을 제거하고, 게이트절연막을 새로이 형성할 수 있다.
이어서, 도 4j에 도시한 바와 같이, 제2패턴(401)에 인접한 반도체층(402)을 제거하고, 반도체층(402)를 포함하는 기판 전면에 제 3포토레지스트(51)를 도포하고, 상기 제 2패턴(401)과 마주보지 않는 제 1패턴(400)의 측면 방향의 제 3포토레지스트(51)을 제거한다.
상기 제 3포토레지스트(51)를 마스크로 이용하여 반도체층(402)에 p형 불순물이온을 주입한다.
이후, 열처리공정을 통해 주입된 p형 불순물을 확산시켜 소오스영역(S)을 형성함과 동시에 도전층(50)상의 반도체층(402)에 상기 도전층(50)에 포함되어 있는 p형 불순물을 자동도핑(auto-doping)시켜 드레인영역(D)을 형성한다.
여기서, 제 1패턴(400)의 제 1폴리실리콘층(42)의 상측과 대응되며, 소오스 및 드레인영역을 형성하기 위한 불순물이 확산되지 않는 반도체층(402)은 채널영역(I)이고, 상기 제 1패턴(440)과 도전층(50) 사이의 사이드월 스페이서(47)상측과 대응되는 반도체층(402)은 오프셋영역(II)이다.
이어서, 도 4k에 도시한 바와 같이, 상기 제 3포토레지스트(51)를 제거한 후, 반도체층(402)을 포함한 기판 전면에 제 5절연층(52)을 형성하고, 소오스영역(S)과 제 2패턴(401)의 제 1절연층(43) 및 제 5절연층(52)을 식각하여 콘택홀을 형성한다.
이때, 상기 제 5절연층(52)은 실리콘산화막이다. 이어, 상기 소오스영역(S)과 제 2패턴(401)이 전기적으로 연결되도록 소오스 및 드레인전극(53, 53a)을 형성한다.
한편, 도 5a 내지 5j는 본 발명의 제 2실시예에 따른 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 5a에 도시한 바와 같이, 기판(61)상에 박막트랜지스터의 게이트전극용 제 1폴리실리콘층(62)을 형성한다.
제 1폴리실리콘층(62)상에 제 1절연층(63)을 형성하고, 제 1절연층(63)상에 제 2절연층(63)을 차례로 적층형성한다.
여기서, 제 1절연층(63)은 게이트절연막으로서 실리콘산화막이고, 제 2절연층(64)은 상기 실리콘산화막과 식각선택비가 큰 실리콘질화막이다.
이어, 제 2절연층(64)상에 제 2절연층(64)과 식각선택비가 큰 물질 예컨데, 폴리실리콘층(65)을 형성한다.
그리고 상기 제 2폴리실리콘층(65)상에 전면에 제 1포토레지스트(66)를 도포한다.
여기서, 상기 기판(61)은 절연물질로 구성되거나, 또는 반도체물질상에 절연층이 형성된 기판을 사용한다.
그리고, 상기 제 2절연층(64)상에는 식각선택비가 큰 물질인 실리콘산화막을 형성할 수 있다.
도 5b에 도시한 바와 같이 노광 및 현상공정으로 제 1포토레지스트(66)를 패터닝하여 제 1포토레지스트패턴(66a, 66b)를 형성한다.
이어, 도 5c에 도시한 바와 같이, 상기 제 1포토레지스트패턴(66a, 66b)를 마스크로 제 1폴리실리콘층(62), 제 1절연층(63), 제 2절연층(64), 그리고, 제 2폴리실리콘층(65)을 식각하여 제 1패턴(600) 및 제 2패턴(601)을 형성하고, 제 1포토레지스트패턴(66a, 66b)를 제거한다.
이어, 도 5d에 도시한 바와 같이 제 1, 제 2패턴(600, 601)을 포함한 기판(61) 전면에 제 3절연층을 형성한다.
이후, 제 3절연층을 에치백하여 제 1, 제 2패턴(600, 601)의 양측면과, 제 1폴리실리콘층(62)상에 사이드월 스페이서(sidewall spacer)(67)들을 형성한다.
여기서, 제 3절연층은 실리콘산화막으로 형성한다. 그리고, 사이드월 스페이서(67)의 폭은 제 3절연층의 두께에 의존하므로 사이드월 스페이서(67)의 필요한 폭(width)은 제 3절연층의 두께를 조절하여 얻을 수 있다.
이어, 도 5e에 도시한 바와 같이, 제 1, 제 2패턴(600, 601), 그리고 사이드월 스페이서(67)를 포함한 기판(61) 상에 제 4절연층(68)을 형성한다.
상기 제 4절연층(68)은 실리콘산화막이다.
이후, 상기 제 4절연층(68)상에 제 2포토레지스트(69)를 도포한 후 상기 제 1패턴(600)과 마주보는 제 2패턴(601)의 사이드월 스페이서(67) 및 상기 사이드월 스페이서(67)와 인접한 부분이 노출되도록 제 2포토레지스트(69)를 패터닝한다.
이어, 패터닝된 제 2포토레지스트(69)를 마스크로 이용하여 제 1패턴(600)과 마주보는 제 2패턴(601)의 사이드월 스페이서(67) 및 제 4절연층(68)을 제거한다.
도 5f에 도시한 바와 같이, 제 2포토레지스트(69)를 제거하고, 제 4절연층(68)과 기판(61)상에 도전층(70)을 형성하고 에치백하여 제 1패턴(600)과 제 2패턴(601)사이의 기판 및 제 4절연층(68)상에 도전층(70)을 잔류시킨다.
여기서, 상기 도전층(70)은 p형불순물로 도핑된 폴리실리콘을 사용한다.
이후, 도 5g에 도시한 바와 같이, 상기 제 1, 제 2패턴(600, 601)상의 제 2절연층(64)을 제거하고, 제 2폴리실리콘층(65)과 도전층(70)을 상기 제 1절연층(63)이 노출되는 깊이까지 동시에 식각한다.
상기 식각공정에 의해 제 2폴리실리콘층(65)은 완전히 제거되고, 상기 도전층(70)은 제 2폴리실리콘층(65)이 제거된 제 1패턴(600) 및 제 2패턴(601)의 높이와 같은 정도로 잔류하게 된다.
그리고, 제1절연층(63)과 도전층(70)을 마스크로하여 사이드월 스페이서(67)을 상기 제 2폴리실리콘층(65)이 제거된 제 1패턴(600) 및 제 2패턴(601)의 높이와 같은 정도가 되도록 식각한다.
이어, 도 5h에 도시한 바와 같이, 제 1절연층(63), 사이드월 스페이서(67), 도전층(70) 그리고 제 4절연층(68)상에 활성층(active layer)으로 사용되는 반도체층(602)을 형성한다.
상기 반도체층(602)은 도핑되지 않은 폴리실리콘층을 사용한다. 그후, 반도체층(602)에 박막트랜지스터의 문턱전압(threshold voltage)을 조절하는 이온주입을 실시한다.
이온주입 공정에서는 보통 n형 불순물 이온을 사용한다.
이때, 제 1절연층(63)을 제거하고, 게이트절연막을 새로이 형성할 수 있다.
이어서, 도 5i에 도시한 바와 같이, 제 2패턴(601)에 인접한 반도체층(602)을 제거하고, 반도체층(602)를 포함하는 기판 전면에 제 3포토레지스트(71)를 도포하고, 상기 제 2패턴(601)과 마주보지 않는 제 1패턴(600)의 측면 방향의 제 3포토레지스트(71)을 제거한다.
상기 제 3포토레지스트(71)를 마스크로 이용하여 반도체층(602)에 p형 불순물이온을 주입한다.
이후, 열처리공정을 통해 주입된 p형 불순물을 확산시켜 소오스영역(S)을 형성함과 동시에 도전층(70)상의 반도체층(602)에 상기 도전층(70)에 포함되어 있는 p형 불순물을 자동도핑(auto-doping)시켜 드레인영역(D)을 형성한다.
여기서, 제 1패턴(600)의 제 1폴리실리콘층(62)의 상측과 대응되며, 소오스 및 드레인영역을 형성하기 위한 불순물이 확산되지 않는 반도체층(602)은 채널 영역(I)이고, 상기 제 1패턴(600)과 도전층(70) 사이의 사이드월 스페이서(67) 상측과 대응되는 반도체층(602)은 오프셋영역(II)이다.
이어서, 도 5j에 도시한 바와 같이, 상기 제 3포토레지스트(71)를 제거한 후, 반도체층(602)을 포함한 기판 전면에 제 5절연층(72)을 형성하고, 소오스영역(S)과 제 2패턴(601)의 제 1, 제 2절연층(63, 64) 및 제 5절연층(72)을 식각하여 콘택홀을 형성한다.
이때, 상기 제 5절연층(72)은 실리콘산화막이다. 이어, 상기 소오스영역(S)과 제 2패턴(601)이 전기적으로 연결되도록 소오스 및 드레인전극(73, 73a)을 형성한다.
한편, 도 6a 내지 6j는 본 발명의 제 3실시예에 따른 박막트랜지스터 제조방법을 설명하기 위한 공정단면도이다.
먼저, 도 6a에 도시한 바와 같이, 기판(81)상에 박막트랜지스터의 게이트전극으로 사용되는 폴리실리콘층(82), 폴리실리콘층(82)상에 제 1절연층(83), 그리고 제 1절연층(83)상에 제 2절연층(84)을 적층형성한다.
이후, 상기 제 2절연층(84)상에 제 1폴리실리콘층(82)를 도포한다.
이때, 상기 제 1절연층(83)은 게이트절연층으로써, 실리콘산화막이고, 제 2절연층(84)은 실리콘산화막과 식각선택비가 큰 실리콘질화막이다.
도 6b에 도시한 바와 같이, 노광 및 현상공정으로 상기 제 1포토레지스트(85)를 패터닝하여 제 1포토레지스트패턴(85a, 85b)를 형성한다.
이어, 도 6c에 도시한 바와 같이, 상기 제 1포토레지스트패턴(85a, 85b)를 마스크로 제 1폴리실리콘층(82), 제 1절연층(93), 그리고 제 2절연층(84)을 차례로 식각하여 제 1패턴(800)과, 제 2패턴(801)을 형성한다.
도 6d에 도시한 바와 같이, 제 1, 제 2패턴(800, 801), 그리고 제 2절연층(84)상에 제 3절연층을 형성한 후, 에치백하여 상기 제 1, 제 2패턴(800, 801)의 양측면과 상기 기판(81) 상에 사이드월 스페이서(86)를 형성한다.
여기서, 상기 제 3절연층은 실리콘산화막으로 형성한다.
그리고, 상기 사이드월 스페이서(86)의 폭(width)은 제 3절연층의 두께에 의존하므로 사이드월 스페이서(86)의 필요한 폭은 제 3절연층의 두께를 조절함으로써 얻을 수 있다.
이어, 도 6e에 도시한 바와 같이, 제 1, 제 2패턴(800, 801), 그리고 사이드월 스페이서(86)를 포함한 기판(81) 상에 제 2포토레지스트(87)를 도포하고, 상기 제 1패턴(800)과 마주보는 제 2패턴(801)의 사이드월 스페이서(86)와, 상기 사이드월 스페이서(86)와 인접한 부분이 노출되도록 제 2포토레지스트(87)를 패터닝한다.
상기 패터닝된 제 2포토레지스트(87)를 마스크로 이용한 식각공정으로 상기 제 1패턴(800)과 마주보는 제 2패턴(801)의 사이드월 스페이서(86)를 제거한다.
이어, 도 6f에 도시한 바와 같이, 제 2포토레지스트(87)를 제거한 후, 상기 제 1, 제 2패턴(800, 801), 사이드월 스페이서(86)를 포함한 기판(81)상에 도전층(88)을 형성한 후 에치백하여 제 1패턴(800)과 제 2패턴(801)사이의 기판(81)상에 도전층(88)을 잔류시킨다.
여기서, 상기 도전층(88)은 p형 불순물로 도핑된 폴리실리콘을 사용한다.
이어서, 도 6g에 도시한 바와 같이, 상기 제 2절연층(84)을 제거하고, 제 1절연층(83), 사이드월 스페이서(86), 그리고 도전층(88)을 포함한 기판(81)상에 활성층으로 사용되는 반도체층(802)을 형성한다.
반도체층(802)은 도핑되지 않은 폴리실리콘을 사용한다.
그후, 반도체층(802)에 박막트랜지스터의 문턱전압 조절용 이온주입을 실시한다.
이온주입 공정에서는 보통 n형 불순물이온을 사용하며 상기 제 1절연층(83)을 제거하고 게이트절연막을 새로이 형성할 수도 있다.
이어서, 도 6h에 도시한 바와 같이, 상기 제 2패턴(801)에 인접한 반도체층(802)을 제거한 후, 상기 반도체층(802)을 포함하는 기판전면에 제 3포토레지스트(89)를 도포하고, 상기 제 2패턴(801)과 마주보지 않은 제 1패턴(800)의 측면방향의 제 3포토레지스트(89)를 제거한다.
이후, 상기 제 3포토레지스트(89)를 마스크로 이용하여 상기 반도체층(802) 상에 p형 불순물이온을 주입한다.
그리고 열처리를 실시하여 이온주입된 p형 불순물이온을 확산시켜 소오스영역(S)을 형성함과 동시에 도전층(88)상의 반도체층(802)에 상기 도전층(88)에 포함되어 있는 p형 불순물을 자동도핑시켜 드레인영역(D)을 형성한다.
여기서, 제 1패턴(800)의 제 1폴리실리콘층(82)은 게이트전극으로 사용가능하고, 게이트전극 즉, 제 1패턴(800)의 제 1폴리실리콘층(82)의 상측과 대응되며, 소오스 및 드레인영역을 형성하기 위한 불순물이 확산되지 않는 반도체층(802)은 채널영역(I)이다.
이후, 6j에 도시한 바와 같이, 상기 반도체층(802)을 포함한 기판(81)전면에 제 4절연층(90)을 형성하고, 소오스영역(S)과 제 2패턴(801)의 제 2폴리실리콘층(82)상의 제 1절연층(83) 및 제 4절연층(90)을 식각하여 콘택홀을 형성한다.
상기 소오스영역(S)과 제 2패턴(801)의 폴리실리콘층(82)이 전기적으로 연결되도록 소오스 및 드레인전극(91, 91a)을 형성한다.
이상 상술한 바와 같이 본 발명의 박막트랜지스터 및 이의 제조방법은 다음과 같은 효과가 있다.
첫째, 오프셋영역이 셀프-얼라인으로 형성되므로 공정변화에 따른 박막트랜지스터의 전류-전압특성의 변화를 최소화한다.
둘째, 인버스 T형의 게이트전극을 형성하므로 온-전류를 증가시키므로 소자의 신뢰성을 향상시킬 수 있다.
Claims (7)
- 기판과,상기 기판상에 제 1측면과 제 2측면을 가지는 게이트전극과,상기 게이트전극의 제 1측면과 사이드월 스페이서를 개재하여 상기 기판상에 형성된 제 1전도층패턴과,상기 제 1전도층패턴과 연결되어 상기 기판상에 형성된 제 2전도층패턴과,상기 게이트전극상에 형성된 게이트절연막과 상기 게이트절연막과,상기 사이드월 스페이서, 상기 제 1전도층패턴, 그리고 상기 기판상에 형성된 활성층과,상기 게이트전극의 제 2측면의 방향으로 상기 활성층에 형성된 소오스영역과,상기 제 1전도층상의 상기 활성층에 형성된 드레인영역을 포함하는 것을 특징으로 하는 박막트랜지스터.
- 제 1항에 있어서,상기 게이트전극 및 상기 제 1전도층패턴은 각각 하부에 전도성물질의 돌출부가 형성된 것을 특징으로 하는 박막트랜지스터.
- 제 1항에 있어서,상기 게이트전극의 상측과 대응되는 상기 활성층에 채널영역과, 상기 사이드월 스페이서와 대응되는 상기 활성층에 오프셋영역이 형성되고, 상기 오프셋영역과 상기 채널영역은 동일평면상에 형성되는 것을 특징으로 하는 박막트랜지스터.
- 기판상에 제 1전도층과 상기 제 1전도층상에 제 1절연층과 제 1절연층상에 제 2전도층을 형성하는 공정과,상기 제 1전도층, 상기 절연층 및 제 2전도층을 패터닝하여 제 1측면과 제 2측면을 가지는 게이트전극과 제 1전도층패턴을 형성하는 공정과,상기 제 1전도층패턴과 마주보는 게이트전극의 제 1측면에 사이드월 스페이서를 형성하는 공정과,상기 사이드월 스페이서와 상기 제 1전도층패턴 사이에 제 2전도층패턴을 형성하는 공정과,상기 게이트전극상의 제 1절연층, 상기 사이드월 스페이서, 제 2전도층, 그리고 상기 기판상에 활성층을 형성하는 공정과,상기 제 2측면 방향의 상기 활성층과 상기 제 2전도층상의 상기 활성층에 각각 소오스 및 드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 4항에 있어서,상기 소오스 및 드레인영역을 형성하는 방법은,상기 활성층상에 포토레지스트를 형성하는 공정과,상기 게이트전극의 제 2측면방향의 상기 활성층상의 포토레지스트를 제거하여 포토레지스트패턴을 형성하는 공정과,상기 포토레지스트패턴을 마스크로 이용하여 상기 활성층에 불순물이온을 주입하는 공정과,상기 포토레지스트패턴을 제거하는 공정과,열처리를 실시하여 이온주입된 불순물을 확산시켜 소오스영역을 형성함과 동시에 상기 제 2전도층상의 상기 활성층에 상기 제 2전도층의 불순물을 확산시켜 드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 기판상에 제 1전도층과, 상기 제 1전도층상에 제 1절연층과, 상기 제 1절연층상에 제 2절연층과, 상기 제 2절연층상에 임의층을 형성하는 공정과,상기 제 1전도층, 상기 제 1 및 제 2절연층 그리고 상기 임의층을 패터닝하여 제 1측면과 제 2측면을 가지는 제 1패턴과 제 2패턴을 형성하는 공정과,상기 제 2패턴과 마주보는 제 1패턴의 제 1측면에 사이드월 스페이서를 형성하는 공정과,상기 사이드월 스페이서와 상기 제 2패턴사이에 제 2전도층패턴을 형성하는 공정과,상기 임의층, 상기 제 2전도층패턴, 그리고 상기 사이드월 스페이서를 상기 제 2절연층의 깊이까지 식각하는 공정과,상기 제 2절연층을 식각하는 공정과,상기 제 1패턴의 상기 제 1절연층, 상기 사이드월 스페이서, 제 2전도층 패턴, 그리고 상기 기판상에 활성층을 형성하는 공정과,상기 제 1패턴의 제 2측면 방향의 상기 활성층과 상기 제 2전도층패턴상의 상기 활성층에 각각 소오스 및 드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제 6항에 있어서,상기 제 1패턴과 제 2패턴을 형성하는 공정은,상기 임의층상에 포토레지스트패턴을 형성하는 공정과,상기 포토레지스트패턴을 마스크로 상기 제 1 및 제 2절연막, 상기 임의층, 그리고 상기 제 1전도층을 일정깊이로 식각하여 포토레지스트가 형성되지 않은 부분에 일정두께의 상기 제 1전도층이 상기 기판상에 잔류하도로 하는 공정과,상기 제 1 및 제 2패턴을 포함한 상기 기판상에 제 3절연층을 형성하는 공정과,상기 제 3절연층을 식각하여 상기 제 1 및 제 2패턴의 측면에 상기 사이드월 스페이서를 형성하는 공정과,상기 사이드월 스페이서를 마스크로하여 상기 제 1전도층을 식각하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075400A KR100268895B1 (ko) | 1997-12-27 | 1997-12-27 | 박막트랜지스터 및 이의 제조방법 |
| US09/073,869 US5952677A (en) | 1997-12-27 | 1998-05-07 | Thin film transistor and method for manufacturing the same |
| JP10372890A JP3030637B2 (ja) | 1997-12-27 | 1998-12-28 | 薄膜トランジスタ及びその製造方法 |
| US09/343,558 US6238956B1 (en) | 1997-12-27 | 1999-06-30 | Method for manufacturing thin film transistor by using a self-align technology |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075400A KR100268895B1 (ko) | 1997-12-27 | 1997-12-27 | 박막트랜지스터 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990055456A true KR19990055456A (ko) | 1999-07-15 |
| KR100268895B1 KR100268895B1 (ko) | 2000-10-16 |
Family
ID=19528987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970075400A KR100268895B1 (ko) | 1997-12-27 | 1997-12-27 | 박막트랜지스터 및 이의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5952677A (ko) |
| JP (1) | JP3030637B2 (ko) |
| KR (1) | KR100268895B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140162A (en) * | 1998-06-19 | 2000-10-31 | Lg Electronics Inc. | Reduction of masking and doping steps in a method of fabricating a liquid crystal display |
| US6222201B1 (en) * | 1999-07-22 | 2001-04-24 | Worldwide Semiconductor Manufacturing Corp. | Method of forming a novel self-aligned offset thin film transistor and the structure of the same |
| WO2003053269A1 (en) * | 2001-12-12 | 2003-07-03 | Bernstein Eric F | Laser treatment for reduction of pore size |
| KR20030052668A (ko) * | 2001-12-21 | 2003-06-27 | 주식회사 하이닉스반도체 | 초미세 모스펫 소자의 제조방법 |
| JP4030758B2 (ja) * | 2001-12-28 | 2008-01-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8513066B2 (en) * | 2005-10-25 | 2013-08-20 | Freescale Semiconductor, Inc. | Method of making an inverted-T channel transistor |
| US8337950B2 (en) * | 2007-06-19 | 2012-12-25 | Applied Materials, Inc. | Method for depositing boron-rich films for lithographic mask applications |
| CN101743631B (zh) * | 2007-07-13 | 2012-12-26 | 应用材料公司 | 硼衍生的材料的沉积方法 |
| US9991392B2 (en) * | 2013-12-03 | 2018-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| WO2018119654A1 (zh) * | 2016-12-27 | 2018-07-05 | 深圳市柔宇科技有限公司 | 薄膜晶体管及具有薄膜晶体管的设备 |
| US10522649B2 (en) * | 2018-04-27 | 2019-12-31 | International Business Machines Corporation | Inverse T-shaped contact structures having air gap spacers |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198379A (en) * | 1990-04-27 | 1993-03-30 | Sharp Kabushiki Kaisha | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
| JP2599495B2 (ja) * | 1990-09-05 | 1997-04-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US5286663A (en) * | 1992-01-29 | 1994-02-15 | Micron Technology, Inc. | Methods for producing thin film transistor having a diode shunt |
| KR960010072B1 (ko) * | 1992-11-18 | 1996-07-25 | 김광호 | 반도체 메모리장치 |
| JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| US5510278A (en) * | 1994-09-06 | 1996-04-23 | Motorola Inc. | Method for forming a thin film transistor |
| JP2882319B2 (ja) * | 1995-08-24 | 1999-04-12 | 日本電気株式会社 | 液晶パネル |
-
1997
- 1997-12-27 KR KR1019970075400A patent/KR100268895B1/ko not_active IP Right Cessation
-
1998
- 1998-05-07 US US09/073,869 patent/US5952677A/en not_active Expired - Lifetime
- 1998-12-28 JP JP10372890A patent/JP3030637B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-30 US US09/343,558 patent/US6238956B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5952677A (en) | 1999-09-14 |
| US6238956B1 (en) | 2001-05-29 |
| JP3030637B2 (ja) | 2000-04-10 |
| KR100268895B1 (ko) | 2000-10-16 |
| JPH11251603A (ja) | 1999-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5612234A (en) | Method for manufacturing a thin film transistor | |
| KR100259078B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
| JP2791760B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100268007B1 (ko) | 액정표시소자 제조방법 | |
| KR100268895B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
| KR100257070B1 (ko) | 박막트랜지스터 및 이의 제조방법 | |
| US6589826B2 (en) | Thin film transistor and a method of forming the same | |
| US6184070B1 (en) | Thin film transistor and method of manufacturing the same | |
| KR100260043B1 (ko) | 반도체 소자 제조방법 | |
| KR100541800B1 (ko) | 반도체 소자 제조방법 | |
| KR100257072B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| KR100390907B1 (ko) | 반도체 소자의 제조방법 | |
| JP3325356B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2004247749A (ja) | 半導体デバイスの製造方法 | |
| KR100252754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR970003742B1 (ko) | 자기정열구조의 박막트랜지스터 제조방법 | |
| KR100304910B1 (ko) | 박막트랜지스터제조방법 | |
| KR100272509B1 (ko) | 트랜지스터및그제조방법 | |
| KR100268924B1 (ko) | 반도체소자의제조방법 | |
| KR100238193B1 (ko) | 박막 트랜지스터와 그 제조 방법 | |
| KR970011379B1 (ko) | 반도체 박막트랜지스터 제조방법 | |
| JPH11233774A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100399965B1 (ko) | 반도체 장치의 전하저장 전극 콘택 형성방법 | |
| KR100198630B1 (ko) | 박막트랜지스터의 구조 및 제조방법 | |
| KR910008119B1 (ko) | Mosfet에 접속된 평판캐패시터 제조방법 및 그장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130624 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20140623 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20150623 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20160621 Year of fee payment: 17 |
|
| LAPS | Lapse due to unpaid annual fee |