KR970003742B1 - 자기정열구조의 박막트랜지스터 제조방법 - Google Patents
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Abstract
요약없슴
Description
제1도는 종래의 박막트랜지스터 단면도.
제2도(A) 내지 (C)는 종래의 박막트랜지스터 공정단면도.
제3도(A) 내지 (D)는 본 발명의 박막트랜지스터 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 투명절연기판2 : 버퍼층
3 : 게이트전극용금속3a : 게이트전극
4 : 게이트절연막 5 : 반도체층
5a : 활성층6 : 감광막패턴
7 : 층간절연막7a : 측벽절연막
8 : n+반도체층8a : 소오스 및 드레인영역
9 : 소오스 및 드레인전극10,10a : 리세스영역
본 발명은 박막트랜지스터에 관한 것으로, 특히 소오스 및 드레인영역 형성을 위한 이온주입 또는 확산 공정을 하지않고 불순물이 도핑된 반도체막을 직접 형성한후, 에치-백하여 소오스 및 드레인영역을 형성함으로써 자기정열이 되게하여 공정의 단순화 및 기생용량을 감소시키는데 적당하도록한 자기정열구조의 박막트랜지스터 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래기술을 설명하면 다음과 같다.
제1도 및 제2도(A) 내지 (C)는 종래의 박막트랜지스터 단면도를 나타낸 것으로써, 제1도와 같은 구조를 갖는 박막트랜지스터는 투명절연기판(11)상의 선택영역에 복수개의 게이트(12)가 형성되고, 전표면상에 게이트절연막(13)이 형성된다.
이어 게이트연막(13)상의 선택영역에 일정폭을 갖는 활성층(14)이 형성되고, 활성층(14)상의 양측에 오믹콘택을 위한 n+층(15)이 형성된다.
그리고 n+층(15)과 게이트절연막(13)에 걸쳐 일정폭을 갖는 소오스 및 드레인전극(16)이 형성된 구조를 갖는다.
또한, 종래의 다른 기술로서 제2도(A)와 같이 투명절연기판(11)상의 선택영역에 복수개의 게이트(12)를 형성하고, 전표면상에 게이트절연막(13)을 형성한다.
이어, 게이트절연막(13)상에 반도체층을 형성하고, 선택적으로 패터닝하여 게이트(12)상측에 일정폭을 갖는 활성층(14)을 형성한후, 전표면상에 감광막(17)을 도포하고, 투명절연판(11)의 뒷면에 자외선을 조사하여 게이트(12)로 마스킹되지 않는 감광막(17)을 노광시킨다.
그다음, 제2도(B)와 같이 자외선에 노광된 감광막(17)을 제거하여 게이트(12)와 동일한폭을 갖는 감광막패턴(17a)을 형성한후, 활성층(14)에 고농도의 불순물이온을 도핑하여 소오스 및 드레인영역(18)을 형성한다.
이어 제2도(C)와 같이 감광막패턴(17a)을 제거하고 전표면상에 전극용금속을 증착한후 선택적으로 패터닝하여 소오스 및 드레인영역(18)과 게이트절연막(13)에 걸쳐 일정폭을 갖는 소오스 및 드레인전극(16)을 형성한다.
이와같은 종래의 기술에서 제1도와 같은 구조를 갖는 박막트랜지스터는 소오스 및 드레인전극(16)과 게이트(12)의 오버랩(overlap)영역이 3um이상으로 되어 기생용량이 커져서 화소전압변동폭이 커짐에 따라 액정표시장치의 화질이 떨어지는 문제점이 있고, 제2도와 같은 경우에는 자기정열을 위한 공정이 복잡하고 소오스 및 드레인영역형성용 감광막패턴형성을 위한 절연기판의 뒷면 자외선조사시 난반사 및 포커싱에 문제가 있어 완벽한 자기정열(self-align)이 이루어지지 않는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 안출한 것으로, 저온공정이 가능하며, 완벽한 자기정열구조를 갖는 박막트랜지스터 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은 투명절연판(11)상에 절연물질로서 버퍼층(2)을 형성하고 버퍼층(2)의 선택영역을 식각하여 복수개의 리세스영역(10)을 형성하는 공정, 상기 버퍼층(2)의 전표면상에 게이트전극용금속(3), 게이트절연막(4), 반도체층(5)을 차례로 형성하는 공정, 상기 반도체층(5)의 리세스영역(10)중심에 일정폭의 감광막패턴(6)을 형성하고, 감광막패턴(6)을 마스크로하여 반도체층(5), 게이트절연막(4), 게이트전극용금속(3)을 차례로 식각하여 게이트전극(3a)과 활성층(5a)을 형성하는 공정, 전표면상에 층간절연막(7)을 형성한후, 에치-백하여 게이트전극(3a)과 게이트절연막(4)측면에 측벽절연막(7a)을 형성하는 공정, 전표면상에 n+반도체층(8)을 형성한후, 에치-백하여 활성층(5a)의 양측면에 측벽으로서 소오스 및 드레인영역(8a)을 형성하는 공정, 전표면상에 전극용금속을 증착한후, 금속을 선택적으로 패터닝하여 소오스 및 드레인영역(8a)과 버퍼층(2)에 걸쳐 일정폭을 갖는 소오스 및 드레인전극(9)을 형성하는 공정으로 구성된다.
이하에서, 상기와 같은 본 발명의 실시예을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제3도(A) 내지(D)는 본 발명의 박막트랜지스터 제조방법을 설명하기 위한 공정단면도를 나타낸 것으로써, 제조공정순서는 제3도(A)와 같이 투명절연기판(1)상에 버퍼층(2)을 형성하고, 버퍼층(2)의 선택영역을 식각하여 차후에 형성될 게이트패턴의 폭보다 0.1~5um 큰쪽을 갖는 경사각이 완만한 복수개의 리세스영역(10)을 형성한후, 버퍼층(2)상에 게이트전극용금속(3)을 형성하고, 게이트전극용금속(3)상에 질화막(SiNx), 산화막(SiO2), 금속산화막을 단층 또는 다층으로 적층하여 게이트절연막(4)을 형성한 다음, 게이트절연막(4)상에 반도체층(비정질실리콘 또는 폴리실리콘)(5)을 형성하고, 이어, 전표면상에 감광막을 도포한후, 포토공정을 수행하여, 반도체층(5)의 리세스영역(10a) 중심에 일정폭을 갖는 감광막패턴(6)을 형성한다.
그다음 제3도와(B)와 같이 감광막패턴(6)을 패터닝마스크로 하여 반도체층(5), 게이트절연막(4), 게이트전극용금속(3)을 차례로 식각하여 게이트전극(3a)과 활성층(5a)을 정의한다.
이어 전표면상에 게이트전극(3a)보다 두꺼운 절연물질로서 층간절연막(7)을 형성한후, 제3도(C)와 같이 에치-백하여 패턴된 게이트전극(3a)과 게이트절연막(4)측면에 측벽절연막(7a)을 형성하고, 전표면상에 고농도의 불순물이 도핑된 n+반도체층(8)을 활성층(5a)보다 두껍게 형성한다.
이어, 제3도(D)와 같이 n+반도체층(8)을 에치-백하여 활성층(5a)의 양측면에 소오스 및 드레인전극(8a)을 형성하고 전표면상에 전극형성용금속을 증착한후, 페터닝하여 소오스 및 드레인영역(8a)과 버퍼층(2)상에 걸쳐 일정폭을 갖는 소오스 및 드레인전극(9)을 형성한다.
상기와 같은 본 발명은 불순물반도체층을 형성하기 위해 이온주입이나 불순물도핑공정을 수행하지 않아도 되므로 활성화(activation)공정이 필요치않아 저온공정으로 자기정열구조의 박막트랜지스터 제조가 가능하고, 이에따라 기생정전용량이 감소됨으로써 액정표시장치의 화질을 개선할수 있다.
또한, 저온공정이 가능하여 유리를 기판으로 사용할수 있으므로 생산단가가 감소되는 효과가 있다.
Claims (5)
- 투명절연기판(1)상에 절연물질로서 버퍼층(2)을 형성하고 버퍼층(2)의 선택영역을 식각하여 복수개의 리세스영역(10)을 형성하는 공정; 상기 버퍼층(2)의 전표면상에 게이트전극용금속(3), 게이트절연막(4), 반도체층(5)을 차례로 형성하는 공정; 상기 반도체층(5)의 리세스영역(10) 중심에 일정폭의 감광막패턴(6)을 형성하고, 감광막패턴(6)을 마스크로하여 반도체층(5), 게이트절연막(4), 게이트전극용금속(3)을 차례로 식각하여 게이트전극(3a)과 활성층(5a)을 형성하는 공정; 전표면상에 층간절연막(7)을 형성한후, 에치-백하여 게이트전극(3a)과 게이트절연막(4)측면에 측벽절연막(7a)을 형성하는 공정; 전표면상에 n+반도체층(8)을 형성한후, 에치-백하여 활성층(5a)의 양측면에 측벽으로서 소오스 및 드레인영역(8a)을 형성하는 공정; 전표면상에 전극용금속을 증착한후, 금속을 선택적으로 패터닝하여 소오스 및 드레인영역(8a)과 버퍼층(2)에 걸쳐 일정폭을 갖는 소오스 및 드레인전극(9)을 형성하는 공정;으로 이루어짐을 특징으로 하는 자기정열구조의 박막트랜지스터 제조방법.
- 제1항에 있어서, 게이트절연막(4)은 산화막, 질화막, 금속산화막을 이용하여 단층 또는 다층으로 형성함을 특징으로 하는 자기정열구조의 박막 트랜지스터 제조방법.
- 제1항에 있어서, 리세스영역(10)의 폭은 게이트전극(3a)의 폭보다 0.1~5um넓게 형성함을 특징으로 하는 자기정열구조의 박막트랜지스터 제조방법.
- 제1항에 있어서, 층간절연막(7)은 게이트전극(3a)보다 두껍게 형성함을 특징으로 하는 자기정열구조의 박막트랜지스터 제조방법.
- 제1항에 있어서, n+반도체층(8)은 활성층(5a)보다 두껍게 형성함을 특징으로 하는 자기정열구조의 박막트랜지스터 제조방법.
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