KR970010740B1 - 액정표시소자의 박막트랜지스터 제조방법 - Google Patents

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Description

액정표시소자의 박막트랜지스터 제조방법

제1도는 종래의 박막트랜지스터 공정단면도.

제2도는 본 발명 제1실시예의 박막트랜지스터 공정단면도.

제3도는 본 발명 제2실시예의 박막트랜지스터 공정단면도.

제4도는 본 발명 제3실시예의 박막트랜지스터 공정단면도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 기판 2 : 게이트 전극

3 : 게이트 절연막 4 : 반도체층

5 : 에치스토퍼층 6, 9 : 고농도n형 반도체층

7 : 투명전극 8 : 금속층

본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 공정수를 줄이면서, 특성을 향상시키기에 적당하도록 한 액정표시소자의 박막트랜지스터 제조방법에 관한 것이다.

일반적으로 박막트랜지스터는 액터브 매트릭스형 액정표시소자(Active Matrix-Liquid Crystal Display, AM-LCD)에서 각 화소마다 화상신호를 스위칭하기 위한 스위칭 소자로 널리 사용되고 있다.

따라서, 액티브 매트릭스형 액정표시소자가 고화질화 되면서 화소수가 증가하게 되고 개구율이 증가함에 따라 박막트랜지스터가 소형화되기 때문에 고정이 보다 정확하여야만 수율을 향상시킬 수 있다.

종래의 박막트랜지스터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

제1도는 종래의 박막트랜지스터 공정단면도로써, 종래의 박막트랜지스터 제조방법은 제1도(a)와 같이 유리 기판(1) 위에 제1금속층을 증착하고 사진식각 공정으로 패터닝하며 게이트 전극(2)을 형성한다.

그리고, 제1도(b)와 같이 전면에 게이트 절연막(3)과 수소화 된 비정질 실리콘(a-Si : H)층 등의 반도체층(4) 및 실리콘 질화막(SiNx)등의 에치스토퍼층(5)을 차례로 증착한 다음, 사진식각 공정으로 채널영역을 정의하여 채널영역에만 남도록 에치스토퍼층(5)을 제거한다.

제1도(c)와 같이 전면에 고농도n형(인) 불순물로 도핑된 비정질 실리콘(n^＋a-Si : H)등의 고농도n형 반도체층(6)을 증착하고 사진식각 공정으로 활성영역을 정의하여 에치스토퍼층(5)위의 고농도n형 반도체층(6)과 에치스토퍼층(5) 양측의 고농도n형 반도체층(6) 및 반도체층(4)을 제거한다.

계속해서 전면에 투명전극(7)을 증착하고 사진식각 공정으로 드레인 영역과 연결되면서 화소영역에만 남도록 투명전극(7)을 선택적으로 제거하고 전면에 제2금속층(8)을 증착하고 불필요한 부분의 제2금속층(8)을 제거하여 소오스 및 드레인전극을 형성한다.

이와 같이 제조된 종래의 박막트랜지스터의 동작은 게이트 전극에 문턱전압 이상의 구동신호를 인가하면 게이트 절연막(3)과 반도체층(4) 계면에 채널이 형성되어 소오스와 드레인간을 도통시 소오스에 인가된 데이타 신호전압을 드레인 쪽으로 전달하여 투명전극(7)에 화상신호가 인가되도록 한다.

그러나 이와 같은 종래의 박막트랜지스터 제조방법에 있어서 게이트 전극(2) 패턴, 에치스토퍼층(5) 패턴, 고농도n형 반도체층(6)과 반도체층(4) 패턴, 투명전극(화소전극) 패턴, 소오스/드레인 전극 패턴등, 모두 다섯번의 식각공정을 통해서 이루어진다.

따라서, 공정수가 많으므로 공정이 어렵고, 식각공정이 많으므로 해서 오염발생 확률이 높으면 정렬오차(Misa1ign)로 인하여 박막트랜지스터의 특성이 저하되고 더불어 액정표시소자의 화질이 저하되는 등의 문제점이 있었다.

본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로써, 마스크 공정수를 줄여 공정을 단순화시키며 박막트랜지스터의 특성을 향상시키는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은 투명 유리 기판에 게이트 전극을 형성하는 제1공정과, 전면에 게이트 절연막, 반도체층, 에치스토퍼층을 차례로 증착하여 상기 게이트 전극 상측에만 남도록 사진식각 공정으로 에치스토퍼증을 패터닝하는 제2공정과, 전면에 고농도n형 반도체층과 금속층을 차례로 형성하는 제3공정과, 화소영역의 상기 금속층, 고농도n형 반도체층, 반도체층을 선택적으로 제거하고 전면에 투명전극을 형성하는 제4공정과, 상기 에치스토퍼층 상측의 투명전극을 선택적으로 제거하고 투명전극을 마스크로 하여 금속층과 고농도n형 반도체층을 제조하는 제5공정으로 이루어진다.

상기와 같은 본 발명은 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 발명 제1실시예의 박막트랜지스터 공정단면도로써, 제2도(a)와 같이 투명 유리 기판(1)위에 제l금속층을 증착하고 제1마스크 및 사진식각 공정으로 패터닝하여 게이트 전극(2)을 형성하고 제2도(b)와 같이 전면에 게이트 절연막(3)과 수소화 된 비정질 실리콘(a-Si : H) 등의 반도체층(4), 실리콘 질화막(SiNx)등의 에치 스토퍼층(5)을 차례로 증착하고 제2마스크 및 사진식각 공정으로 채널영역을 정의하여 채널영역에만 남도록 에치스토퍼증(5)을 선택적으로 제거한다.

제2도(c)와 같이 고농도n형 도핑된 비정질 실리콘 등의 고농도n형 반도체층(6)과 제2금속층(8)을 차례로 증착하고 제3마스크 및 사진식각 공정으로 화소영역의 제2금속층(8)과 고농도n형 반도체층(6), 반도체층(4)을 선택적으로 식각한다.

제2도(d)와 같이 전면에 투명전극(7)을 증착하고 제4마스크 및 사진식각 공정으로 채널부분 상측의 투명전극(7)을 선택적으로 제거한 뒤, 투명전극을 마스크로 이용하여 제2도(e)와 같이 에치스토퍼층(5)이 노출될 때까지 제2금속층(8)과 고농도n형 반도체층(6)을 선택적으로 제거하여 소오스 및 드레인 전극을 패터닝 하므로서 박막트랜지스터를 제조한다.

또한, 제3도는 본 발명 제2실시예의 박막트랜지스터 공정단면도로써, 게이트 전극을 마스크로 이용하여 셀프 얼라인먼트(Self-Alignment) 방법으로 배면노광하여 공정을 단순화한 것이다.

즉, 제3도(a)와 같이 투명 유리 기판(1) 위에 제l마스크 및 사진식각 공정으로 게이트 전극(2)을 형성하고, 제3도(b)와 같이 전면에 게이트 절연막(3), 반도체층(4), 에치스토퍼층(5) 감광막(도면에는 도시되지 않음)을 차례로 증착하고 셀프 업라인먼트 방법으로 게이트 전극(2)을 마스크로 이용한 배면노강 및 현상하여 게이트 전극(2) 상측에 감광막 패턴을 형성한 다음, 감광막을 마스크로 이용하여 에치스토퍼층(5)이 게이트 전극(2) 상측에만 남도록 선택적으로 제거한다.

그리고 제3도(c)와 같이 전면에 고농도n형 반도체층(6)과 금속층(8)을 증착하고 제2마스크 및 사진식각 공정으로 화소영역의 금속층(8)과 고농도n형 반도체층(6) 및 반도체층(4)을 선택적으로 제거한다.

계속해서 제3도(d)와 같이 전면에 투명전극(7)을 증착하고 제3마스크 및 사진식각 공정으로 에치스토퍼층(6) 상측부위의 투명전극(7)을 선택적으로 제거하고 제3도(e)와 같이 투명전극(7)을 마스크로 이용하여 에치스토퍼층(5)이 노출될 때까지 금속층(8)과 고농도n형 반도체층(6)을 선택적으로 제거하여 소오스 및 드레인 전극을 패터닝 한다.

또 한편, 제4도는 본 발명 제3실시예의 박막트랜지스터 공정단면도로써, 폴리 셀프 얼라인먼트(Fully Self A1ignment)방법으로 박막트랜지스터를 제조하는 방법이다.

즉, 제4도(a)와 같이 투명한 유리 기판(1)위에 제1금속층을 증착하고 제1마스크 및 사진식각 공정으로 패터닝하여 게이트 전극(2)을 형성한다.

제4도(b)와 같이 전면에 게이트 절연막(3)과 반도체층(4), 에치스토퍼층(5)을 차례로 증착하고 에치스토퍼층(5) 위에 감광막(도면에는 도시되지 않음)을 증착하고 셀프 얼라인먼트 방법으로 게이트 전극(2)을 마스크로 이용한 배면노광 및 현상으로 감광막 마스크 패턴을 형성한다.

계속해서 감광막 마스크를 이용하고 에치스토퍼층(5)을 선택적으로 제거한다. 그리고 제4도(c)와 같이 에치스토퍼층(5)을 마스크로 이용하여 노출된 반도체층(4)에 n형 불순물이온을 고농도로 도핑하여 반도체층(4) 표면을 고농도n형 반도체층(9)으로 형성한다.

제4도(d)와 같이 전면에 금속층(8)을 증착하고, 제2마스크 및 사진식각 공정으로 화소영역의 금속층(8)과 고농도n형 반도체층(9), 반도체층(4)을 선택적으로 제거한다. 계속해서, 제4(e)와 같이 전면에 투명전극(7)을 증착하고 제3마스크 및 사진식각 공정으로 에치스토퍼층(5) 상측의 투명전극(7)을 선택적으로 제거하고, 투명전극(7)을 마스크로 이용하여 금속층(8)을 선택적으로 제거한다.

이때 에치스토퍼층(5)이 완전히 노출되도록 한다.

이와 같이 제조한 여러 실시예의 본 발명 박막트랜지스터의 동작은 종래와 같다.

이상에서 설명한 바와 같은 본 발명의 박막트랜지스터 제조방법에 있어서는 종래의 박막트랜지스터 제조방법 보다 마스크(Mask) 공정수를 줄여서 박막트랜지스터를 제조하므로써, 사진식각 공정중에서의 오염도를 줄일 수 있고, 공정오차에 의한 정렬오차(Misalign)를 줄일 수 있으므로 수율을 향상시킬 뿐만 아니라 박막트랜지스터 특성이 향상되며 더불어 본 발명의 박막트랜지스터를 액정표시소자에 응용할 경우 화질을 향상시킨다.

그리고, 본 발명 제 2 실시예와 제 3 실시예에서는 셀프 얼라인먼트(Self Alignment) 방법으로 에치스토퍼층(5)을 패터닝 하므로써, 게이트 전극과 소오스 및 드레인 간의 오버랩(Over lap) 면적이 없고 채널면적이 작으므로 게이트와 소오스 및 드레인간의 기생 커패시턴스(Cgs)가 작고, 그에 따라 액정표시소자에서 화소영역의 스토리지 커패시턴스(Cst)의 면적을 작게 해주어도 되므로 액정표시소자의 개구율울 향상시킬 수 있는 등의 효과가 있다.

Claims (5)

1. 투명 유리 기판에 게이트 전극을 형성하는 제1공정과, 전면에 게이트 절연막, 반도체층, 에치스토퍼층을 차례로 증착하여 상기 게이트 전극 상측에만 남도록 사진식각 공정으로 에치스토퍼층을 패터닝하는 제2공정과, 전면에 고농도n형 반도체층과, 금속층을 차례로 형성하는 제3공정과, 화소영역의 상기 금속층, 고농도n형 반도체층, 반도체층을 선택적으로 제거하고 전면에 투명전극을 형성하는 제4공정과, 상기 에치스토퍼층 상측의 투명전극을 선택적으로 제거하고 투명전극을 마스크로 하여 금속층과 고농도n형 반도체층을 제조하는 제5공정을 포함하는 구성됨을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.
2. 제1항에 있어서, 에치스토퍼층 패터닝 방법은 게이트 전극을 마스크로 이용한 배면노광 고정을 이용함을 공정으로 하는 액정표시소자의 박막트랜지스터 제조방법.
3. 제1항에 있어서, 제3공정의 고농도n형 반도체층의 형성방법은 패터닝 에치스토퍼층을 마스크로 이용하여 반도체층에 고농도 n형 불순물 이온을 도핑하여 형성함을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.
4. 제1항에 있어서, 제1공정의 에치스토퍼층 패터닝은 게이트 전극을 마스크로 이용한 배면노광에 의해서 형성하고, 제3공정의 고농도n형 반도체층은 패터닝된 에치스토퍼층을 마스크로 이용하여 반도체층에 고농도n형 불순물 이온주입하여 형성함을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.
5. 제1항에 있어서, 제5공정에서 투명전극 제거영역을 에치스토퍼층 보다 넓게 에치스토퍼층이 완전히 노출되도록 금속층을 제거함을 특징으로 하는 액정표시소자의 박막트랜지스터 제조방법.