KR0143732B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법

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KR0143732B1
KR0143732B1 KR1019940035790A KR19940035790A KR0143732B1 KR 0143732 B1 KR0143732 B1 KR 0143732B1 KR 1019940035790 A KR1019940035790 A KR 1019940035790A KR 19940035790 A KR19940035790 A KR 19940035790A KR 0143732 B1 KR0143732 B1 KR 0143732B1
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film
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photoresist
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아끼히로 하타
야스노리 시마다
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쯔지 하루오
샤프 가부시끼가이샤
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Abstract

본 발명은 일반적으로 액티브매트릭스형 액정표시장치(LCD)의 액정을 구동하는데 사용되는 박막트랜지스터에 관한 것으로, 특히 오프셋 영역을 갖는 박막트랜지스터에 관한 것이다. 반도체막 위에 형성된 게이트전극을 마스크로 하여, 반도체막에 불순물 이온들을 주입한다. 그후, 게이트전극을 포함한 기판상에 포토레지스트 막을 형성한다. 게이트전극상의 포토레지스트 막을 게이트전극의 뒷면에서부터 노광시킨다. 이런 자기정합법에 의해, 게이트전극보다 좁은 레지스트 패턴이 형성된다. 이어서, 포토레지스트 패턴을 마스크로 하여 에칭법으로 게이트전극의 폭을 좁혀서, 박막트랜지스터의 오프셋 게이트 구조를 얻는다.

Description

박막트랜지스티의 제조방법
제1도는 종래의 박막트랜지스터의 단면도;
제2a~2h도는 제1도의 박막트랜지스터의 제조방법의 공정도;
제3a도는 오프셋 게이트 구조의 종래의 박막트랜지스터의 평면도;
제3b도는 제3a도의 3b~3b선 단면도;
제4a~4i도는 제3a, 3b도의 박막트랜지스터의 제조방법의 공정도;
제5도는 오프셋 게이트 구조의 종래의 다른 박막트랜지스터의 단면도;
제6도는 오프셋 게이트 구조의 또다른 종래의 박막트랜지스터의 단면도;
제7a~7d도는 제5도의 박막트랜지스터의 제조방법의 공정도;
제8a~8e도는 제6도의 박막트랜지스터의 제조방법의 공정도;
제9a도는 본 발명의 제1실시예에 따른 제조방법으로 제작된 오프셋 게이트 구조의 박막트랜지스터의 평면도;
제9b도는 제9a도의 9b~9b선 단면도;
제10a~10j도는 제9a, 9b도의 박막트랜지스터의 제조방법의 공정도;
제11도는 본 발명의 제2실시예에 따른 제조방법으로 제작된 오프셋 게이트 구조의 박막트랜지스터의 단면도;
제12a, 12b도는 제11도의 박막트랜지스터의 제조방법의 몇몇 공정도.
*도면의 주요 부분에 대한 부호의 설명
1;기판12a, 12b;반도체막
13;게이트절연막14;게이트전극
16a;소스영역16b;드레인영역
17;소스전극18;드레인전극
10, 20;오프셋영역
본 발명은 일반적으로 액티브매트릭스형 액정표시장치(LCD)의 액정을 구동하는데 사용되는 박막트랜지스터에 관한 것으로, 특히 오프셋 영역을 갖는 박막트랜지스터에 관한 것이다.
평면형 표시장치나 기타 화상표시장치에 응용되는 박막트랜지스터가 최근 활발히 연구개발되고 있다. 액티브매트릭스형 LCD나 기타 표시장치에 사용되는 박막트랜지스터는 높은 이동도, 높은 ON/OFF 전류비, 높은 내압, 소자사이즈의 축소 등의 특징을 가져야 한다.
다결정 반도체 박막트랜지스터는 비정질 반도체 막을 이용한 트랜지스터에 비해 성능과 신뢰성이 높은 장점은 있지만 막 형성에 고온이 필요하다는 단점이 있다. 따라서, 고온처리 없이 레이저를 조사하여 비정질 반도체막을 다결정 반도체막으로 결정화하는 기술에 대한 많은 연구개발이 진행되었다.
제1도는 다결정 반도체막을 이용한 종래의 박막트랜지스터의 단면도이고, 제2a~2h도는 제1도의 트랜지스터의 제조공정도이다. 이하, 이들 도면을 참조하여 그 제조공정에 대해 설명한다. 먼저, 제2a도의 유리기판(61)상에 비정질 반도체(a-Si) 막(62a)을 형성한다. 이어서, 이 비정질 반도체막(62a)을 패턴화하고 부분적으로 엑시머레이저를 조사하여, 비정질 반도체막(62a)의 일부를 다결정 반도체(p-Si) 막(62b)으로 성장시키고, 이 부분만을 제2b도와 같이 남겨둔다. 이후, 제2c도와 같이 게이트절연막(63)과 금속막(64A)을 형성한다. 이어서, 금속막(64A)을 게이트전극(64)으로 패턴화한 뒤, 제2D도와 같이 이 게이트전극(64)을 마스크로 다결정막(62b)에 불순물 이온을 주입한다. 그결과, 제2E도와 같이 소스영역(66a)과 드레인영역(66b)이 형성된다. 다음, 엑시머레이저로 기판을 부분적으로 조사하여 이온들을 활성화 및 확산시킨다. 다음, 층간절연막(65)을 형성하고 이 층간절연막(65)과 게이트절연막(63)을 동시에 패턴화하여 제2F도와 같은 콘택트홀을 형성한다. 이어서, 제2G, 2H도와 같이, 금속막을 형성하고 소스전극(67)과 드레인전극(68)으로 패턴화한다. 끝으로, ITO(indium tin oxide) 등의 투명 도전막으로 특정 패턴의 화소전극(69)을 형성한다. 이렇게 하여, 제1도의 종래의 박막트랜지스터가 완성된다. 다결정 반도체막을 이용해 형성된 박막트랜지스터의 ON 전류는 비교적 높은 값을 갖는다. 그러나, 이런 다결정 반도체막에는 많은 트랩 준위들이 존재하기 때문에, 이 트랩 준위들을 통해 비교적 많은 양의 OFF 전류가 흐르는 단점이 있다. 이때문에 데이타 보유특성이 악화된다. 따라서, OFF 전류를 작은 값으로 억제할 필요성이 있다.
박막트랜지스터에 높은 ON/OFF 전류비와 높은 내압을 부여하기 위해, 소스전극과 드레인전극 각각과 게이트전극 사이에 오프셋 영역을 배치하고 소스영역과 드레인영역 사이에 형성된 P-N 접합부의 전계집중을 완화하여 OFF 전류를 감소시키는 시도가 있었다.
제3A도는 오프셋 구조를 갖는 종래의 다결정 반도체 박막트랜지스터의 평면도이다. 제3B도는 제3A도의 3B-3B선 단면도이다. 제4A~4I도는 제3A, 3B도에 도시된 박막트랜지스터의 제조공정도이다. 이하, 이들 도면을 참조하여 제조공정에 대해 설명한다. 먼저, 제4A도의 유리기판(51)상에 비정질반도체(a-Si) 막(52a)을 형성한다. 이어서, 제4B도와 같이, 이 비정질 반도체막(52a)을 패턴화하고 부분적으로 엑시머레이저를 조사하여, 비정질 반도체막(52a)을 다결정 반도체(p-Si) 막(52b)으로 성장시킨다. 이후, 제4C도와 같이 게이트절연막(53)과 금속막(54A)을 형성한다. 이어서, 금속막(54A)을 게이트전극(54)으로 패턴화한다. 그뒤, 제4D, 4E도와 같이 이 이온주입 마스크를 포토레지스트 막(1)으로 형성한 다음, 이 포토레지스트 막(1)의 상방으로 부터 다결정 반도체막(52b)에 불순물 이온들을 주입한다. 그결과, 제4F도와 같이 소스영역(56a)과 드레인영역(56b)이 형성된다. 다음, 이온주입 마스크 기능을 하는 포토레지스트 막(1)을 제거하여, 제4F도와 같은 오프셋 영역(50)을 구한다. 다음, 엑시머레이저 등을 부분적으로 조사하여 이온들을 활성화 및 확산시킨다. 다음 층간절연막(55)을 형성하고 이 층간절연막(55)과 게이트절연막(53)을 동시에 소정 형상으로 패턴화하여 제4G도와 같은 콘택트홀(2)을 형성한다. 이어서, 제4H, 4I도와 같이, 금속막을 형성하고 소스전극(57)과 드레인전극(58)으로 패턴화한다. 끝으로, ITO 등의 투명 도전막으로 특정 패턴의 화소전극(59)을 형성한다. 이렇게 하여, 오프셋 영역, 즉 제3A, 3B도의 오프셋 게이트 구조를 갖는 종래의 박막트랜지스터가 완성된다.
그러나, 제4A~4I도에 도시된 제조공정에서는 불순물 이온 주입 마스크 기능을 하는 포토레지스트 막을 형성하는 포토리소그래픽 공정이 필요하다. 이때문에 제조비가 증가한다. 또, 포토레지스트 막은 이온주입 공정중에 경화되어 제거하기가 곤란하다는 단점이 있다. 이 제조공정에서는, 포토레지스트 막을 마스크로 하여 이온주입을 행하기 때문에 오프셋 영역을 제어하기가 곤란하다는 문제도 있다. 포토리소그래피를 위한 얼라인먼트가 아주 정확하지 않으면, 바라는대로 오프셋 영역이 형성되지 않을 것이다.
이상의 문제점을 해결하기 위한 다른 박막트랜지스터 제조방법이 고안되었고, 이 방법들은 JP-A-4-360580, JP-A-4-360581에 기재되어 있다.
제7a~7D도는 JP-A-4-360580에 기재된 제조공정에 따른 공정도이고, 제5도는 이 제조공정에 의해 제조된 박막트랜지스터의 단면도이다. 게이트전극(44)을 형성하는 공정까지의 공정은 제4A~4C도의 공정과 동일하다. 이들 공정 후, 제7A도와 같이 금속막을 게이트전극(44)으로 패턴화한다. 이어서, 제7B도와 같이 게이트전극(44)을 마스크로 하여 불순물 이온들을 주입하여, 제7C도와 같이 소스영역(46a)과 드레인영역(46b)을 형성한다. 이어서, 엑시머레이저를 조사하여 이들 이온들을 활성화 및 확산시킨다. 다음, 게이트전극(44)의 표면을 양극산화처리하여 양극산화막(3)으로 만든다. 이렇게 하면 게이트전극(44)이 좁아져 제7D도와 같은 오프셋영역(40)이 형성된다. 이후, 게이트절연막(43)을 따라 층간절연막(45)을 형성하고 패턴화하여 콘택트홀(2)을 형성한다. 다음, 금속막을 형성하고 소스전극(47) 및 드레인전극(48)으로 패턴화한다. 끝으로, 투명도전막(49)을 형성하여, 제5도와 같은 오프셋영역을 갖는 박막트랜지스터를 얻는다,.
제8A~8D도는 JP-A-4-360581에 기재된 제조공정에 따른 공정도이고, 제6도는 이 제조공정에 의해 제조된 박막트랜지스터의 단면도이다. 게이트전극(34)을 형성하는 공정까지의 공정은 제4A~4C도의 공정과 동일하다. 이들 공정 후, 포토리소그래피 공정에 의해 금속막을 게이트전극(34)으로 패턴화한다. 제8A도와 같이, 이 게이트전극(34)을 패턴화하는데 사용된 포토레지스트 막(1)은 게이트전극(34)상에 그대로 남겨둔다. 이어서, 제8B도와 같이 게이트전극(34)과 포토레지스트 막(1)을 둘다 마스크로 하여 불순물 이온들을 주입하여, 제8C도와 같이 소스영역(36a)과 드레인영역(36b)을 형성한다. 이어서, 제8D도와 같이, 습식 에칭법으로 게이트전극(34)의 측면은 제거하되, 게이트전극상의 포토레지스트 막(1)은 그대로 둔다. 그결과, 제8E도와 같이, 게이트전극(34)이 좁아져 오프셋영역(30)이 형성된다. 포토레지스트 막(1)을 제거한 뒤, 기판에 엑시머레이저를 조사하여 불순물 이온들을 활성화 및 확산시킨다. 다음, 게이트절연막(33)을 따라 층간절연막(35)을 형성하고 패턴화하여 콘택트홀을 형성한다. 이어서, 금속막을 형성하고 소스전극(37)과 드레인전극(38)으로 패턴화한다. 끝으로, 투명도전막(39)을 형성하고, 제6도와 같은 오프셋영역을 갖는 박막트랜지스터를 얻는다.
양극산화처리로 오프셋영역을 형성한 제5도의 박막트랜지스터에서는 양극산화막의 두께가 제한된다. 구체적으로, 오프셋영역의 폭을 충분히 하려면, 양극산화막의 막 두께를 증가시켜야만 한다,. . 그러나, 양극산화막의 두께를 증가시키면, 그만큼 게이트전극의 두께가 줄어들고 전류가 잘 흐를 수 없다. 또, 게이트전극의 측면은 물론 그 윗면에도 양극산화막이 형성되기 때문에, 층간막의 두께가 증가하여 소스전극과 드레인전극이 단선될 가능성이 대단히 크다. 또, 게이트전극을 양극산화시켜 오프셋 영역을 형성하기 때문에, 게이트전극의 재료도 제한된다.
한편, 제8A~8E도의 박막트랜지스터 제조공정에서는, 불순물 이온주입 마스크인 포토레지스트 막이 이온주입 공정중에 경화되기 때문에, 제4A~4I도의 박막트랜지스터 제조공정과 마찬가지로 이 막을 제거하기가 불가능하다. 또, 습식 에칭법으로 게이트전극의 측면을 제거하는데는 고도의 기술이 필요하다. 따라서, 오프셋영역을 제어하기가 곤란하다.
본 발명은 이상의 단점들을 실질적으로 해결하고자 개발된 것으로, 포토리소그래피 공정용의 복수의 마스크들을 감축할 수 있고 얼라인먼트 정밀도가 높으며 트랜지스터의 신뢰성을 향상시킨 오프셋 게이트 구조의 트랜지스터의 제조방법을 제공하는 것을 기본 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은 게이트전극과 소스영역 사이 및 게이트전극과 드레인영역 사이에 오프셋영역이 형성된 오프셋 게이트 구조의 트랜지스터의 제조방법으로서;절연재로 형성되거나 표면에 절연막이 있는 기판의 윗면에 반도체막, 게이트절연막 및 게이트전극을 이 순서대로 형성하는 공정;상기 게이트전극을 마스크로 하여 상기 반도체막에 불순물 이온을 주입하여, 반도체막중에 소스영역과 드레인영역을 형성하는 공정;상기 게이트전극과 게이트절연막 위에 포토레지스트 막을 형성하는 공정;상기 기판의 이면으로 부터 포토레지스트 막을 노광시켜 상기 게이트전극보다 폭이 좁은 포토레지스트 패턴을 형성하는 공정; 및 상기 포토레지스트 패턴을 마스크로 하여 상기 게이트전극의 양측면을 에칭함으로써, 상기 게이트전극과 상기 소스영역 사이 및 상기 게이트전극과 상기 드레인영역 사이에 소정 폭의 오프셋영역을 형성하는 공정;을 포함하는 트랜지스터 제조방법을 제공한다.
오프셋영역의 폭은 포토레지스트 막의 노광시간, 포토레지스트 막의 현상시간 또는 게이트전극의 에칭시간을 조정하여 제어할 수 있다.
또, 오프셋영역 형성 공정 이후에 게이트전극을 마스크로 하여 소스영역과 드레인영역에 주입된 불순물 이온의 농도보다 저농도로 반도체막에 불순물 이온들을 주입하면 LDD(Lightly Doped Drain) 구조를 얻을 수 있다. 따라서, 트랜지스터의 특성을 안정시킬 수 있다.
본 발명의 트랜지스터 제조방법에 의하면 불순물 이온주입시 게이트전극을 마스크로 사용하여 소스영역과 드레인영역을 형성하기 때문에, 소스영역과 드레인영역을 형성할 때 포토리소그래피 공정을 실행하지 않는다. 한편, 게이트전극의 측면을 에칭하는데 사용할 포토레지스트 패턴을 형성할 때는 포토리소그래피 공정이 행해진다. 그러나, 게이트전극을 마스크로 하여 포토레지스트를 패턴화하므로, 포토리소그래피 마스크를 형성할 필요는 없다. 그결과, 포토레지스트를 불순물 이온주입 마스크로 하여 소스영역과 드레인영역을 형성하는 제4A~4I도의 종래의 박막트랜지스터 제조방법에 비해, 포토레지스트 패턴화에 사용될 포토리소그래피 마스크의 수가 하나 줄어든다. 따라서, 비용이 감축된다. 또, 이온주입막으로서 포토레지스트 막을 사용하지 않기 때문에, 본 발명의 방법에 의하면 포토레지스트 막이 경화되어 제거되지 않는 문제는 걱정할 필요가 없다.
또, 양극산화법으로 오프셋영역을 얻는 제7A~7D도의 종래의 박막트랜지스터 제조방법과 달리, 본 발명의 방법에 의하면 이면 노광시간, 현상시간 또는 게이트 에칭시간을 조정하여 오프셋영역의 폭을 원하는대로 제어할 수 있으므로, 충분한 폭의 오프셋영역을 얻는다. 또, 오프셋영역이 쉽게 제어되기 때문에, ON 전류(Ion)를 높이지 않고도 OFF 전류(Ioff)를 강화시킬 수 있다. 또, 양극산화법을 이용하지 않으므로, 게이트전극의 재질이 제한되지 않는다.
또, 본 발명의 트랜지스터 제조방법에 의하면 이면노광을 이용한 셀프-얼라인먼트 방식에 의해 게이트전극의 폭을 좁히는데 사용되는 포토레지스트 패턴을 형성하기 때문에, 미세한 트랜지스터 구조에서도 오프셋영역을 정확하게 형성할 수 있으므로, 본 방법을 대형 표시장치에도 적용할 수 있다.
이하, 첨부 도면들을 참조하여 본 발명에 대해 자세헤 설명하면 다음과 같다.
[실시예 1]
제9A도는 본 발명의 제1실시예에 따른 제10A~10J도의 제조방법에 의해 제조된 박막트랜지스터의 평면도이고, 제9B도는 제9A도의 9B~9B선 단면도이다. 이하, 이들 도면들을 참조하여 본 실시예의 제조방법에 대해 설명한다.
먼저, 제10A도와 같이, 유리기판(11)상에 비정질반도체(a-Si) 막(12a)을 형성하되, 이 막은 진성반도체 막이고 CVD법이나 스퍼터링법 등에 의해 30~150㎚ 정도의 두께를 갖는다. 유리기판 대신에 절연막이 표면에 형성되어 있는 기판을 사용할 수도 있다.
이어서, 제10B도와 같이, 비정질반도체 막(12a)을 소정 형상으로 패턴화하고 엑시머레이저를 부분적으로 조사하여, 비정질반도체 막(12a)의 일부분을 다결정반도체(P-Si) 막(12b)으로 성장시킨다.
그후, 제10C도와 같이, SiO2 또는 다른 적당한 재료로 된 절연막(즉, 게이트절연막 13)을 TEOS(TetraEthyl OrthoSilicate)법, CVD법, 스퍼터링법 등에 의해 100㎚ 정도의 두께로 형성한다. 이어서, Ta, Nb, Al 등의 금속, n형이나 p형 불순물이 주입된 Si, 또는 ITO 등의 도전재를 사용해 두께 200㎚ 정도의 막을 게이트전극(14)으로 형성한다. 이 막을 포토리소그래피 등의 방법으로 게이트전극(14)으로 패턴화한다.이 공정에서 얻어진 게이트전극(14)의 폭(즉, 소스영역과 드레인영역 사이의 길이)은 최종적으로 얻어진 박막트랜지스터의 게이트전극의 설계폭보다 후에 형성될 오프셋영역의 폭만큼 크게 한다.
이어서, 제10D도와 같이, 게이트전극(14)을 마스크로 하여, 인 등의 5가 이온이나 붕소 등의 3가 이온들을 이온주입법으로 다결정반도체(P-Si) 막(12b)에 주입한다. 이온주입에 사용된 가속전압은 10~70㎸이고, 도스량은 1×1015~1×1017/㎠이다. 불순물 이온들을 주입한 결과, 소스영역(16a)과 드레인영역(16b)이 형성된다. 다음, 엑시머레이저를 기판에 조사하여 소스영역과 드레인영역 내의 이온들을 활성화 및 확산시킨다.
다음, 기판의 윗면 전체를 포토레지스트(1)로 코팅한다. 이어서, 제10E도와 같이, 게이트전극(14)을 마스크로 하여 포토레지스트(1)의 기판 반대쪽 면을 노광시킨다. 이때, 제10F도와 같이 포토레지스트(1)의 패턴을 게이트의 폭보다 좁게 하려면 노광시간을 평소보다 길게 한다. 노광시간을 조정하여 포토레지스트(1) 패턴의 폭을 변화시킬 수 있기 때문에, 게이트전극(14)의 폭을 확실히 제어할 수 있다. 포토레지스트 패턴은 현상기간을 조정하여도 제어될 수 있다. 또, 에칭시간을 조정하면 게이트전극(14)의 패턴도 제어할 수 있다.
다음, 포토레지스트(1) 패턴을 마스크로 하여 게이트전극(14)을 재차 에칭해 더 좁게 한다. 그결과, 제10G도와 같은 오프셋영역(10)이 형성된다. 게이트전극(14)의 각 측면은 약 0.5~2.0㎛ 에칭하는 것이 좋지만, 1.0~1.5㎛ 에칭하면 더 바람직하다. 이렇게 하여, OFF 특성이 우수하고 ON/OFF 전류비가 높은 트랜지스터가 얻어진다.
다음, 포토레지스트(1)를 제거한 뒤, SINx, SIO2또는 다른 적당한 재료로 된 절연막(15)을 기판 전체 위에 약 300~400㎚의 두께로 형성한다. 이어서, 제10H도와 같이, 이 절연막(15)과 게이트절연막(13)을 동시에 패턴화하여 콘택트홀(2)을 형성한다.
다음, 제10I도와 같이, A1이나 Mo 등의 금속재나 ITO 등의 도전재로 된 막을 500~600㎚의 두께로 퇴적시킨다. 이어서, 제10J도와 같이, 이 막을 소정의 형상으로 패턴화하여 소스전극(17)과 드레인전극(18)을 형성한다.
끝으로, 화소전극 기능을 하는 ITO 막 등의 투명도전막을 소정 패턴으로 형성하여, 제9A, 9B도와 같은 박막트랜지스터를 완성한다.
[실시예 2]
제11도는 본 발명의 제2 실시예에 따른 제12A~12B도의 제조방법에 의해 제조된 오프셋게이트 구조를 갖는 박막트랜지스터의 평면도이다. 이하, 이들 도면들을 참조하여 본 실시예의 제조방법에 대해 설명한다.
제2 실시예의 제조방법에서 오프셋영역(20)을 형성하기 까지의 단계들은 제1 실시예의 단계와 동일하므로, 이에 대한 설명은 생략한다.
오프셋영역(20)을 형성한 뒤, 소스영역(26a)과 드레인영역(26b)에 주입된 불순물과 동일한 불순물을 10~70㎸의 가속전압에서 1×1012~1×1015/㎠의 저농도로 이온주입한다. 저농도로 이온주입하면 오프셋영역(20)이 LDD(Lightly Doped Drain) 영역(4)으로 된다.
다음, 제1 실시예의 제조방법과 마찬가지로, 포토레지스트 막을 제거한 뒤, SiNx, SiO2 또는 다른 적당한 재료로 된 절연막(25)을 기판 전체 위에 약 300~400㎚의 두께로 형성한다. 이어서, 이 절연막(25)과 게이트절연막(23)을 동시에 패턴화하여 콘택트홀(2)을 형성한다. 다음, A1이나 Mo 등의 금속재나 ITO 등의 도전재로 된 막을 500~600㎚의 두께로 퇴적시킨뒤, 소정의 형상으로 패턴화하여 소스전극(27)과 드레인전극(28)을 형성한다. 끝으로, 화소전극(29) 기능을 하는 ITO 막 등의 투명도 전막을 소정 패턴으로 형성하여, 제11도와 같은 박막트랜지스터를 완성한다.

Claims (6)

  1. 게이트전극과 소스영역 사이 및 게이트전극과 드레인영역 사이에 오프셋영역이 형성된 오프셋 게이트 구조의 트랜지스터의 제조방법이 있어서;절연재로 형성되거나 표면에 절연막이 있는 기판의 윗면에 반도체막, 게이트절연막 및 게이트전극을 이 순서대로 형성하는 공정;상기 게이트전극을 마스크로하여 상기 반도체막에 불순물 이온을 주입하여, 반도체막중에 소스영역과 드레인영역을 형성하는 공정;상기 게이트전극과 게이트절연막 위에 포토레지스트 막을 형성하는 공정;상기 기판의 이면으로 부터 상기 포토레지스트 막을 노광시켜 상기 게이트전극보다 폭이 좁은 포토레지스트 패턴을 형성하는공정; 및 상기 포토레지스트 패턴을 마스크로 하여 상기 게이트전극의 양측면을 에칭함으로써, 상기 게이트전극과 상기 소스영역 사이 및 상기 게이트전극과 상기 트레인영역 사이에 소정 폭의 오프셋영역을 형성하는 공정;을 포함하는 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 반도체막이 진성반도체 막인 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 포토레지스트 막의 노광시간을 조정하여 상기 오프셋영역의 폭을 제어하는 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 포토레지스트 막의 현상시간을 조정하여 상기 오프셋영역의 폭을 제어하는 트랜지스터 제조방법.
  5. 제1항에 있어서, 상기 게이트전극의 에칭시간을 조정하여 상기 오프셋영역의 폭을 제어하는 트랜지스터 제조방법.
  6. 제1항에 있어서, 상기 오프셋영역의 형성공정 이후에, 상기 게이트전극을 마스크로 하여 상기 소스영역과 드레인영역에 주입된 불순물 이온의 농도보다 저농도로 상기 반도체막에 불순물 이온들을 주입하는 공정을 더 포함하는 트랜지스터 제조방법.
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