JPH07176750A - 薄膜トランジスターの製造方法 - Google Patents
薄膜トランジスターの製造方法Info
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- JPH07176750A JPH07176750A JP5320135A JP32013593A JPH07176750A JP H07176750 A JPH07176750 A JP H07176750A JP 5320135 A JP5320135 A JP 5320135A JP 32013593 A JP32013593 A JP 32013593A JP H07176750 A JPH07176750 A JP H07176750A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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Abstract
(57)【要約】
【目的】 薄膜トランジスターのオフセットゲートの形
成を精度良く、マスク枚数の増加をせずに達成する。 【構成】 ゲート電極をマスクとして不純物イオンの注
入を行い、その後、このゲート電極の裏面からゲート上
のフォトレジストの露光を行うセルフアライメント方式
によりゲート電極より細らせたレジストパターンを形成
する。さらに、ゲート電極のエッチングを行うことによ
り、ゲート電極を細らすことによりオフセットゲート構
造を形成する。
成を精度良く、マスク枚数の増加をせずに達成する。 【構成】 ゲート電極をマスクとして不純物イオンの注
入を行い、その後、このゲート電極の裏面からゲート上
のフォトレジストの露光を行うセルフアライメント方式
によりゲート電極より細らせたレジストパターンを形成
する。さらに、ゲート電極のエッチングを行うことによ
り、ゲート電極を細らすことによりオフセットゲート構
造を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス型ＬＣＤの液晶の駆動に用いられる薄膜トランジスタ
ーに関し、特にオフセット領域を有する薄膜トランジス
ターに関するものである。
ス型ＬＣＤの液晶の駆動に用いられる薄膜トランジスタ
ーに関し、特にオフセット領域を有する薄膜トランジス
ターに関するものである。
【０００２】
【従来の技術】近年、平面デイスプレイ等の画像表示素
子への応用を目的とした薄膜トランジスター（ＴＦＴ）
の開発が活発に行われている。アクティブマトリックス
型ＬＣＤ等に用いられる薄膜トランジスターには、高移
動度、高いＯＮ電流／ＯＦＦ電流比、高耐圧、素子サイ
ズの縮小等が要求される。
子への応用を目的とした薄膜トランジスター（ＴＦＴ）
の開発が活発に行われている。アクティブマトリックス
型ＬＣＤ等に用いられる薄膜トランジスターには、高移
動度、高いＯＮ電流／ＯＦＦ電流比、高耐圧、素子サイ
ズの縮小等が要求される。
【０００３】多結晶半導体ＴＦＴは非晶質半導体膜を用
いた場合と比べ高性能・高信頼性等の長所があるが、製
膜に高温を要するという短所がある。そこで、高温プロ
セスを得ずに多結晶半導体膜を得ることが出来るレーザ
ー光照射による非晶質半導体膜の結晶化技術の研究・応
用が盛んに行われている。
いた場合と比べ高性能・高信頼性等の長所があるが、製
膜に高温を要するという短所がある。そこで、高温プロ
セスを得ずに多結晶半導体膜を得ることが出来るレーザ
ー光照射による非晶質半導体膜の結晶化技術の研究・応
用が盛んに行われている。
【０００４】図９に一般的な多結晶半導体膜を用いた薄
膜トランジスターの断面図を示す。図１０Ａ〜図１０Ｈ
に図９の製造工程を示し、以下にこれらの図をもとに製
造工程を述べる。まず、ガラス基板６１上に非晶質半導
体膜（α−Ｓｉ）６２ａを成膜し所定の形状にパターニ
ングを行う（図１０Ａ、図１０Ｂ）。引き続きエキシマ
レーザーの部分的照射等で非晶質半導体膜の一部分を多
結晶半導体膜（Р−Ｓｉ）６２ｂに成長させその部分だ
けを残す。次にゲート絶縁膜６３及び金属膜６４Ａを成
膜する（図１０Ｃ）。次に金属膜６４Ａを所定の形状に
パターニングしてゲート電極６４を形成し、このゲート
電極６４をイオン注入マスクにして不純物イオンを注入
し、ソース領域６６ａ・ドレイン領域６６ｂを形成する
（図１０Ｄ、図１０Ｅ）。引き続きエキシマレーザーの
部分的照射等により活性化を行ってイオンを拡散する。
次に層間絶縁膜６５を成膜し、層間絶縁膜６５及びゲー
ト絶縁膜６３を同時に所定の形状にパターニングを行い
コンタクトホールを形成し（図１０Ｆ）、その後ソース
・ドレイン電極となる金属膜を成膜し、パターニングに
よりソース電極６７とドレイン電極６８を形成する（図
１０Ｇ、図１０Ｈ）。最後に、画素電極６９をＩＴＯ等
の透明導電膜で所定の形状に形成すれば、一般的な薄膜
トランジスターが得られる。
膜トランジスターの断面図を示す。図１０Ａ〜図１０Ｈ
に図９の製造工程を示し、以下にこれらの図をもとに製
造工程を述べる。まず、ガラス基板６１上に非晶質半導
体膜（α−Ｓｉ）６２ａを成膜し所定の形状にパターニ
ングを行う（図１０Ａ、図１０Ｂ）。引き続きエキシマ
レーザーの部分的照射等で非晶質半導体膜の一部分を多
結晶半導体膜（Р−Ｓｉ）６２ｂに成長させその部分だ
けを残す。次にゲート絶縁膜６３及び金属膜６４Ａを成
膜する（図１０Ｃ）。次に金属膜６４Ａを所定の形状に
パターニングしてゲート電極６４を形成し、このゲート
電極６４をイオン注入マスクにして不純物イオンを注入
し、ソース領域６６ａ・ドレイン領域６６ｂを形成する
（図１０Ｄ、図１０Ｅ）。引き続きエキシマレーザーの
部分的照射等により活性化を行ってイオンを拡散する。
次に層間絶縁膜６５を成膜し、層間絶縁膜６５及びゲー
ト絶縁膜６３を同時に所定の形状にパターニングを行い
コンタクトホールを形成し（図１０Ｆ）、その後ソース
・ドレイン電極となる金属膜を成膜し、パターニングに
よりソース電極６７とドレイン電極６８を形成する（図
１０Ｇ、図１０Ｈ）。最後に、画素電極６９をＩＴＯ等
の透明導電膜で所定の形状に形成すれば、一般的な薄膜
トランジスターが得られる。
【０００５】しかし、多結晶半導体薄膜を用いて薄膜ト
ランジスターを形成した場合、ＯＮ電流は比較的大きい
値が得られるが、多結晶半導体薄膜中に多くのトラップ
準位が局在しているため、このトラップ準位を介してか
なり多くのＯＦＦ電流が流れてしまい、データの保持特
性を悪化させている。したがって、ＯＦＦ電流を小さく
抑えることが急務となっている。
ランジスターを形成した場合、ＯＮ電流は比較的大きい
値が得られるが、多結晶半導体薄膜中に多くのトラップ
準位が局在しているため、このトラップ準位を介してか
なり多くのＯＦＦ電流が流れてしまい、データの保持特
性を悪化させている。したがって、ＯＦＦ電流を小さく
抑えることが急務となっている。
【０００６】そこで、ＴＦＴの高いＯＮ電流／ＯＦＦ電
流比、高耐圧化を実現させるために、薄膜トランジスタ
ーのソース・ドレイン領域とゲート電極の間にオフセッ
ト領域を設け、ソース領域とドレイン領域との間に形成
されるＰＮ接合部の電界集中を緩和することにより、Ｏ
ＦＦ電流の低減をはかる試みが行われている。
流比、高耐圧化を実現させるために、薄膜トランジスタ
ーのソース・ドレイン領域とゲート電極の間にオフセッ
ト領域を設け、ソース領域とドレイン領域との間に形成
されるＰＮ接合部の電界集中を緩和することにより、Ｏ
ＦＦ電流の低減をはかる試みが行われている。
【０００７】図７Ａに多結晶半導体膜を用いオフセット
ゲート構造を持つ一般的な薄膜トランジスターの平面図
を示す。図７Ｂに図７ＡのＡ−Ａ線に沿った断面図を示
す。図８Ａ〜図８Ｉに図７Ｂの製造工程を示し、以下に
これらの図をもとに製造工程を述べる。まず、ガラス基
板５１上に非晶質半導体膜（α−Ｓｉ）５２ａを成膜し
所定の形状にパターニングを行う（図８Ａ、図８Ｂ）。
次にエキシマレーザーの部分的照射等で非晶質半導体膜
を多結晶半導体膜（Р−Ｓｉ）５２ｂに成長させる。次
にゲート絶縁膜５３及び金属膜５４ａを成膜する（図８
Ｃ）。次に金属膜５４ａを所定の形状にパターニングを
行い、ゲート電極５４を形成する。イオン注入マスクを
フォトレジスト膜１で形成し、レジスト膜１上から不純
物イオンを注入を行い、ソース領域５６ａ・ドレイン領
域５６ｂを形成する（図８Ｄ、図８Ｅ、図８Ｆ）。イオ
ン注入マスクのフォトレジスト膜１をはがしてしまえ
ば、オフセット領域５０を得ることができる（図８
Ｆ）。その後エキシマレーザーの照射等により活性化を
行ってイオンを拡散する。次に層間絶縁膜５５を成膜
し、層間絶縁膜５５及びゲート絶縁膜５３を同時に所定
の形状にパターニングを行いコンタクトホール２を形成
する（図８Ｇ）。その後ソース・ドレイン電極となる金
属膜を成膜し、ソース電極５７とドレイン電極５８を形
成する（図８Ｈ、図８Ｉ）。最後に、画素電極５９をＩ
ＴＯ等の透明導電膜で所定の形状に形成すれば、一般的
なオフセット領域を有する薄膜トランジスターが得られ
る。
ゲート構造を持つ一般的な薄膜トランジスターの平面図
を示す。図７Ｂに図７ＡのＡ−Ａ線に沿った断面図を示
す。図８Ａ〜図８Ｉに図７Ｂの製造工程を示し、以下に
これらの図をもとに製造工程を述べる。まず、ガラス基
板５１上に非晶質半導体膜（α−Ｓｉ）５２ａを成膜し
所定の形状にパターニングを行う（図８Ａ、図８Ｂ）。
次にエキシマレーザーの部分的照射等で非晶質半導体膜
を多結晶半導体膜（Р−Ｓｉ）５２ｂに成長させる。次
にゲート絶縁膜５３及び金属膜５４ａを成膜する（図８
Ｃ）。次に金属膜５４ａを所定の形状にパターニングを
行い、ゲート電極５４を形成する。イオン注入マスクを
フォトレジスト膜１で形成し、レジスト膜１上から不純
物イオンを注入を行い、ソース領域５６ａ・ドレイン領
域５６ｂを形成する（図８Ｄ、図８Ｅ、図８Ｆ）。イオ
ン注入マスクのフォトレジスト膜１をはがしてしまえ
ば、オフセット領域５０を得ることができる（図８
Ｆ）。その後エキシマレーザーの照射等により活性化を
行ってイオンを拡散する。次に層間絶縁膜５５を成膜
し、層間絶縁膜５５及びゲート絶縁膜５３を同時に所定
の形状にパターニングを行いコンタクトホール２を形成
する（図８Ｇ）。その後ソース・ドレイン電極となる金
属膜を成膜し、ソース電極５７とドレイン電極５８を形
成する（図８Ｈ、図８Ｉ）。最後に、画素電極５９をＩ
ＴＯ等の透明導電膜で所定の形状に形成すれば、一般的
なオフセット領域を有する薄膜トランジスターが得られ
る。
【０００８】しかし、図７Ａ及び図８Ａ〜図８Ｉのよう
な製造方法のオフセット領域を有する薄膜トランジスタ
ーでは、レジスト膜をマスクにしてイオン注入を行うの
場合だが、オフセット領域の制御が難しくアライメント
の精度が高くないと実現しない。
な製造方法のオフセット領域を有する薄膜トランジスタ
ーでは、レジスト膜をマスクにしてイオン注入を行うの
場合だが、オフセット領域の制御が難しくアライメント
の精度が高くないと実現しない。
【０００９】そこで、特開平４−３６０５８０，４−３
６０５８１等に記載されているようなオフセット領域を
有する薄膜トランジスターの製造方法が発明されてい
る。
６０５８１等に記載されているようなオフセット領域を
有する薄膜トランジスターの製造方法が発明されてい
る。
【００１０】図４Ｂに特開平４−３６０８０の断面図を
示し、図６Ａ〜図６Ｄに図４Ｂのオフセット部分の製造
工程を示す。ゲート電極４４になる金属膜の成膜までの
製造工程は図８Ａ図〜図８Ｃまで同じ工程をへて次にゲ
ート電極４４を所定の形状にパターニングを行う。次に
ゲート電極４４をイオン注入マスクとして不純物を注入
しソース領域４６ａとドレイン領域４６ｂを形成する
（図６Ａ、図６Ｂ、図６Ｃ）。次にゲート電極４４を陽
極酸化法を用いて陽極酸化膜３を形成しゲート電極４４
を細くすることにより、オフセット領域４０が形成され
る（図６Ｄ）。以下エキシマレーザーの照射等により活
性化を行ってイオンを拡散し、層間絶縁膜４５を成膜し
層間絶縁膜４５及びゲート絶縁膜４３を同時に所定の形
状にパターニングを行いコンタクトホール２を形成し、
その後ソース・ドレイン電極となる金属膜を成膜後ソー
ス電極４７とドレイン電極４８を所定の形状にパターニ
ングを行えば、図４Ｂに示すような特開平４−３６０８
０のオフセット領域を有する薄膜トランジスターが得ら
れる。
示し、図６Ａ〜図６Ｄに図４Ｂのオフセット部分の製造
工程を示す。ゲート電極４４になる金属膜の成膜までの
製造工程は図８Ａ図〜図８Ｃまで同じ工程をへて次にゲ
ート電極４４を所定の形状にパターニングを行う。次に
ゲート電極４４をイオン注入マスクとして不純物を注入
しソース領域４６ａとドレイン領域４６ｂを形成する
（図６Ａ、図６Ｂ、図６Ｃ）。次にゲート電極４４を陽
極酸化法を用いて陽極酸化膜３を形成しゲート電極４４
を細くすることにより、オフセット領域４０が形成され
る（図６Ｄ）。以下エキシマレーザーの照射等により活
性化を行ってイオンを拡散し、層間絶縁膜４５を成膜し
層間絶縁膜４５及びゲート絶縁膜４３を同時に所定の形
状にパターニングを行いコンタクトホール２を形成し、
その後ソース・ドレイン電極となる金属膜を成膜後ソー
ス電極４７とドレイン電極４８を所定の形状にパターニ
ングを行えば、図４Ｂに示すような特開平４−３６０８
０のオフセット領域を有する薄膜トランジスターが得ら
れる。
【００１１】図４Ａに特開平４−３６０５８１の断面図
を示し、図５Ａ〜図５Ｅに図４Ａのオフセット部分の製
造工程を示し、以下にこれらの図を元に製造工程を示
す。ゲート電極３４になる金属膜の成膜までの製造工程
は図８Ａ〜図８Ｃまで同じ工程をへて次にゲート電極３
４を所定の形状にパターニングを行う。次にゲート電極
３４とゲート電極３４のパターニングに使用したレジス
ト膜１をイオン注入マスクとして不純物を注入しソース
領域３６ａとドレイン領域３６ｂを形成する（図５Ａ、
図５Ｂ、図５Ｃ）。次にそのままの状態でゲート電極３
４の側面をウェットエッチングすることによりゲート電
極３４が細くなり、オフセット領域３０が形成される
（図５Ｄ，図５Ｅ）。以下エキシマレーザーの照射等に
より活性化を行ってイオンを拡散し、層間絶縁膜３５を
成膜し層間絶縁膜３５及びゲート絶縁膜３３を同時に所
定の形状にパターニングを行いコンタクトホール２を形
成し、その後ソース・ドレイン電極となる金属膜を成膜
後ソース電極３７とドレイン電極３８を所定の形状にパ
ターニングを行えば、図４Ａに示すような特開平４−３
６０５８１のオフセット領域を有する薄膜トランジスタ
ーが得られる。
を示し、図５Ａ〜図５Ｅに図４Ａのオフセット部分の製
造工程を示し、以下にこれらの図を元に製造工程を示
す。ゲート電極３４になる金属膜の成膜までの製造工程
は図８Ａ〜図８Ｃまで同じ工程をへて次にゲート電極３
４を所定の形状にパターニングを行う。次にゲート電極
３４とゲート電極３４のパターニングに使用したレジス
ト膜１をイオン注入マスクとして不純物を注入しソース
領域３６ａとドレイン領域３６ｂを形成する（図５Ａ、
図５Ｂ、図５Ｃ）。次にそのままの状態でゲート電極３
４の側面をウェットエッチングすることによりゲート電
極３４が細くなり、オフセット領域３０が形成される
（図５Ｄ，図５Ｅ）。以下エキシマレーザーの照射等に
より活性化を行ってイオンを拡散し、層間絶縁膜３５を
成膜し層間絶縁膜３５及びゲート絶縁膜３３を同時に所
定の形状にパターニングを行いコンタクトホール２を形
成し、その後ソース・ドレイン電極となる金属膜を成膜
後ソース電極３７とドレイン電極３８を所定の形状にパ
ターニングを行えば、図４Ａに示すような特開平４−３
６０５８１のオフセット領域を有する薄膜トランジスタ
ーが得られる。
【００１２】
【発明が解決しようとする課題】ところが、上記に述べ
ている図７Ａ及び図７Ｂのような薄膜トランジスター
は、製造工程で不純物イオン注入マスクを形成するため
に、フォトリソ工程を一回設ける必要があり製造コスト
が割高となってしまう。また、不純物イオン注入マスク
をフォトレジスト膜で形成するためにフォトリソ工程を
行うが、このときのアライメント精度が高くないとオフ
セット領域を制御するのが困難になる。その上、不純物
イオン注入時にイオン注入マスクのフォトレジスト膜が
硬化してしまってレジスト膜がはがれなくなってしまう
問題もある。
ている図７Ａ及び図７Ｂのような薄膜トランジスター
は、製造工程で不純物イオン注入マスクを形成するため
に、フォトリソ工程を一回設ける必要があり製造コスト
が割高となってしまう。また、不純物イオン注入マスク
をフォトレジスト膜で形成するためにフォトリソ工程を
行うが、このときのアライメント精度が高くないとオフ
セット領域を制御するのが困難になる。その上、不純物
イオン注入時にイオン注入マスクのフォトレジスト膜が
硬化してしまってレジスト膜がはがれなくなってしまう
問題もある。
【００１３】また、図６Ａの特開平４−３６０８０のよ
うな薄膜トランジスターは、陽極酸化法を用いてオフセ
ット領域を形成するが、陽極酸化膜の膜厚は限られてお
り十分なオフセット領域の幅を得るには、陽極酸化膜の
膜厚を厚くする必要があり、陽極酸化膜の膜厚を厚くす
るとゲート電極の膜厚が薄くなりうまく電流が流れにく
くなる。又、陽極酸化膜はゲート電極の側面だけでなく
上面にも形成されるので層間膜の膜厚が厚くなりソース
・ドレイン電極の断線も起きる可能性が大きくなる。そ
の上、ゲート電極の陽極酸化によってオフセット領域を
形成するので、ゲート電極の材料が限定されてしまう。
うな薄膜トランジスターは、陽極酸化法を用いてオフセ
ット領域を形成するが、陽極酸化膜の膜厚は限られてお
り十分なオフセット領域の幅を得るには、陽極酸化膜の
膜厚を厚くする必要があり、陽極酸化膜の膜厚を厚くす
るとゲート電極の膜厚が薄くなりうまく電流が流れにく
くなる。又、陽極酸化膜はゲート電極の側面だけでなく
上面にも形成されるので層間膜の膜厚が厚くなりソース
・ドレイン電極の断線も起きる可能性が大きくなる。そ
の上、ゲート電極の陽極酸化によってオフセット領域を
形成するので、ゲート電極の材料が限定されてしまう。
【００１４】次に図４Ａの特開平４−３６０８１のよう
な薄膜トランジスターは、上記にもあるように不純物イ
オン注入時にイオン注入マスクのフォトレジスト膜が硬
化してしまってレジスト膜がはがれなくなってしまう問
題がある。又、ゲート電極の側面をウェットエッチング
するのに高度な技術が求められ、オフセット領域の制御
が困難である。
な薄膜トランジスターは、上記にもあるように不純物イ
オン注入時にイオン注入マスクのフォトレジスト膜が硬
化してしまってレジスト膜がはがれなくなってしまう問
題がある。又、ゲート電極の側面をウェットエッチング
するのに高度な技術が求められ、オフセット領域の制御
が困難である。
【００１５】本発明は上記欠点を改善してマスク枚数を
低減し、アライメント精度に優れ、信頼性の高いオフセ
ットゲートのトランジスターを提供することを目的とす
る。
低減し、アライメント精度に優れ、信頼性の高いオフセ
ットゲートのトランジスターを提供することを目的とす
る。
【００１６】
【課題を解決する為の手段】本発明の薄膜トランジスタ
ーは、ゲート電極を不純物イオンの注入マスクとして不
純物イオンを注入した後に、フォトレジスト膜を表面に
塗布し、このフォトレジストを基板の裏面から露光し、
この露光時間を長くすることによりゲート電極よりフォ
トレジスト膜のパターンを細く形成し、その後このフォ
トレジスト膜のパターンで再度ゲート電極をエッチング
する。これによりゲート電極幅を細く形成することがで
き、オフセット領域を作製する事ができる。また、露光
時間以外に、フォトレジストの現像時間、ゲート電極の
エッチング時間を調節することによっても、ゲート電極
のパターンを細らせ、オフセット領域を作成することが
できる。
ーは、ゲート電極を不純物イオンの注入マスクとして不
純物イオンを注入した後に、フォトレジスト膜を表面に
塗布し、このフォトレジストを基板の裏面から露光し、
この露光時間を長くすることによりゲート電極よりフォ
トレジスト膜のパターンを細く形成し、その後このフォ
トレジスト膜のパターンで再度ゲート電極をエッチング
する。これによりゲート電極幅を細く形成することがで
き、オフセット領域を作製する事ができる。また、露光
時間以外に、フォトレジストの現像時間、ゲート電極の
エッチング時間を調節することによっても、ゲート電極
のパターンを細らせ、オフセット領域を作成することが
できる。
【００１７】また、本発明は上記オフセット領域を形成
した後、該ゲート電極をマスクとして、ソース・ドレイ
ン領域と不純物を低濃度でイオン注入することによりＬ
ＤＤ構造を得る。
した後、該ゲート電極をマスクとして、ソース・ドレイ
ン領域と不純物を低濃度でイオン注入することによりＬ
ＤＤ構造を得る。
【００１８】
【作用】本発明の薄膜トランジスターは、ゲート電極を
不純物イオンの注入マスクとして使用するため、図７Ａ
に示す薄膜トランジスターの製造方法に比べ不純物イオ
ンの注入マスクを形成する必要がなくフォトリソマスク
が１枚減りコストダウンにつながり、注入マスクのフォ
トレジスト膜が硬化してはがれなくなることもない。
又、裏面露光時間、現像時間およびゲートエッチング時
間の調節によりオフセット領域の幅を十分に取ることが
できるので、特開平４−３６０８０（図４Ｂ），４−３
６０８１（図４Ａ）等に記載されているようなオフセッ
ト領域を有する薄膜トランジスターの問題となってい
た、オフセット領域の十分な幅が得られないということ
もなく、又オフセット領域の制御が安易なのでＩｏｎを
下げずにＩｏｆｆを下げることができる。ゲート電極の
材料も陽極酸化膜を使用しないので限定されずに形成す
る事ができる。裏面露光を利用するセルフアライン方式
によりゲート電極を細くするためのフォトレジストパタ
ーンを形成するので、微細なトランジスター構造におい
ても精度の良いオフセット領域が形成出来、大面積ディ
スプレイにも適用可能である。
不純物イオンの注入マスクとして使用するため、図７Ａ
に示す薄膜トランジスターの製造方法に比べ不純物イオ
ンの注入マスクを形成する必要がなくフォトリソマスク
が１枚減りコストダウンにつながり、注入マスクのフォ
トレジスト膜が硬化してはがれなくなることもない。
又、裏面露光時間、現像時間およびゲートエッチング時
間の調節によりオフセット領域の幅を十分に取ることが
できるので、特開平４−３６０８０（図４Ｂ），４−３
６０８１（図４Ａ）等に記載されているようなオフセッ
ト領域を有する薄膜トランジスターの問題となってい
た、オフセット領域の十分な幅が得られないということ
もなく、又オフセット領域の制御が安易なのでＩｏｎを
下げずにＩｏｆｆを下げることができる。ゲート電極の
材料も陽極酸化膜を使用しないので限定されずに形成す
る事ができる。裏面露光を利用するセルフアライン方式
によりゲート電極を細くするためのフォトレジストパタ
ーンを形成するので、微細なトランジスター構造におい
ても精度の良いオフセット領域が形成出来、大面積ディ
スプレイにも適用可能である。
【００１９】
（実施例１）図１Ａは、本発明の薄膜トランジスターの
平面図を示す。図１Ｂは図１ＡのＡ−Ａ線に沿った断面
図を示す。図２Ａ〜図２Ｊに本発明の薄膜トランジスタ
ーの製造工程を示し、以下にこれらの図をもとに製造工
程を述べる。
平面図を示す。図１Ｂは図１ＡのＡ−Ａ線に沿った断面
図を示す。図２Ａ〜図２Ｊに本発明の薄膜トランジスタ
ーの製造工程を示し、以下にこれらの図をもとに製造工
程を述べる。
【００２０】まず、ガラス基板又は絶縁膜を成膜した基
板１１上に、非晶質半導体膜（α−Ｓｉ）１２ａをスパ
ッタリング法により３０〜１５０ｎｍ程度の厚さに成膜
し、所定の形状にパターニングを行う（図２Ａ、図２
Ｂ）。次にエキシマレーザーの部分的照射等によって非
晶質半導体膜を部分的に多結晶半導体膜（Ｐ−Ｓｉ）１
２ｂに成長させる。次に、ＳｉＯ2等の絶縁膜(ゲート絶
縁膜)１３をＴＥＯＳ，ＣＶＤ，スパッタリング等で１
００ｎｍ程度の厚さに成膜する（図２Ｃ）。続いてこの
絶縁膜１３上に、ゲート電極１４として、ｎ型又はｐ型
に不純物を注入したＳｉ、Ｔａ，Ｎｂ，Ａｌ等の金属、
又はＩＴＯ等の導電性材料を厚さ２００ｎｍ程度成膜
し、ホトリソ法等により所定の形状にパターニングして
ゲート電極１４を形成する。このときのゲート電極１４
の幅即ちソース電極ドレイン電極の方向は、最後に得ら
れるＴＦＴのゲート電極の設計幅よりオフセットの大き
さ分だけ太めに形成する。続いてイオン注入法により、
ゲート電極１４をイオン注入マスクにして、多結晶半導
体膜（Ｐ−Ｓｉ）１２ｂに、リンに代表される５価の元
素又はボロンに代表される３価の元素を、加速電圧：１
０ｋＶ〜７０ｋＶ、ドーズ量：１×１０15／ｃｍ2〜１
×１０17／ｃｍ2の条件でドーピングし、ソース領域１
６ａ・ドレイン領域１６ｂを形成する（図２Ｄ）。次
に、エキシマレーザーの照射等により活性化を行い、ソ
ース・ドレイン領域の不純物イオンの拡散を行う。
板１１上に、非晶質半導体膜（α−Ｓｉ）１２ａをスパ
ッタリング法により３０〜１５０ｎｍ程度の厚さに成膜
し、所定の形状にパターニングを行う（図２Ａ、図２
Ｂ）。次にエキシマレーザーの部分的照射等によって非
晶質半導体膜を部分的に多結晶半導体膜（Ｐ−Ｓｉ）１
２ｂに成長させる。次に、ＳｉＯ2等の絶縁膜(ゲート絶
縁膜)１３をＴＥＯＳ，ＣＶＤ，スパッタリング等で１
００ｎｍ程度の厚さに成膜する（図２Ｃ）。続いてこの
絶縁膜１３上に、ゲート電極１４として、ｎ型又はｐ型
に不純物を注入したＳｉ、Ｔａ，Ｎｂ，Ａｌ等の金属、
又はＩＴＯ等の導電性材料を厚さ２００ｎｍ程度成膜
し、ホトリソ法等により所定の形状にパターニングして
ゲート電極１４を形成する。このときのゲート電極１４
の幅即ちソース電極ドレイン電極の方向は、最後に得ら
れるＴＦＴのゲート電極の設計幅よりオフセットの大き
さ分だけ太めに形成する。続いてイオン注入法により、
ゲート電極１４をイオン注入マスクにして、多結晶半導
体膜（Ｐ−Ｓｉ）１２ｂに、リンに代表される５価の元
素又はボロンに代表される３価の元素を、加速電圧：１
０ｋＶ〜７０ｋＶ、ドーズ量：１×１０15／ｃｍ2〜１
×１０17／ｃｍ2の条件でドーピングし、ソース領域１
６ａ・ドレイン領域１６ｂを形成する（図２Ｄ）。次
に、エキシマレーザーの照射等により活性化を行い、ソ
ース・ドレイン領域の不純物イオンの拡散を行う。
【００２１】次に、基板表面にフォトレジスト１を全面
に塗布し、基板裏面よりゲート電極１４をマスクとして
露光を行う（図２Ｅ）。この時、ホトレジストのパター
ンをゲート幅より細く形成するために、露光時間を通常
より長くする。（図２Ｆ、図２Ｇ）。また露光時間を制
御し、フォトレジスト１のパターンの幅を任意に変える
ことができるので、ゲート電極１４の幅を制御すること
ができる。フォトレジストのパターンの制御は、現像時
間によっても出来る。また、ゲート電極のパターンはエ
ッチング時間によっても制御出来る。次に、フォトレジ
スト１のパターンをマスクとしてゲート電極１４を再度
エッチングを行い、ゲート電極１４を細くすることによ
り、オフセット領域１０を形成する。最終的には、ゲー
ト電極１４を片側０.５〜２.０μｍ程度の細く形成する
ことが望ましい。特に、１.０〜１.５μｍが望ましく、
オフ特性に優れ、オン・オフ比の良好なトランジスター
が得られる（図２Ｇ）。続いて、層間絶縁膜１５とし
て、基板全体をＴＥＯＳ，ＣＶＤ，スパッタリング等で
ＳｉＮｘ又はＳiＯ2等を３００〜４００ｎｍ程度成膜
し、層間絶縁膜１５及びゲート絶縁膜１３を同時に所定
の形状にパターニングを行い、コンタクトホール２を形
成する（図２Ｈ）。次に、Ａｌ，Ｍｏ等の金属又はＩＴ
Ｏ等の導電性材料を５００〜６００ｎｍ程度成膜し所定
の形状にパターニングを行い、ソース電極１７・ドレイ
ン電極１８を形成する（図２Ｉ、図２Ｊ）。最後に、画
素電極１９をＩＴＯ等の透明導電膜で所定の形状に形成
すれば、本発明の実施例１のトランジスターが完成す
る。
に塗布し、基板裏面よりゲート電極１４をマスクとして
露光を行う（図２Ｅ）。この時、ホトレジストのパター
ンをゲート幅より細く形成するために、露光時間を通常
より長くする。（図２Ｆ、図２Ｇ）。また露光時間を制
御し、フォトレジスト１のパターンの幅を任意に変える
ことができるので、ゲート電極１４の幅を制御すること
ができる。フォトレジストのパターンの制御は、現像時
間によっても出来る。また、ゲート電極のパターンはエ
ッチング時間によっても制御出来る。次に、フォトレジ
スト１のパターンをマスクとしてゲート電極１４を再度
エッチングを行い、ゲート電極１４を細くすることによ
り、オフセット領域１０を形成する。最終的には、ゲー
ト電極１４を片側０.５〜２.０μｍ程度の細く形成する
ことが望ましい。特に、１.０〜１.５μｍが望ましく、
オフ特性に優れ、オン・オフ比の良好なトランジスター
が得られる（図２Ｇ）。続いて、層間絶縁膜１５とし
て、基板全体をＴＥＯＳ，ＣＶＤ，スパッタリング等で
ＳｉＮｘ又はＳiＯ2等を３００〜４００ｎｍ程度成膜
し、層間絶縁膜１５及びゲート絶縁膜１３を同時に所定
の形状にパターニングを行い、コンタクトホール２を形
成する（図２Ｈ）。次に、Ａｌ，Ｍｏ等の金属又はＩＴ
Ｏ等の導電性材料を５００〜６００ｎｍ程度成膜し所定
の形状にパターニングを行い、ソース電極１７・ドレイ
ン電極１８を形成する（図２Ｉ、図２Ｊ）。最後に、画
素電極１９をＩＴＯ等の透明導電膜で所定の形状に形成
すれば、本発明の実施例１のトランジスターが完成す
る。
【００２２】（実施例２）図３Ａは、本発明の他の実施
例の薄膜トランジスターの断面図を示す。図３Ｂ〜図３
Ｃに本実施例の薄膜トランジスターの製造工程を示し、
以下にこれらの図をもとに製造工程を述べる。図３Ａの
オフセット領域を形成するまでは実施例１と同じである
（図２Ａ〜図２Ｇ）。次に、ソース領域２６ａとドレイ
ン領域２６ｂと同じ不純物を加速電圧：１０ｋＶ〜７０
ｋＶ、ドーズ量：１×１０12／ｃｍ2〜１×１０15／ｃ
ｍ2の低濃度でイオン注入を行う（図３Ｂ）。低濃度で
イオン注入を行うことによりオフセット領域２０であっ
た部分がＬＤＤ（Lightly Doped Dorain）領域４となる
（図３Ｃ）。その後、層間絶縁膜２５として、基板全体
をＴＥＯＳ，ＣＶＤ，スパッタリング等でＳｉＮｘ又は
ＳiＯ2等を３００〜４００ｎｍ程度成膜し、層間絶縁膜
２５及びゲート絶縁膜２３を同時に所定の形状にパター
ニングを行い、コンタクトホール２を形成する。次に、
Ａｌ，Ｍｏ等の金属又はＩＴＯ等の導電性材料を５００
〜６００ｎｍ程度成膜し所定の形状にパターニングを行
い、ソース電極２７・ドレイン電極２８を形成する。最
後に、画素電極２９をＩＴＯ等の透明導電膜で所定の形
状に形成すれば、本発明の実施例２のトランジスターが
完成する。
例の薄膜トランジスターの断面図を示す。図３Ｂ〜図３
Ｃに本実施例の薄膜トランジスターの製造工程を示し、
以下にこれらの図をもとに製造工程を述べる。図３Ａの
オフセット領域を形成するまでは実施例１と同じである
（図２Ａ〜図２Ｇ）。次に、ソース領域２６ａとドレイ
ン領域２６ｂと同じ不純物を加速電圧：１０ｋＶ〜７０
ｋＶ、ドーズ量：１×１０12／ｃｍ2〜１×１０15／ｃ
ｍ2の低濃度でイオン注入を行う（図３Ｂ）。低濃度で
イオン注入を行うことによりオフセット領域２０であっ
た部分がＬＤＤ（Lightly Doped Dorain）領域４となる
（図３Ｃ）。その後、層間絶縁膜２５として、基板全体
をＴＥＯＳ，ＣＶＤ，スパッタリング等でＳｉＮｘ又は
ＳiＯ2等を３００〜４００ｎｍ程度成膜し、層間絶縁膜
２５及びゲート絶縁膜２３を同時に所定の形状にパター
ニングを行い、コンタクトホール２を形成する。次に、
Ａｌ，Ｍｏ等の金属又はＩＴＯ等の導電性材料を５００
〜６００ｎｍ程度成膜し所定の形状にパターニングを行
い、ソース電極２７・ドレイン電極２８を形成する。最
後に、画素電極２９をＩＴＯ等の透明導電膜で所定の形
状に形成すれば、本発明の実施例２のトランジスターが
完成する。
【００２３】
【発明の効果】本発明の薄膜トランジスターは、ゲート
電極を不純物イオンの注入マスクとして使用するため、
図７Ａに示す従来の薄膜トランジスターの製造方法に比
べ不純物イオンの注入マスクを形成する必要がなくフォ
トリソマスクが１枚減りコストダウンにつながり、注入
マスクのフォトレジスト膜が硬化してはがれなくなるこ
ともない。又、オフセット領域の幅を十分に取ることが
できるので、特開平４−３６０５８０（図４Ｂ），４−
３６０５８１（図４Ａ）等に記載されているようなオフ
セット領域を有する従来の薄膜トランジスターで問題と
なっていた、オフセット領域の幅が十分得られないとい
うこともなく、又オフセット領域の制御が安易なのでＩ
ｏｎを下げずにＩｏｆｆを下げることができる。ゲート
電極の材料も陽極酸化膜を使用しないので限定されずに
形成する事ができる。
電極を不純物イオンの注入マスクとして使用するため、
図７Ａに示す従来の薄膜トランジスターの製造方法に比
べ不純物イオンの注入マスクを形成する必要がなくフォ
トリソマスクが１枚減りコストダウンにつながり、注入
マスクのフォトレジスト膜が硬化してはがれなくなるこ
ともない。又、オフセット領域の幅を十分に取ることが
できるので、特開平４−３６０５８０（図４Ｂ），４−
３６０５８１（図４Ａ）等に記載されているようなオフ
セット領域を有する従来の薄膜トランジスターで問題と
なっていた、オフセット領域の幅が十分得られないとい
うこともなく、又オフセット領域の制御が安易なのでＩ
ｏｎを下げずにＩｏｆｆを下げることができる。ゲート
電極の材料も陽極酸化膜を使用しないので限定されずに
形成する事ができる。
【００２４】本発明の実施例２によれば、オフセット領
域を形成した後に低濃度で不純物イオンをソース・ドレ
イン領域のものと同じ不純物で注入すれば、ＬＤＤ構造
を有することができ特性の安定化を実現させることがで
きる。
域を形成した後に低濃度で不純物イオンをソース・ドレ
イン領域のものと同じ不純物で注入すれば、ＬＤＤ構造
を有することができ特性の安定化を実現させることがで
きる。
【００２５】よって生産性の良いＯＦＦ特性が優れ、か
つＯＮ特性を下げずしかも安定した特性をもつ薄膜トラ
ンジスターを得る事ができる。
つＯＮ特性を下げずしかも安定した特性をもつ薄膜トラ
ンジスターを得る事ができる。
【図１】（Ａ）は本発明による薄膜トランジスターの実
施例１の平面図である。（Ｂ）は本発明による薄膜トラ
ンジスターの図１ＡのＡ−Ａ線に沿った断面図である。
施例１の平面図である。（Ｂ）は本発明による薄膜トラ
ンジスターの図１ＡのＡ−Ａ線に沿った断面図である。
【図２】本発明による薄膜トランジスター実施例１の製
造工程を示した図である。
造工程を示した図である。
【図３】（Ａ）は本発明による薄膜トランジスターの実
施例２の断面図である。（Ｂ）及び（Ｃ）は本発明によ
る薄膜トランジスターの実施例２の製造工程を示した図
である。
施例２の断面図である。（Ｂ）及び（Ｃ）は本発明によ
る薄膜トランジスターの実施例２の製造工程を示した図
である。
【図４】（Ａ）は特開平４−３６０８１の断面図であ
る。（Ｂ）は特開平４−３６０８０の断面図である。
る。（Ｂ）は特開平４−３６０８０の断面図である。
【図５】特開平４−３６０８１の製造工程を示した図で
ある。
ある。
【図６】特開平４−３６０８０の製造工程を示した図で
ある。
ある。
【図７】（Ａ）は従来のオフセット領域を持つ薄膜トラ
ンジスターの平面図である。（Ｂ）は従来のオフセット
領域を持つ薄膜トランジスターの図７ＡのＡ−Ａ線に沿
った断面図である。
ンジスターの平面図である。（Ｂ）は従来のオフセット
領域を持つ薄膜トランジスターの図７ＡのＡ−Ａ線に沿
った断面図である。
【図８】従来のオフセット領域を持つ薄膜トランジスタ
ーの製造工程を示した図である。
ーの製造工程を示した図である。
【図９】従来の薄膜トランジスターの断面図である。
【図１０】従来の薄膜トランジスターの製造工程を示し
た図である。
た図である。
１１・２１・３１・４１・５１・６１ ガラス １２ａ・２２ａ・３２ａ・４２ａ・５２ａ・６２ａ 非
晶質半導体膜（α−Ｓｉ） １２ｂ・２２ｂ・３２ｂ・４２ｂ・５２ｂ・６２ｂ 多
結晶半導体膜（Ｐ−Ｓｉ） １３・２３・３３・４３・５３・６３ ゲート絶縁膜 １４・２４・３４・４４・５４・６４ ゲート電極 １５・２５・３５・４５・５５・６５ 層間絶縁膜 １６ａ・２６ａ・３６ａ・４６ａ・５６ａ・６６ａ ソ
ース領域 １６ｂ・２６ｂ・３６ｂ・４６ｂ・５６ｂ・６６ｂ ド
レイン領域 １７・２７・３７・４７・５７・６７ ソース電極 １８・２８・３８・４８・５８・６８ ドレイン電極 １９・２９・５９・６９ 画素電極 １０・２０・３０・４０・５０ オフセット領域 １ フォトレジスト膜 ２ コンタクトホール ３ 陽極酸化膜 ４ ＬＤＤ領域
晶質半導体膜（α−Ｓｉ） １２ｂ・２２ｂ・３２ｂ・４２ｂ・５２ｂ・６２ｂ 多
結晶半導体膜（Ｐ−Ｓｉ） １３・２３・３３・４３・５３・６３ ゲート絶縁膜 １４・２４・３４・４４・５４・６４ ゲート電極 １５・２５・３５・４５・５５・６５ 層間絶縁膜 １６ａ・２６ａ・３６ａ・４６ａ・５６ａ・６６ａ ソ
ース領域 １６ｂ・２６ｂ・３６ｂ・４６ｂ・５６ｂ・６６ｂ ド
レイン領域 １７・２７・３７・４７・５７・６７ ソース電極 １８・２８・３８・４８・５８・６８ ドレイン電極 １９・２９・５９・６９ 画素電極 １０・２０・３０・４０・５０ オフセット領域 １ フォトレジスト膜 ２ コンタクトホール ３ 陽極酸化膜 ４ ＬＤＤ領域
Claims (4)
- 【請求項１】 絶縁性基板上又は、表面に絶縁膜をもつ
基板上に、真性半導体膜、ゲート絶縁膜、ゲート電極を
形成する工程と、上記真性半導体層に不純物イオンを注
入する工程と、層間絶縁膜、ソース・ドレインを形成す
る工程とオフセットゲートを形成する工程を有する薄膜
トランジスタの製造方法において、ゲート電極をマスク
として上記真性半導体に不純物イオンを注入してソース
領域、ドレイン領域を形成した後に、該ゲート電極をマ
スクとして裏面からの露光によりゲート電極を細くする
工程を備えることを特徴とする薄膜トランジスターの製
造方法。 - 【請求項２】 前記ゲート電極をマスクとして裏面から
露光する時間を変化させることにより、オフセット領域
の幅を制御する事を特徴とした請求項１記載の薄膜トラ
ンジスターの製造方法。 - 【請求項３】 前記ゲート電極をマスクとして裏面から
露光後、レジストパターンの形成のための現像時間、ゲ
ート電極のエッチング時間を変化させることにより、オ
フセット領域の幅を制御する事を特徴とした請求項１記
載の薄膜トランジスターの製造方法。 - 【請求項４】 前記オフセット領域を形成した後、該ゲ
ート電極をマスクとして、低濃度の不純物をイオン注入
することを特徴とする請求項１記載の薄膜トランジスタ
ーの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320135A JP2905680B2 (ja) | 1993-12-20 | 1993-12-20 | 薄膜トランジスターの製造方法 |
| KR1019940035790A KR0143732B1 (ko) | 1993-12-20 | 1994-12-18 | 박막트랜지스터의 제조방법 |
| US08/359,192 US5439837A (en) | 1993-12-20 | 1994-12-19 | Method of fabricating a thin-film transistor having an offset gate structure |
| CN94120059A CN1061469C (zh) | 1993-12-20 | 1994-12-20 | 具有偏置栅极结构的薄膜晶体管的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5320135A JP2905680B2 (ja) | 1993-12-20 | 1993-12-20 | 薄膜トランジスターの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176750A true JPH07176750A (ja) | 1995-07-14 |
| JP2905680B2 JP2905680B2 (ja) | 1999-06-14 |
Family
ID=18118101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5320135A Expired - Fee Related JP2905680B2 (ja) | 1993-12-20 | 1993-12-20 | 薄膜トランジスターの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5439837A (ja) |
| JP (1) | JP2905680B2 (ja) |
| KR (1) | KR0143732B1 (ja) |
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