JPH05182983A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH05182983A JPH05182983A JP34748991A JP34748991A JPH05182983A JP H05182983 A JPH05182983 A JP H05182983A JP 34748991 A JP34748991 A JP 34748991A JP 34748991 A JP34748991 A JP 34748991A JP H05182983 A JPH05182983 A JP H05182983A
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- Japan
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- thin film
- mask
- semiconductor thin
- film transistor
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Abstract
(57)【要約】 （修正有）
【目的】 オフセット構造の薄膜トランジスタのオン電
流を低減する。 【構成】 基板１上に半導体薄膜２およびゲート絶縁膜
３を順次に形成する第１の工程と、ゲート絶縁膜上にゲ
ート電極４となるべき導電性の第１の層と、イオン注入
用マクス５となるべき第２の層を順次に形成する第２の
工程と、チャネル領域２Ｃ以外の第１および第２の層を
除去し、さらに第１の層をサイドエッチングによりアン
ダーカットする第３の工程と、第２の層をマスクとして
イオン注入し、半導体薄膜２に不純物を添加する第４の
工程と、第２の層を除去してレーザ光を照射し、不純物
が添加された半導体薄膜を活性化する第５の工程とを備
える。このように、イオン注入用のマスクが除去された
後にレーザ光による活性化がされるので、チャネル領域
２Ｃとソース領域２Ｓおよびドレイン領域２Ｄの界面も
十分に活性化される。
流を低減する。 【構成】 基板１上に半導体薄膜２およびゲート絶縁膜
３を順次に形成する第１の工程と、ゲート絶縁膜上にゲ
ート電極４となるべき導電性の第１の層と、イオン注入
用マクス５となるべき第２の層を順次に形成する第２の
工程と、チャネル領域２Ｃ以外の第１および第２の層を
除去し、さらに第１の層をサイドエッチングによりアン
ダーカットする第３の工程と、第２の層をマスクとして
イオン注入し、半導体薄膜２に不純物を添加する第４の
工程と、第２の層を除去してレーザ光を照射し、不純物
が添加された半導体薄膜を活性化する第５の工程とを備
える。このように、イオン注入用のマスクが除去された
後にレーザ光による活性化がされるので、チャネル領域
２Ｃとソース領域２Ｓおよびドレイン領域２Ｄの界面も
十分に活性化される。
Description
【０００１】
【産業上の利用分野】本発明は例えばアクティブマトリ
クス型液晶表示装置や、メモリ集積回路に用いられる薄
膜トランジスタの製造方法に関する。
クス型液晶表示装置や、メモリ集積回路に用いられる薄
膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】オフ電流の低減を目的として、薄膜トラ
ンジスタではオフセット構造（ゲート電極と、リース、
ドレイン領域とが非整である構造）が採用されている。
この従来技術を、図２の断面図により説明する。
ンジスタではオフセット構造（ゲート電極と、リース、
ドレイン領域とが非整である構造）が採用されている。
この従来技術を、図２の断面図により説明する。
【０００３】まず、ガラスなどの基板１上にポリシリコ
ンなどの半導体薄膜２が形成され、この上面にＳｉＯ2
などのゲート絶縁膜３が形成される。そして、ゲート電
極４となる導電材料層とゲートマスク５となる材料層が
形成され、フォトリソグラフィ技術によるレジストパタ
ーン（図示せず）を介してエッチングすることにより、
薄膜トランジスタのチャネル領域２Ｃにのみゲート電極
４とゲートマスク５が残される。
ンなどの半導体薄膜２が形成され、この上面にＳｉＯ2
などのゲート絶縁膜３が形成される。そして、ゲート電
極４となる導電材料層とゲートマスク５となる材料層が
形成され、フォトリソグラフィ技術によるレジストパタ
ーン（図示せず）を介してエッチングすることにより、
薄膜トランジスタのチャネル領域２Ｃにのみゲート電極
４とゲートマスク５が残される。
【０００４】しかる後、図２（ａ）のように、サイドエ
ッチングによってゲート電極４がアンダーカットされ
る。そして、幅広のゲートマスク５を介してイオン注入
することにより、オフセット構造の不純物を添加したソ
ース領域２Ｓとドレイン領域２Ｄが形成される。そし
て、上方からレーザ光が照射され、ソース領域２Ｓとド
レイン領域２Ｄが活性化される。
ッチングによってゲート電極４がアンダーカットされ
る。そして、幅広のゲートマスク５を介してイオン注入
することにより、オフセット構造の不純物を添加したソ
ース領域２Ｓとドレイン領域２Ｄが形成される。そし
て、上方からレーザ光が照射され、ソース領域２Ｓとド
レイン領域２Ｄが活性化される。
【０００５】
【発明が解決しようとする課題】しかし、図２（ｂ）か
らも明らかなように、イオン注入は基板１の垂直上方よ
り一定の範囲の角度分布をもってなされるのに対し、レ
ーザ光の照射は垂直上方の一定角度のみで実行されるた
め、チャネル領域２Ｃとソース領域２Ｓおよびドレイン
領域２Ｄの界面近傍において、活性化されない部分が生
じる。
らも明らかなように、イオン注入は基板１の垂直上方よ
り一定の範囲の角度分布をもってなされるのに対し、レ
ーザ光の照射は垂直上方の一定角度のみで実行されるた
め、チャネル領域２Ｃとソース領域２Ｓおよびドレイン
領域２Ｄの界面近傍において、活性化されない部分が生
じる。
【０００６】ここで、活性化プロセスの目的は、イオン
注入のエネルギーにより乱された半導体薄膜２の結晶性
を回復することにあるため、上記の界面で結晶性の劣悪
な部分が残されてしまう。これは、薄膜トランジスタに
おけるオン電流を低下させ、これがスイッチとして用い
られるアクティブマトリクス型液晶表示装置の性能を低
下させる。そこで本発明は、オフセット構造であって、
しかもオン電流の十分な向上が可能な薄膜トランジスタ
の製造方法を提供することを目的とする。
注入のエネルギーにより乱された半導体薄膜２の結晶性
を回復することにあるため、上記の界面で結晶性の劣悪
な部分が残されてしまう。これは、薄膜トランジスタに
おけるオン電流を低下させ、これがスイッチとして用い
られるアクティブマトリクス型液晶表示装置の性能を低
下させる。そこで本発明は、オフセット構造であって、
しかもオン電流の十分な向上が可能な薄膜トランジスタ
の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタの製造方法は、基板上に半導体薄膜およびゲート
絶縁膜を順次に形成する第１の工程と、ゲート絶縁膜上
にゲート電極となるべき導電性の第１の層と、イオン注
入用マクスとなるべき第２の層を順次に形成する第２の
工程と、チャネル領域以外の第１および第２の層を除去
し、さらに第１の層をサイドエッチングによりアンダー
カットする第３の工程と、第２の層をマスクとしてイオ
ン注入し、半導体薄膜に不純物を添加する第４の工程
と、第２の層を除去してレーザ光を照射し、不純物が添
加された半導体薄膜を活性化する第５の工程とを備える
ことを特徴とする。
ジスタの製造方法は、基板上に半導体薄膜およびゲート
絶縁膜を順次に形成する第１の工程と、ゲート絶縁膜上
にゲート電極となるべき導電性の第１の層と、イオン注
入用マクスとなるべき第２の層を順次に形成する第２の
工程と、チャネル領域以外の第１および第２の層を除去
し、さらに第１の層をサイドエッチングによりアンダー
カットする第３の工程と、第２の層をマスクとしてイオ
ン注入し、半導体薄膜に不純物を添加する第４の工程
と、第２の層を除去してレーザ光を照射し、不純物が添
加された半導体薄膜を活性化する第５の工程とを備える
ことを特徴とする。
【０００８】
【作用】本発明の構成によれば、イオン注入用のマスク
（第２の層）が除去された後にレーザ光による活性化が
されるので、チャネル領域とソース領域およびドレイン
領域の界面も十分に活性化される。
（第２の層）が除去された後にレーザ光による活性化が
されるので、チャネル領域とソース領域およびドレイン
領域の界面も十分に活性化される。
【０００９】
【実施例】以下、添付図面により本発明の実施例を説明
する。
する。
【００１０】図１はその工程別の断面図である。まず、
従来技術と同様にして、基板１上に薄膜トランジスタと
なるべき半導体薄膜２、薄膜トランジスタのゲート絶縁
膜３、ゲート電極４となるべき導電性の第１の層、ゲー
トマスク５となるべき第２の層が形成される。ここで、
基板１としてはガラス、セラミックスなどの絶縁性の板
が用いられ、半導体薄膜２としてはＣＶＤなどによるポ
リシリコンが用いられ、ゲート絶縁膜３としてはＳｉＯ
2 などが用いられる。また、ゲート電極４としては金
属、ポリシリコンなどの導電材料が用いられ、ゲートマ
スク５としてはゲート電極４と選択エッチングが可能な
ＳｉＯ2 、ＳｉＮ、アルミニウム（Ａｌ）などが用いら
れる。
従来技術と同様にして、基板１上に薄膜トランジスタと
なるべき半導体薄膜２、薄膜トランジスタのゲート絶縁
膜３、ゲート電極４となるべき導電性の第１の層、ゲー
トマスク５となるべき第２の層が形成される。ここで、
基板１としてはガラス、セラミックスなどの絶縁性の板
が用いられ、半導体薄膜２としてはＣＶＤなどによるポ
リシリコンが用いられ、ゲート絶縁膜３としてはＳｉＯ
2 などが用いられる。また、ゲート電極４としては金
属、ポリシリコンなどの導電材料が用いられ、ゲートマ
スク５としてはゲート電極４と選択エッチングが可能な
ＳｉＯ2 、ＳｉＮ、アルミニウム（Ａｌ）などが用いら
れる。
【００１１】次に、全面にレジスト膜（図示せず）が塗
布され、フォトリソグラフィによりパターンニングさ
れ、これをマスクにエッチングすることで薄膜トランジ
スタのチャネル領域にゲート電極４とゲートマスク５が
残される（図１（ａ）参照）。次に、ゲート電極４をサ
イドエッチングすることにより、ゲートマスク５に対し
てアンダーカットさせてイオン注入を行なう。すると、
ドナーまたはアクセプタとなる不純物が添加されたソー
ス領域２Ｓおよびドレイン領域２Ｄに対して、上記のゲ
ート電極４は一定距離だけ離されることになる（図１
（ｂ）参照）。
布され、フォトリソグラフィによりパターンニングさ
れ、これをマスクにエッチングすることで薄膜トランジ
スタのチャネル領域にゲート電極４とゲートマスク５が
残される（図１（ａ）参照）。次に、ゲート電極４をサ
イドエッチングすることにより、ゲートマスク５に対し
てアンダーカットさせてイオン注入を行なう。すると、
ドナーまたはアクセプタとなる不純物が添加されたソー
ス領域２Ｓおよびドレイン領域２Ｄに対して、上記のゲ
ート電極４は一定距離だけ離されることになる（図１
（ｂ）参照）。
【００１２】次に、ゲートマスク５がエッチングにより
除去され、レーザ光が全面に照射される（図１（ｃ）参
照）。すると、レーザ光は不純物を添加した領域の全て
に照射され、チャネル領域２Ｃとソース領域２Ｓおよび
ドレイン領域２Ｄの界面近傍も好適に活性化される。
除去され、レーザ光が全面に照射される（図１（ｃ）参
照）。すると、レーザ光は不純物を添加した領域の全て
に照射され、チャネル領域２Ｃとソース領域２Ｓおよび
ドレイン領域２Ｄの界面近傍も好適に活性化される。
【００１３】なお、本発明はスタガ型の薄膜トランジス
タについても、また逆スタガ型の薄膜トランジスタにつ
いても適用できる。
タについても、また逆スタガ型の薄膜トランジスタにつ
いても適用できる。
【００１４】
【発明の効果】以上、詳細に説明した通り、本発明の薄
膜トランジスタの製造方法では、イオン注入用のマスク
が除去された後にレーザ光による活性化がされるので、
チャネル領域とソース領域およびドレイン領域の界面も
十分に活性化される。このため、オン電流の低減を抑え
たオフセット構造の薄膜トランジスタが実現できる。
膜トランジスタの製造方法では、イオン注入用のマスク
が除去された後にレーザ光による活性化がされるので、
チャネル領域とソース領域およびドレイン領域の界面も
十分に活性化される。このため、オン電流の低減を抑え
たオフセット構造の薄膜トランジスタが実現できる。
【図１】実施例に係る薄膜トランジスタの製造方法のプ
ロセスを示す工程別の断面図である。
ロセスを示す工程別の断面図である。
【図２】従来技術をその問題点を示す図である。
１…基板、２…半導体薄膜、２Ｃ…チャネル領域、２Ｓ
…ソース領域、２Ｄ…ドレイン領域、３…ゲート絶縁
膜、４…ゲート電極、５…ゲートマスク。
…ソース領域、２Ｄ…ドレイン領域、３…ゲート絶縁
膜、４…ゲート電極、５…ゲートマスク。
Claims (1)
- 【請求項１】 基板上に半導体薄膜およびゲート絶縁膜
を順次に形成する第１の工程と、 前記ゲート絶縁膜上にゲート電極となるべき導電性の第
１の層と、イオン注入用マクスとなるべき第２の層を順
次に形成する第２の工程と、 チャネル領域以外の前記第１および第２の層を除去し、
さらに第１の層をサイドエッチングによりアンダーカッ
トしてゲート電極を形成する第３の工程と、 前記第２の層をマスクとしてイオン注入し、前記半導体
薄膜に不純物を添加する第４の工程と、 前記第２の層を除去して前記ゲート電極をマスクにして
レーザ光を照射し、不純物が添加された前記半導体薄膜
を活性化する第５の工程と、 を備えることを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34748991A JPH05182983A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34748991A JPH05182983A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182983A true JPH05182983A (ja) | 1993-07-23 |
Family
ID=18390571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34748991A Pending JPH05182983A (ja) | 1991-12-27 | 1991-12-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182983A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291293A (ja) * | 1992-04-10 | 1993-11-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| JPH06216156A (ja) * | 1993-01-18 | 1994-08-05 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| US5439837A (en) * | 1993-12-20 | 1995-08-08 | Sharp Kabushiki Kaisha | Method of fabricating a thin-film transistor having an offset gate structure |
| JPH07226518A (ja) * | 1994-02-10 | 1995-08-22 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JPH0936373A (ja) * | 1995-07-18 | 1997-02-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US5618741A (en) * | 1994-04-07 | 1997-04-08 | U.S. Philips Corporation | Manufacture of electronic devices having thin-film transistors |
| JPH11354797A (ja) * | 1999-06-02 | 1999-12-24 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2000004025A (ja) * | 1999-06-02 | 2000-01-07 | Semiconductor Energy Lab Co Ltd | Ｍｉｓ型半導体装置とその作製方法 |
| JP2017076785A (ja) * | 2015-10-12 | 2017-04-20 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
| US9673021B2 (en) | 2014-03-25 | 2017-06-06 | Hitachi, Ltd. | Positioning control device |
-
1991
- 1991-12-27 JP JP34748991A patent/JPH05182983A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291293A (ja) * | 1992-04-10 | 1993-11-05 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
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| US9673021B2 (en) | 2014-03-25 | 2017-06-06 | Hitachi, Ltd. | Positioning control device |
| JP2017076785A (ja) * | 2015-10-12 | 2017-04-20 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
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