JP2807122B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2807122B2 JP2807122B2 JP4116758A JP11675892A JP2807122B2 JP 2807122 B2 JP2807122 B2 JP 2807122B2 JP 4116758 A JP4116758 A JP 4116758A JP 11675892 A JP11675892 A JP 11675892A JP 2807122 B2 JP2807122 B2 JP 2807122B2
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Description
【０００１】
【産業上の利用分野】この発明はイオンが注入されたソ
ース・ドレイン領域を有する薄膜トランジスタの製造方
法に関する。
ース・ドレイン領域を有する薄膜トランジスタの製造方
法に関する。
【０００２】
【従来の技術】薄膜トランジスタ、特に、イオンが注入
されたソース・ドレイン領域を有するポリシリコン薄膜
トランジスタは、ゲート電圧を逆バイアスにしたときに
大きなリーク電流が生じるという特徴があり、このリー
ク電流を低減する一つの方法としてオフセットゲート構
造が考えられている。オフセットゲート構造とは、ソー
ス・ドレイン領域間のチャネル領域よりゲート電極を小
さく形成した構造であり、ゲート電極の両側端より外側
に突出したチャネル領域部分の長さをオフセット長とい
う。
されたソース・ドレイン領域を有するポリシリコン薄膜
トランジスタは、ゲート電圧を逆バイアスにしたときに
大きなリーク電流が生じるという特徴があり、このリー
ク電流を低減する一つの方法としてオフセットゲート構
造が考えられている。オフセットゲート構造とは、ソー
ス・ドレイン領域間のチャネル領域よりゲート電極を小
さく形成した構造であり、ゲート電極の両側端より外側
に突出したチャネル領域部分の長さをオフセット長とい
う。
【０００３】このようなオフセットゲート構造の薄膜ト
ランジスタは従来、次のように製造されている。まずセ
ラミックやガラスなどの絶縁性基板上にポリシリコン層
をパターン形成し、その上にゲート絶縁層を形成する。
さらにゲート絶縁層上にフォトリソグラフィ法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとしてイオン注入することにより、ポリシリ
コン層にソース・ドレイン領域を形成する。次にフォト
レジストパターンを除去後、ゲート絶縁層上にアルミニ
ウムなどのゲート電極形成層を形成し、その上に再度フ
ォトリソグラフィ法でフォトレジストパターンを作る。
このとき、フォトレジストパターンは、ソース・ドレイ
ン領域間のチャネル領域より小さく作られている。そし
て、このフォトレジストパターンをマスクとしてゲート
電極形成層をエッチングすることにより、ゲート電極を
チャネル領域より小さく形成し、オフセットゲート構造
の薄膜トランジスタを完成させる。
ランジスタは従来、次のように製造されている。まずセ
ラミックやガラスなどの絶縁性基板上にポリシリコン層
をパターン形成し、その上にゲート絶縁層を形成する。
さらにゲート絶縁層上にフォトリソグラフィ法でフォト
レジストパターンを形成し、このフォトレジストパター
ンをマスクとしてイオン注入することにより、ポリシリ
コン層にソース・ドレイン領域を形成する。次にフォト
レジストパターンを除去後、ゲート絶縁層上にアルミニ
ウムなどのゲート電極形成層を形成し、その上に再度フ
ォトリソグラフィ法でフォトレジストパターンを作る。
このとき、フォトレジストパターンは、ソース・ドレイ
ン領域間のチャネル領域より小さく作られている。そし
て、このフォトレジストパターンをマスクとしてゲート
電極形成層をエッチングすることにより、ゲート電極を
チャネル領域より小さく形成し、オフセットゲート構造
の薄膜トランジスタを完成させる。
【０００４】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の製造方法では、オフセットゲート構造を得るた
めにソース・ドレイン領域形成時とゲート電極形成時の
計２回、フォトリソグラフィ工程を必要とするので工程
が複雑かつ長くなる問題点があった。また、通常、オフ
セット長はあまり長くするとトランジスタのオン電流が
低下してしまうので、１μｍ以下が望ましいが、上記の
従来の製造方法では、２回のフォトリソグラフィ工程の
関連でオフセット長が決るため、微細なオフセット長を
得るためには、各フォトリソグラフィ工程において高い
アライメント精度や加工精度が要求されるという欠点が
あった。この発明の目的は、ゲート電極側端とソース・
ドレイン領域間の長さを容易にかつ高精度に作ることが
でき、しかもフォトリソグラフィ工程の回数を減らすこ
とができる薄膜トランジスタの製造方法を提供すること
にある。
な従来の製造方法では、オフセットゲート構造を得るた
めにソース・ドレイン領域形成時とゲート電極形成時の
計２回、フォトリソグラフィ工程を必要とするので工程
が複雑かつ長くなる問題点があった。また、通常、オフ
セット長はあまり長くするとトランジスタのオン電流が
低下してしまうので、１μｍ以下が望ましいが、上記の
従来の製造方法では、２回のフォトリソグラフィ工程の
関連でオフセット長が決るため、微細なオフセット長を
得るためには、各フォトリソグラフィ工程において高い
アライメント精度や加工精度が要求されるという欠点が
あった。この発明の目的は、ゲート電極側端とソース・
ドレイン領域間の長さを容易にかつ高精度に作ることが
でき、しかもフォトリソグラフィ工程の回数を減らすこ
とができる薄膜トランジスタの製造方法を提供すること
にある。
【０００５】
【課題を解決するための手段】この発明は、ほぼ均一な
層厚を有する所定形状のポリシリコンからなる半導体層
と、さらにゲート絶縁層、ゲート電極形成層を形成した
後、前記ゲート電極形成層上に断面が逆台形状のレジス
トパターンを形成し、これをマスクとして前記ゲート電
極形成層をエッチングすることにより、前記レジストパ
ターン下に前記レジストパターンよりも幅狭のゲート電
極を形成し、その後前記レジストパターンをマスクとし
て前記レジストパターンの両側における前記半導体層に
イオンを注入するようにしたものである。
層厚を有する所定形状のポリシリコンからなる半導体層
と、さらにゲート絶縁層、ゲート電極形成層を形成した
後、前記ゲート電極形成層上に断面が逆台形状のレジス
トパターンを形成し、これをマスクとして前記ゲート電
極形成層をエッチングすることにより、前記レジストパ
ターン下に前記レジストパターンよりも幅狭のゲート電
極を形成し、その後前記レジストパターンをマスクとし
て前記レジストパターンの両側における前記半導体層に
イオンを注入するようにしたものである。
【０００６】
【作用】この発明によれば、ソース・ドレイン領域間の
チャネル領域の長さは断面が逆台形状のレジストパター
ンの上面部の長さで決り、ゲート電極長は逆台形状のレ
ジストパターンの下面部の幅で決り、ゲート電極の両端
側から外側に突出したチャネル領域部分の長さであるオ
フセット長は逆台形状の上面部と下面部の差で自己整合
的に決り、微細なオフセット長を高精度に、かつ容易に
得ることができる。また、フォトリソグラフィ工程は、
断面が逆台形状のレジストパターン形成する時の１回の
みとなり、製造工程が簡単かつ短くなる。
チャネル領域の長さは断面が逆台形状のレジストパター
ンの上面部の長さで決り、ゲート電極長は逆台形状のレ
ジストパターンの下面部の幅で決り、ゲート電極の両端
側から外側に突出したチャネル領域部分の長さであるオ
フセット長は逆台形状の上面部と下面部の差で自己整合
的に決り、微細なオフセット長を高精度に、かつ容易に
得ることができる。また、フォトリソグラフィ工程は、
断面が逆台形状のレジストパターン形成する時の１回の
みとなり、製造工程が簡単かつ短くなる。
【０００７】
【実施例】図１ないし図４はこの発明の一実施例を製造
工程順に示す断面図である。これらの図を参照して以下
一実施例について説明する。まず図１に示すように、セ
ラミックやガラスなどからなる絶縁性基板１の上面に所
定形状のポリシリコン層２をパターン形成する。次に、
図２に示すように、全表面に酸化シリコンなどからなる
ゲート絶縁層３を形成し、このゲート絶縁層３でポリシ
リコン層２を覆う。さらにゲート絶縁層３上にゲート電
極形成層４、具体的にはアルミニウムをスパッタ法など
で形成する。さらにゲート電極形成層４上にネガ型の遠
紫外レジスト５を塗布し、これを最適露光時間で露光
し、現像することによりレジストパターン（マスクパタ
ーン）５ａを形成する。このとき、フェノール樹脂にア
ジト化合物を添加し、有機アルカリで現像するネガ型の
遠紫外レジストにおいては、露光時、遠紫外域での吸収
が強く、表面層で反応がより進むため、現像後に断面が
逆台形状のレジストパターン５ａが得られる。またこの
レジストパターン５ａの側面のテーパ面は現像時間に依
存し、現像時間で正確に制御できる。
工程順に示す断面図である。これらの図を参照して以下
一実施例について説明する。まず図１に示すように、セ
ラミックやガラスなどからなる絶縁性基板１の上面に所
定形状のポリシリコン層２をパターン形成する。次に、
図２に示すように、全表面に酸化シリコンなどからなる
ゲート絶縁層３を形成し、このゲート絶縁層３でポリシ
リコン層２を覆う。さらにゲート絶縁層３上にゲート電
極形成層４、具体的にはアルミニウムをスパッタ法など
で形成する。さらにゲート電極形成層４上にネガ型の遠
紫外レジスト５を塗布し、これを最適露光時間で露光
し、現像することによりレジストパターン（マスクパタ
ーン）５ａを形成する。このとき、フェノール樹脂にア
ジト化合物を添加し、有機アルカリで現像するネガ型の
遠紫外レジストにおいては、露光時、遠紫外域での吸収
が強く、表面層で反応がより進むため、現像後に断面が
逆台形状のレジストパターン５ａが得られる。またこの
レジストパターン５ａの側面のテーパ面は現像時間に依
存し、現像時間で正確に制御できる。
【０００８】次に、レジストパターン５ａをマスクとし
てゲート電極形成層４をプラズマエッチング法でエッチ
ングすることにより、図３に示すようにゲート電極４ａ
を形成する。このゲート電極４ａは、レジストパターン
５ａの下に、このレジストパターン５ａの下面部の幅に
ゲート電極長が一致して形成される。しかる後、レジス
トパターン５ａをマスクとして不純物をポリシリコン層
２に対してイオン注入する。これによりポリシリコン層
２には、レジストパターン５ａの上面部の幅だけ離れて
一対のソース・ドレイン領域６が形成され、このソース
・ドレイン領域６相互間の、レジストパターン５ａの上
面部の幅に対応する部分がチャネル領域７となる。
てゲート電極形成層４をプラズマエッチング法でエッチ
ングすることにより、図３に示すようにゲート電極４ａ
を形成する。このゲート電極４ａは、レジストパターン
５ａの下に、このレジストパターン５ａの下面部の幅に
ゲート電極長が一致して形成される。しかる後、レジス
トパターン５ａをマスクとして不純物をポリシリコン層
２に対してイオン注入する。これによりポリシリコン層
２には、レジストパターン５ａの上面部の幅だけ離れて
一対のソース・ドレイン領域６が形成され、このソース
・ドレイン領域６相互間の、レジストパターン５ａの上
面部の幅に対応する部分がチャネル領域７となる。
【０００９】このチャネル領域７は、レジストパターン
５ａの上面部の幅に対応するから、レジストパターン５
ａの下面部の幅に一致するゲート電極４ａの外側に突出
するようになり、換言すればチャネル領域７よりゲート
電極４ａが小さくなり、オフセットゲート構造が得られ
る。ここで、ゲート電極４ａの側端とソース・ドレイン
領域６間の長さ、すなわちオフセット長は、レジストパ
ターン５ａの上面部と下面部の幅の差に略一致する。こ
の方法では、オフセット長がレジストパターン５ａの上
面部と下面部の幅の差で自己整合的に決められて容易に
微細に形成できる。ここで、オフセット長を決めるレジ
ストパターン５ａの上面部と下面部の幅の差は、レジス
トパターン５ａの側面テーパ角によって決り、このテー
パ角が変化すると幅の差が変化してオフセット長が変化
するが、側面テーパ角は遠紫外レジスト現像時の現像時
間で正確に制御でき、したがって上面部と下面部の幅の
差を正確に制御してオフセット長を正確に制御できる。
５ａの上面部の幅に対応するから、レジストパターン５
ａの下面部の幅に一致するゲート電極４ａの外側に突出
するようになり、換言すればチャネル領域７よりゲート
電極４ａが小さくなり、オフセットゲート構造が得られ
る。ここで、ゲート電極４ａの側端とソース・ドレイン
領域６間の長さ、すなわちオフセット長は、レジストパ
ターン５ａの上面部と下面部の幅の差に略一致する。こ
の方法では、オフセット長がレジストパターン５ａの上
面部と下面部の幅の差で自己整合的に決められて容易に
微細に形成できる。ここで、オフセット長を決めるレジ
ストパターン５ａの上面部と下面部の幅の差は、レジス
トパターン５ａの側面テーパ角によって決り、このテー
パ角が変化すると幅の差が変化してオフセット長が変化
するが、側面テーパ角は遠紫外レジスト現像時の現像時
間で正確に制御でき、したがって上面部と下面部の幅の
差を正確に制御してオフセット長を正確に制御できる。
【００１０】このようにしてオフセットゲート構造を形
成したならば、次にレジストパターン５ａを除去した上
でソース・ドレイン領域６の活性化のための熱処理を行
い、その後図４に示すように層間絶縁膜８を全表面に形
成する。そしてこの層間絶縁膜８とゲート絶縁層３に、
ポリシリコン層２のソース・ドレイン領域６に到達する
ようにコンタクトホール９を開け、さらにそのコンタク
トホール９を通してソース・ドレイン領域６に接続され
るソース・ドレイン電極１０を形成する。かくしてオフ
セットゲート構造の薄膜トランジスタが完成する。
成したならば、次にレジストパターン５ａを除去した上
でソース・ドレイン領域６の活性化のための熱処理を行
い、その後図４に示すように層間絶縁膜８を全表面に形
成する。そしてこの層間絶縁膜８とゲート絶縁層３に、
ポリシリコン層２のソース・ドレイン領域６に到達する
ようにコンタクトホール９を開け、さらにそのコンタク
トホール９を通してソース・ドレイン領域６に接続され
るソース・ドレイン電極１０を形成する。かくしてオフ
セットゲート構造の薄膜トランジスタが完成する。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、断面が逆台形状のレジストパターンを用いて、その
上面部の幅と下面部の幅の差を利用して微細なオフセッ
ト長を容易にかつ高精度に形成することができる。した
がって、この発明の方法で形成されたポリシリコンから
なる薄膜トランジスタは、逆バイアス印加時のリーク電
流を抑えられ、かつオン電流を大きくとることができ、
液晶ディスプレイ等のドライバーに利用することができ
る。また、この発明によれば、フォトリソグラフィ工程
は、断面が逆台形状のレジストパターン形成時の１回の
みとなり、製造工程を簡単かつ短くできる。
ば、断面が逆台形状のレジストパターンを用いて、その
上面部の幅と下面部の幅の差を利用して微細なオフセッ
ト長を容易にかつ高精度に形成することができる。した
がって、この発明の方法で形成されたポリシリコンから
なる薄膜トランジスタは、逆バイアス印加時のリーク電
流を抑えられ、かつオン電流を大きくとることができ、
液晶ディスプレイ等のドライバーに利用することができ
る。また、この発明によれば、フォトリソグラフィ工程
は、断面が逆台形状のレジストパターン形成時の１回の
みとなり、製造工程を簡単かつ短くできる。
【図１】この発明の一実施例において、第１工程を示す
断面図。
断面図。
【図２】この発明の一実施例において、図１に続く工程
を示す断面図。
を示す断面図。
【図３】この発明の一実施例において、図２に続く工程
を示す断面図。
を示す断面図。
【図４】この発明の一実施例において、図３に続く工程
を示す断面図。
を示す断面図。
２ ポリシリコン層 ３ ゲート絶縁層 ４ ゲート電極形成層 ４ａ ゲート電極 ５ 遠紫外レジスト ５ａ レジストパターン ６ ソース・ドレイン領域
Claims (1)
- 【請求項１】 ほぼ均一な層厚を有する所定形状のポリ
シリコンからなる半導体層と、さらにゲート絶縁層、ゲ
ート電極形成層を形成した後、前記ゲート電極形成層上
に断面が逆台形状のレジストパターンを形成し、これを
マスクとして前記ゲート電極形成層をエッチングするこ
とにより、前記レジストパターン下に前記レジストパタ
ーンよりも幅狭のゲート電極を形成し、その後前記レジ
ストパターンをマスクとして前記レジストパターンの両
側における前記半導体層にイオンを注入することを特徴
とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116758A JP2807122B2 (ja) | 1992-04-10 | 1992-04-10 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4116758A JP2807122B2 (ja) | 1992-04-10 | 1992-04-10 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291293A JPH05291293A (ja) | 1993-11-05 |
| JP2807122B2 true JP2807122B2 (ja) | 1998-10-08 |
Family
ID=14695016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4116758A Expired - Fee Related JP2807122B2 (ja) | 1992-04-10 | 1992-04-10 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2807122B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698238B1 (ko) * | 2000-08-26 | 2007-03-21 | 엘지.필립스 엘시디 주식회사 | 엑스-선 검출소자 및 그의 제조방법 |
| KR20030056827A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 폴리실리콘 박막트랜지스터의 형성방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182983A (ja) * | 1991-12-27 | 1993-07-23 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
-
1992
- 1992-04-10 JP JP4116758A patent/JP2807122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291293A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |