KR100307459B1 - 박막트랜지스터 제조방법 - Google Patents
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Abstract
목적: 본 발명은 코플래너 구조의 박막트랜지스터를 적은 수의 포토 리소그라피 공정으로 얻을 수 있는 새로운 박막트랜지스터 제조방법을 제공한다.
구성 : 본 발명은 기판 상의 비정질실리콘층을 다결정실리콘층으로 변환시켜 활성층을 형성하고, 증착하여 n+층을 형성한 다음, 활성층 상면에 소스 및 드레인전극용 메탈층을 증착 형성하는 제1 단계와; 메탈층을 패터닝하여 소스전극 및 드레인전극을 형성하는 제2 단계와; 패터닝된 메탈층의 상면으로 절연층을 적층 형성하고, 절연층 상에 게이트전극용 메탈층을 증착하는 제3 단계와; 게이트전극용 메탈층을 패터닝하여 게이트 전극이 형성되게 한 다음, 그 상면에 패시베이션층을 증착 형성하는 제4 단계와; 패시베이션층의 소정 개소에 콘택홀이 형성되도록 포토 리소그라피법으로 패터닝하되, p-박막트랜지스터 영역에서 활성층의 양측을 노출시키는 제5 단계와; 제5 단계의 결과물 상에 p 도핑을 수행하는 제6 단계와; 제6 단계의 결과물 상에 ITO를 증착한 다음 패터닝하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.
효과 : 본 발명은 콘택홀을 형성한 다음에 p 도핑을 행하여 p- 채널의 소스전극과 드레인전극의 도핑을 실시하는 것이므로 공정에 요구되는 포토 리소그라피 공정 수를 대폭 줄일 수 있다.
Description
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 구동회로를 내장한 다결정실리콘 박막트랜지스터에 있어서, p- 채널의 소스 및 드레인전극을 콘택홀형성 후에 실시하여 통상의 p웰 포토 마스크 작업을 생략할 수 있게 되어 있는 박막트랜지스터 제조방법에 관한 것이다.
박막 트랜지스터는 액티브 매트릭스 액정 표시장치와 같은 평판 표시소자 등에서 픽셀의 온 오프 스위칭소자로 널리 활용되고 있다. 여기에 적용되는 박막 트랜지스터는 내전압성과 온 오프 전류비가 높아야 하는 조건을 충족해야 한다.
박막 트랜지스터의 종류는 비정질 실리콘 트랜지스터와 다결정 실리콘 트랜지스터가 알려져 있으며, 비정질 실리콘에 비해 다결정 실리콘이 전자 이동율 등의 성능과 신뢰도 면에서 더 좋은 평가를 내리고 있지만 고온 분위기에서 막 형성되는 문제가 있어서 일반적으로는 비정질 실리콘 박막 트랜지스터가 실용화되고 있다.
그러나 최근에 엑시머레이저 장비 등을 활용하여 막 형성을 위한 고온 분위기를 간단하고 저렴한 비용으로 조성할 수 있는 기술적 진보가 이루어짐에 따라 다결정 실리콘 박막 트랜지스터에 대한 관심이 고조되고 있는 실정이다.
상기 액티브 매트릭스 액정 표시장치에서는 반도체의 한쪽으로 게이트, 소스 및 드레인전극을 위치시키는 코플래너 구조(평면형 구조)를 선호하는 경향이 있다. 상기 코플래너 구조는 소자의 크기를 최소화할 수 있고, PMOS와 NMOS를 함께 갖추어 상호간의 장단점을 보완하는 특성을 가진다.
도 2는 종래의 일반적인 코플래너 구조로 된 박막 트랜지스터를 도시하고 있다.
도면에서 기판(1)과 버퍼층(2)의 상면 소정 개소에는 포토 리소그라피법에 의해 패터닝되어서 적층 형성된 활성층(3)이 위치하고, 상기 활성층(3)은절연막(4)에 의해 코팅되고, 이 절연막(4)에는 다시 게이트 메탈층이 증착된 후에 포토 리소그라피 공정을 거쳐 소정의 게이트전극(5)이 위치하게 된다.
상기와 같이 게이트전극(5)을 형성한 다음, 잔여 포토 레지스트층을 제거하고 새로운 포토 레지스트층을 도포하되, 상기 게이트전극(5) 보다 약간 큰 폭으로 도포되도록 패터닝하고 노광, 현상한 후 이온 주입하여 상기 활성층(3)의 양단부에 소스 또는 드레인 콘택층을 정의하여 놓고, 포토 레지스트층을 제거한 후에 가볍게 이온 도핑시키면 상기 게이트전극(5)과 콘택층 사이로 LDD영역(6)이 남게 된다. 이후, p-영역을 형성하여 p도핑을 수행함으로써 p영역 활성화층을 형성한다.
상기 게이트전극(5)의 상면에 층간절연막(7)을 적층하고 상기 콘택층과 연통되는 비아홀을 형성한 다음, 금속막을 증착하여 소스전극(8) 또는 드레인전극(9)를 형성한다.
마지막으로 소스전극(8)과 드레인전극(9)의 상면에 패시베이션층(10)을 형성하고 필요 개소에 비아홀을 정의한 후 ITO 등의 화소전극(11)을 형성한다.
이와 같은 종래의 박막트랜지스터 제조 공정에서 포토 리소그라피 공정은 활성층의 정의, 게이트전극 형성, n+ 도핑, n- 도핑, 콘택트홀 형성, 소스/드레인전극 형성, 비아홀 형성, 화소전극 형성, p- 채널 도핑 등의 적어도 9회의 공정을 반복해야 한다.
포토 리소그라피법에 따른 공정은 포토 레지스트 도포, 마스크 노광, 현상/에칭, 세정 등의 여러 단계로 진행되기 때문에 이로 인한 심각한 생산성의 저하 및 품질 불량률의 증가를 초래한다.
따라서 박막트랜지스터의 제조에서 공정 수를 절감하려는 노력이 경주되고 있으며, 지금까지 시도된 방식은 대부분 LDD 혹은 오프셋 영역을 별도의 공정 없이 게이트전극의 형성 단계에서 마련할 수 있는 방법을 모색하여 왔으며, 그에 따른 성과도 있어 게이트전극을 애노다이징하여 그 단면적이 양극산화층에 의해 침식되게 함으로써 자연적인 오프셋 영역이 형성되게 하는 방식, 또는 포토레지스트에 의해 보호되고 있는 게이트전극을 습식 에칭하여 그 측면이 식각되게 함으로써 이 식각된 만큼의 오프셋 영역이 형성되게 하는 방법, 열처리로 포토 레지스트층을 리플로우시키는 방법 등이 알려진 바 있다.
여기서, 본 발명자는 p-채널의 형성 과정에서 포토 리소그라피 공정 수를 줄일 수 있는 길을 모색하게 되었다.
따라서 본 발명의 목적은 코플래너 구조의 박막트랜지스터를 적은 수의 포토 리소그라피 공정으로 얻을 수 있는 새로운 박막트랜지스터 제조방법을 제공함에 있다.
상기의 목적을 달성하기 위하여 본 발명은 기판 상의 비정질실리콘층을 다결정실리콘층으로 변환시켜 활성층을 형성하고, 증착하여 n+층을 형성한 다음, 상기 활성층 상면에 소스 및 드레인전극용 메탈층을 증착 형성하는 제1 단계와; 상기 메탈층을 패터닝하여 게이트전극의 형성 영역과 소스전극 및 드레인전극을 형성하는 제2 단계와; 상기 패터닝된 메탈층의 상면으로 절연층을 적층 형성하고, 상기 절연층 상에 게이트전극용 메탈층을 증착하는 제3 단계와; 상기 게이트전극용 메탈층을 패터닝하여 게이트 전극이 형성되게 한 다음, 그 상면에 패시베이션층을 증착 형성하는 제4 단계와; 상기 패시베이션층의 소정 개소에 콘택홀이 형성되도록 포토 리소그라피법으로 패터닝하되, p-박막트랜지스터 영역에서 활성층의 양측을 노출시키는 제5 단계와; 상기 제5 단계의 결과물 상에 p 도핑을 수행하는 제6 단계와; 상기 제6 단계의 결과물 상에 ITO를 증착한 다음 패터닝하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.
상술한 본 발명은 공정의 전반에 걸쳐 포토 리소그라피가 5회 실시되는 것으로 족하기 때문에 종래의 방법에 비하여 획기적으로 공정 수를 줄일 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 박막트랜지스터 제조방법을 도시하는 공정순서도.
도 2는 종래의 CMOS 폴리 실리콘 박막트랜지스터의 구조를 도시하는 단층도.
**도면의 주요부분에 대한 부호의 설명**
20 : 기판 22 : 활성층
24 : n+ 26 : 소스 및 드레인전극용 메탈층
28 : 절연층 30 : 게이트전극용 메탈층
32 : 패시베이션층 34 : 콘택홀
36, 38 : ITO 전극
이하, 첨부된 도면을 참조하여 본 발명의 제조방법에 관한 바람직한 실시 예를 상세히 설명한다.
도 1a 내지 도 1f는 본 발명에 따른 박막트랜지스터 제조방법을 도시하는 공정 단면도이다.
도 1a를 참조하면, 기판(20) 상에 비정질실리콘을 증착한 후 엑시머레이저를 조사하여 다결정실리콘으로 결정화되는 활성층(22)을 형성시킨 다음, 상기 활성층(22) 상에 증착하여 n+층(24)을 형성한 다음, 상기 n+층(24) 상부에 소스전극 및 드레인전극으로 되는 메탈층(26)을 증착시킨다.
상기 적층된 메탈층(26)은 포토 리소그라피법에 따른 패터닝으로 소스전극및 드레인전극의 영역을 정의하여 도 1b의 도시와 같은 단층 구조를 얻는다.
다음에 패터닝된 상면으로 절연층(28)을 증착하여 도 1c의 도시와 같이 기판(20)의 상면 전체가 절연된 구조를 얻는다. 그리고 상기 절연층(28)의 소정 개소로 게이트전극용 메탈층(30)을 적층 형성하여 놓고 이를 패터닝하여 소정 영역이 게이트전극으로 남게 한 다음, 도 1d의 도시와 같이 그 상면 전체에 패시베이션층(32)을 적층 형성하여 놓고, 그 상면을 포토 리소그라피법에 따라 패터닝하여 도 1e의 도시와 같이 소정 개소에 콘택홀(34)을 형성함으로써 도 1e의 도시와 같이 소스 및 드레인전극용 메탈층(26)이 외부로 노출되게 해놓고 p 도핑을 행하여 p- 채널 박막트랜지스터의 소스 및 드레인 도핑을 행한다.
다음에 상기 콘택홀(34)을 포함한 상면으로 ITO를 증착하고 패터닝하여 ITO 전극(36, 38)을 형성하면 도 1f의 도시와 같이 소망하는 박막트랜지스터를 얻게 되는 것이다.
이상 설명한 바와 같이 본 발명은 콘택홀의 형성 후에 p 도핑을 행하는 것이므로 p- 채널을 형성하기 위하여 필요한 포토 리소그라피 공정을 생략할 수 있는 등, 모든 공정을 통해 5회의 포토 리소그라피 공정을 실시하는 것이므로 종래의 방법에 비하여 공정 수를 현저하게 줄일 수 있어 생산성의 향상과 제품 불량율의 저하를 도모할 수 있다.
Claims (1)
- 기판 상의 비정질실리콘층을 다결정실리콘층으로 변환시켜 활성층을 형성하고, 증착하여 n+층을 형성한 다음, 상기 n+층 상면에 소스 및 드레인전극용 메탈층을 증착 형성하는 제1 단계와;상기 메탈층을 패터닝하여 소스전극 및 드레인전극을 형성하는 제2 단계와;상기 패터닝된 메탈층의 상면으로 절연층을 적층 형성하고, 상기 절연층 상에 게이트전극용 메탈층을 증착하는 제3 단계와;상기 게이트전극용 메탈층을 패터닝하여 게이트 전극이 형성되게 한 다음, 그 상면에 패시베이션층을 증착 형성하는 제4 단계와;상기 패시베이션층의 소정 개소에 콘택홀이 형성되도록 포토 리소그라피법으로 패터닝하되, p-박막트랜지스터 영역에서 활성층의 양측을 노출시키는 제5 단계와;상기 제5 단계의 결과물 상에 p 도핑을 수행하는 제6 단계와;상기 제6 단계의 결과물 상에 ITO를 증착한 다음 패터닝하는 제7 단계;를 포함하여 이루어진 것을 특징으로 하는 박막트랜지스터 제조방법.
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