JP4462565B2 - 液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタ - Google Patents
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Description
レーザー熱処理法は、非晶質シリコンが蒸着された基板にレーザービームを照射して、大変短い時間に、非晶質シリコンを鎔融状態にした後、冷却によって多結晶シリコンを形成する方法である。
特に、前述の薄膜トランジスタを液晶表示装置用アレイ基板のスイッチング素子として使用する場合には、nタイプの薄膜トランジスタが用いられ、液晶に電圧を印加することによって、スイッチング要素として駆動される。
図1において、基板10上の各画素領域P内のスイッチング領域TrAには、高濃度ドーピングされたソース領域13d及びドレイン領域13eと、上部のゲート電極21に対応してドーピングされてないアクティブ領域13aと、アクティブ領域13aとソース領域13d及びドレイン領域13eとの間の低濃度にドーピングされたLDD領域13b、13cとにより構成されたポリシリコンの第1半導体層13が形成されている。また、第1半導体層13上には、ゲート絶縁膜16が形成され、ゲート絶縁膜16上には、ゲート電極21が形成されている。
この場合、n領域nAに形成されたnタイプの薄膜トランジスタnTrの第2半導体層53には、第1ソース領域53d及び第1ドレイン領域53eとアクティブ領域53aとの間に、各々LDD領域53b、53cがさらに形成される。また、p領域pAに形成されたpタイプの薄膜トランジスタpTrにおいては、アクティブ領域54aと、第2ソース領域54b及び第2ドレイン領域54cとを有する第3半導体層54が形成される。
また、LDD領域を形成するためのマスク工程及び追加工程を省略して、工程時間を短縮することにより生産性を向上させた液晶表示装置用アレイ基板及びその製造方法並びに多結晶シリコン薄膜トランジスタを提供することを目的とする。
また、本発明によれば、LDD領域を形成しないで漏洩電流を效果的に減少させた新構造のポリシリコンを利用することができる。
さらに、本発明による薄膜トランジスタ及びこれを利用した液晶表示用アレイ基板の製造方法によれば、LDD領域を形成するためのマスク工程を省略して追加工程なしにポリシリコンを利用することによって、工程時間の短縮による生産性を向上させることができる。
以下、図面を参照しながら、本発明の実施の形態1について詳細に説明する。
図3は、本発明の実施の形態1によるポリシリコンを利用した液晶表示装置用アレイ基板を示す断面図であり、スイッチング素子である薄膜トランジスタが形成された部分を切断した状態を示している。
スイッチング領域TrAには、ポリシリコンで構成された第1半導体層115と、第1半導体層115の一部を覆うゲート絶縁膜119が形成され、ゲート絶縁膜119上には、ゲート電極125が形成されている。
より正確には、ホットキャリアの注入がさらに困難な構造になるので、漏洩電流を抑制することができる。
図4A〜図4Kは、本発明の実施の形態1によるポリシリコンを利用した薄膜トランジスタを備えた液晶表示装置用アレイ基板の製造工程を段階別に示す断面図である。
図4A〜図4Kにおいては、1つの画素領域において、スイッチング素子である薄膜トランジスタが形成される部分を示している。
すなわち、ゲート電極125(及びゲート配線)の外部に露出した第1絶縁層(図4D内の117)に対するエッチング時にオーバーエッチング(over etching)を行う。
すなわち、ゲート絶縁膜119は、オーバーエッチングにより、ゲート電極125に対して、アンダーカット(under cut)形状となる。
なお、図4Fにおける第1絶縁層(図4D内の117)のエッチング時のエッチング液濃度及びエッチング時間等を調節することによって、ゲート電極125(及びゲート配線)の下部の内側にオーバーエッチングされる幅を調節することができる。
本発明の実施の形態1においては、図4Gに示したように、フォトレジストパターン181が残っている状態で高濃度ドーピング処理を行うものとする。その後、フォトレジストパターン181は、ストリップされて除去される。
高濃度ドーピング処理の完了後、フォトレジストパターン181は、ストリップされて除去される。
薄膜トランジスタTrのみを必要とする部分、すなわち、駆動回路部は、後に形成される画素電極(図3内の160)が不必要なので、ソース電極140及びドレイン電極142を形成する段階、または、ソース電極140及びドレイン電極142上に、ドレインコンタクトホール(図3内の153)を有さない保護層(図3内の150)を形成する段階まで行うことのみによって完成する。
すなわち、図4Jにおいて、ソース電極140及びドレイン電極142の上部に無機絶縁物質(例えば、酸化シリコンSiO2、または、窒化シリコンSiNx)を蒸着するか、または、有機絶縁物質(例えば、ベンゾシクロブテンBCB、または、フォトアクリル)をコーティングすることによって保護層150を形成し、さらに、保護層150をパターニングすることによって、ドレイン電極142の一部を露出させるドレインコンタクトホール153を形成する。
画素電極160は、前述のように、ドレインコンタクトホール153を通じて、ドレイン電極142と接触する。
層間絶縁膜130は、ゲート電極125、ゲート絶縁膜119、第2アクティブ領域115b及び第3アクティブ領域115cと共に、第1キャビティ133a、133bを構成する。
第1キャビティ133a、133bは、空気、不活性気体または真空で満たされる。
また、ゲート電極125とゲート絶縁膜119は、オーバーハング(overhang)形状であって、第1半導体層115は、ポリシリコーンシリコンで構成される。
アクティブ領域は、ゲート絶縁膜119に対応する第1アクティブ領域115aと第1アクティブ領域115a及びソース領域115dとの間の第2アクティブ領域115bと、第1アクティブ領域115aとドレイン領域115eとの間の第3アクティブ領域115cとにより構成される。
ゲート絶縁膜119及びゲート電極125を形成する段階は、第1半導体層115の上部に無機絶縁物質で第1絶縁層117を形成する段階と、第1絶縁層117の上部に第1金属層124を形成する段階(図4B参照)と、第1金属層124をパターニングしてゲート電極125を形成する段階(図4D参照)と、ゲート電極125をエッチングマスクとして利用し、第1絶縁層117をオーバーエッチングすることによってゲート絶縁膜119を形成する段階(図4F参照)と、を含む。
前述のように、高濃度不純物は、nタイプまたはpタイプの不純物であり、層間絶縁膜130は、無機絶縁物質により構成される。
層間絶縁膜130は、ゲート電極125、ゲート絶縁膜119、第2アクティブ領域115b及び第3アクティブ領域115cと共に、第1キャビティ133a、133bを構成する。
さらに、本発明による薄膜トランジスタ及びこれを利用した液晶表示用アレイ基板の製造方法によれば、LDD領域を形成するためのマスク工程を省略して追加工程なしにポリシリコンを利用することによって、工程時間の短縮による生産性を向上させることができる。
次に、本発明の実施の形態2による液晶表示装置用アレイ基板について説明する。
本発明の実施の形態2においては、駆動回路部に形成される駆動素子として、CMOS(complementary metal−oxide semiconductor)構造のインバータが形成される。
CMOSインバータは、nタイプの薄膜トランジスタとpタイプの薄膜トランジスタとの組で構成され、相互に異なるタイプの薄膜トランジスタで構成される。
以下、ソース領域及びドレイン領域を形成するためのドーピング工程を主として説明する。
図5は、本発明の実施の形態2によるポリシリコンを利用した駆動回路部のCMOS構造のインバータを示す断面図であり、薄膜トランジスタを備えた液晶表示装置用アレイ基板に適用可能なインバータの断面を示している。
また、図中右側には、pタイプの不純物が高濃度ドーピングされた、すなわち、p+ドーピングされた第2ソース領域216d及び第2ドレイン領域216eを有する第3半導体層216を備えたpタイプの薄膜トランジスタpTrが構成されている。
これらのnタイプ及びpタイプの薄膜トランジスタnTr、pTrにより、CMOS構造のインバータが構成されている。
また、第2半導体層215の第1アクティブ領域215aの両側には、その上部に第2キャビティ233a、233bが形成される第2アクティブ領域215b及び第3アクティブ領域215cが形成されている。
同様に、第3半導体層216の第1アクティブ領域216aの両側には、その上部に第3キャビティ234a、234bが形成される第2アクティブ領域216b及び第3アクティブ領域216cが形成されている。
一方、第3半導体層216の第2アクティブ領域216b及び第3アクティブ領域216cの各外側には、高濃度のpタイプの不純物がドーピングされた第2ソース領域216d及び第2ドレイン領域216eが形成されている。
本発明の実施の形態2によるポリシリコンを利用した薄膜トランジスタを備えた液晶表示装置用アレイ基板の製造方法は、前述の実施の形態1による液晶表示装置と同一工程が多いので、同一工程の段階については、その説明を省略したり簡略化して、前述と異なる各半導体層215、216のドーピング工程を主として説明する。
本発明の実施の形態2においては、ドーピングされる以前のアイランド状の各半導体層215、216を形成する段階から、各半導体層215、216の上部で第1絶縁層及びゲート電極を形成する段階までの工程は、前述の実施の形態1と同一工程なので、その後の工程進行について説明する。
これにより、第2ゲート電極225と第2ゲート絶縁膜219との関係、及び、第3ゲート電極226と第3ゲート絶縁膜220との関係は、各々オーバーハング形状になる。
以下、各ゲート電極225、226の上部に残っている第1フォトレジストパターン(図示せず)をストリップして除去する。
一般的に、CMOS構造のインバータを駆動回路部に構成すると、各画素領域Pのスイッチング素子は、nタイプの薄膜トランジスタnTrを形成するが、n領域nAと同一状態となるように第1フォトレジストパターン281が形成される。
すなわち、高濃度ドーピングによってドーピングされた第1ソース領域215d及び第1ドレイン領域215eと、第2ゲート電極225で遮断されることによってドーピングされないでその上部に第2ゲート絶縁膜219が形成された第1アクティブ領域215aと、第1アクティブ領域215aと第1ソース領域215d及び第1ドレイン領域215eとの間に形成され、第2キャビティ(後続工程で形成される)に対応する第2アクティブ領域215b及び第3アクティブ領域215cとに区分される。
続いて、図6Cに示したように、新しいフォトレジストを塗布して、これを露光現像することにより、p領域pAに対しては第3ゲート電極226及び第3半導体層216が露出されるようにして、n領域nA及びスイッチング領域(図3内のTrA)のみに対して、全面を覆うように(または、最小限でも第2半導体層215を遮るように)第2フォトレジストパターン283を形成し、第2フォトレジストパターン283及び第3ゲート電極226をドーピングマスクとして、高濃度のpタイプの不純物をイオン注入による高濃度ドーピングを行う。
すなわち、pタイプの不純物が高濃度ドーピングされた第2ソース領域216d及び第2ドレイン領域216eと、ドーピングされないでその上部に第3ゲート絶縁膜220が形成された第1アクティブ領域216aと、第2ソース領域216d及び第2ドレイン領域216eと第1アクティブ領域216aとの間に形成され、第3キャビティ(後続工程で形成される)に対応する第2アクティブ領域216b及び第3アクティブ領域216cとに区分される。
これに対し、図2に示した従来構造においては、LDD領域53b、53cと、nタイプ及びpタイプのソース領域53d、54b及びドレイン領域53e、54cを有する各半導体層53、54を形成させるために、総計3回のマスク工程が行われる。
従って、本発明の実施の形態2によるCMOS構造のインバータを駆動回路部に含む液晶表示装置用アレイ基板の製造方法は、従来のアレイ基板の製造方法に比べて、1回のマスク工程を省略することができ、生産性側面において效果的である。
すなわち、先にn領域nAにフォトレジストパターンを形成してn領域nAを遮断し、p領域pAにpタイプのドーピングを行い、その後に、p領域pAにフォトレジストパターンを形成してp領域pAを遮断し、p領域pAにnタイプのドーピングを行うようにしてもよい。
最後に、図6Dにおいて、高濃度ドーピングにより各ソース領域215d、215e及び各ドレイン領域216d、216eが形成された基板210上に、無機絶縁物質を蒸着して層間絶縁膜230を形成し、これをパターニングすることによって、第1、2ソース領域215d、215e及び第1、2ドレイン領域216d、216eを各々露出させる第1〜第4半導体層コンタクトホール236a、236b、237a、237bを形成する。
各キャビティ233a、233b、234a、234bには、前述と同様に、空気、不活性気体または真空が満たされる。
すなわち、保護層250をパターニングすることによって、スイッチング領域のドレイン電極を露出させるドレインコンタクトホール(図3内の153)を形成する。
また、保護層250の上部に、透明導電性物質層を形成してパターニングし、ドレインコンタクトホールを通じてスイッチング素子のドレイン電極と接触する画素電極(図3内の160)を各画素領域P別に形成して、本発明の実施の形態2に係る液晶表示装置用アレイ基板が完成する。
また、nタイプの薄膜トランジスタnTr及びpタイプの薄膜トランジスタpTrは、各々第2キャビティ233a、233b及び第3キャビティ234a、234bを含む。
第2半導体層215は、Nアクティブ領域215a、215b、215cと、Nアクティブ領域の両側に配置され、nタイプの高濃度不純物n+でドーピングされたNソース領域215d及びNドレイン領域215eと、により構成される。
第3半導体層216は、Pアクティブ領域216a、216b、216cと、Pアクティブ領域の両側に配置され、pタイプの高濃度不純物p+でドーピングされたPソース領域216d及びPドレイン領域216eと、により構成される。
さらに、第1〜第3ゲート絶縁膜119、219、220と、第1〜第3ゲート電極125、225、226を形成する段階は、第1〜第3半導体層115、215、216の上部に無機絶縁物質で構成された絶縁層を形成する段階と、絶縁層の上部に金属層を形成する段階と、金属層をパターニングして第1〜第3ゲート電極125、225、226を形成する段階と、第1〜第3ゲート電極125、225、226をエッチングマスクとして利用し、絶縁層をオーバーエッチングすることによって、第1〜第3絶縁膜119、219、220を形成する段階を含む。
Claims (24)
- 表示部と、前記表示部を取り囲む駆動回路部とを有する基板と、
前記基板の表示部に形成されて、アクティブ領域と、前記アクティブ領域の両側に配置されるソース領域及びドレイン領域とを有する第1半導体層と、
前記第1半導体層の上部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成され、前記アクティブ領域に対応して、前記ゲート絶縁膜より広い幅を有するゲート電極と、
前記ゲート電極の上部に形成され、前記ソース領域及び前記ドレイン領域を各々露出する半導体層コンタクトホールを有して、前記ゲート電極、前記ゲート絶縁膜及び前記アクティブ領域と共に、第1キャビティを構成する層間絶縁膜と、
前記層間絶縁膜の上部に形成され、前記半導体層コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と各々接触するソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極の上部に形成され、前記ドレイン電極を露出するドレインコンタクトホールを有する保護層と、
前記保護層の上部に形成され、前記ドレインコンタクトホールを通じて前記ドレイン電極と接触する画素電極と、
を含むことを特徴とする液晶表示装置用アレイ基板。 - 前記ゲート電極及び前記ゲート絶縁膜は、オーバーハング(overhang)形状であることを特徴とする請求項1に記載の液晶表示装置用アレイ基板。
- 前記第1半導体層は、ポリシリコンにより構成されることを特徴とする請求項1に記載の液晶表示装置用アレイ基板。
- 前記ソース領域及び前記ドレイン領域は、nタイプまたはpタイプの高濃度不純物でドーピングされたことを特徴とする請求項1に記載の液晶表示装置用アレイ基板。
- 前記アクティブ領域は、不純物がドーピングされていないシリコンにより構成されることを特徴とする請求項1に記載の液晶表示装置用アレイ基板。
- 前記アクティブ領域は、
前記ゲート絶縁膜に対応する第1アクティブ領域と、
前記第1アクティブ領域と前記ソース領域との間の第2アクティブ領域と、
前記第1アクティブ領域と前記ドレイン領域との間の第3アクティブ領域と、
により構成されることを特徴とする請求項1に記載の液晶表示装置用アレイ基板。 - 前記キャビティは、空気、不活性気体または真空で満たされることを特徴とする請求項1に記載の液晶表示装置用アレイ基板。
- 前記ゲート電極に連結されるゲート配線と、
前記ソース電極に連結され、前記ゲート配線と交差するデータ配線と、
をさらに含むことを特徴とする請求項1に記載の液晶表示装置用アレイ基板。 - 前記駆動回路部に形成され、CMOSインバータを備えた駆動回路をさらに含み、
前記CMOSインバータは、
第2半導体層を備えたnタイプの薄膜トランジスタと、
第3半導体層を備えたpタイプの薄膜トランジスタとを含み、
前記nタイプの薄膜トランジスタは、第2アクティブ領域と、前記第2アクティブ領域の両側に配置されるソース領域及びドレイン領域とを有する前記第2半導体層と、
前記第2半導体層の上部に形成される第2ゲート絶縁膜と、
前記第2ゲート絶縁膜の上部に形成され、前記第2アクティブ領域に対応して、前記第2ゲート絶縁膜より広い幅を有する第2ゲート電極と、
前記第2ゲート電極の上部に形成され、前記第2ゲート電極、前記第2ゲート絶縁膜及び前記第2アクティブ領域と共に、第2キャビティを構成する前記層間絶縁膜とを含み、
前記pタイプの薄膜トランジスタは、第3アクティブ領域と、前記第3アクティブ領域の両側に配置されるソース領域及びドレイン領域とを有する前記第3半導体層と、
前記第3半導体層の上部に形成される第3ゲート絶縁膜と、
前記第3ゲート絶縁膜の上部に形成され、前記第3アクティブ領域に対応して、前記第3ゲート絶縁膜より広い幅を有する第3ゲート電極と、
前記第3ゲート電極の上部に形成され、前記第3ゲート電極、前記第3ゲート絶縁膜及び前記第3アクティブ領域と共に、第3キャビティを構成する前記層間絶縁膜とを含むことを特徴とする請求項1に記載の液晶表示装置用アレイ基板。 - 前記第2半導体層及び第3半導体層は、ポリシリコンにより構成されることを特徴とする請求項9に記載の液晶表示装置用アレイ基板。
- 前記第2半導体層は、
前記第2アクティブ領域と、
前記第2アクティブ領域の両側に配置され、nタイプの高濃度不純物でドーピングされたソース領域及びドレイン領域と、により構成されて、
前記第3半導体層は、
前記第3アクティブ領域と、
前記第3アクティブ領域の両側に配置され、pタイプの高濃度不純物でドーピングされたソース領域及びドレイン領域と、
により構成されることを特徴とする請求項9に記載の液晶表示装置用アレイ基板。 - 表示部と、前記表示部を取り囲む駆動回路部とを有する基板の上部の前記表示部に、第1半導体層を形成する段階と、
前記第1半導体層の上部に、絶縁層を形成する段階と、
前記絶縁層の上部に、ゲート電極を形成する段階と、
前記絶縁層をエッチングして前記ゲート電極より狭い幅のゲート絶縁膜を形成する段階と、
前記第1半導体層の中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とが定義されるように、前記ゲート電極をドーピングマスクとして利用し、前記第1半導体層を高濃度不純物でドーピングする段階と、
前記ゲート電極の上部に、前記ソース領域及び前記ドレイン領域を露出する半導体層コンタクトホールを有して、前記ゲート電極、前記ゲート絶縁膜及び前記アクティブ領域と共に、第1キャビティを構成する層間絶縁膜を形成する段階と 前記層間絶縁膜の上部に、前記半導体層コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と各々接触するソース電極及びドレイン電極を形成する段階と、
前記ソース電極及び前記ドレイン電極の上部に、前記ドレイン電極を露出するドレインコンタクトホールを有する保護層を形成する段階と、
前記保護層の上部に、前記ドレインコンタクトホールを通じて前記ドレイン電極と接触する画素電極を形成する段階と、
を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。 - 前記第1半導体層を形成する段階は、
前記基板の上部に非晶質シリコン層を形成する段階と、
前記非晶質シリコン層を結晶化してポリシリコン層を形成する段階と、
前記ポリシリコン層をパターニングして前記第1半導体層を形成する段階と、
を含むことを特徴とする請求項12に記載の液晶表示装置用アレイ基板の製造方法。 - 前記ゲート絶縁膜及び前記ゲート電極を形成する段階は、
前記第1半導体層の上部に無機絶縁物質で前記絶縁層を形成する段階と、
前記絶縁層の上部に金属層を形成する段階と、
前記金属層をパターニングして前記ゲート電極を形成する段階と、
前記ゲート電極をエッチングマスクとして利用し、前記絶縁層をオーバーエッチングすることによって前記ゲート絶縁膜を形成する段階と、
を含むことを特徴とする請求項12に記載の液晶表示装置用アレイ基板の製造方法。 - 前記高濃度不純物は、nタイプまたはpタイプの不純物であることを特徴とする請求項12に記載の液晶表示装置用アレイ基板の製造方法。
- 前記層間絶縁膜は、無機絶縁物質により構成されることを特徴とする請求項12に記載の液晶表示装置用アレイ基板の製造方法。
- 前記ソース電極及び前記ドレイン電極を形成する段階に続いて、
前記ゲート電極に連結されるゲート配線を形成する段階と、
前記ゲート配線と交差して、前記ソース電極に連結されるデータ配線を形成する段階と、
をさらに含むことを特徴とする請求項12に記載の液晶表示装置用アレイ基板の製造方法。 - 表示部及び駆動回路部が定義された基板の上部において、前記表示部には、第1半導体層を形成し、前記駆動回路部には、第2半導体層及び第3半導体層を形成する段階と、
前記第1半導体層、前記第2半導体層及び第3半導体層の上部に、各々第1絶縁層、第2絶縁層及び第3絶縁層を形成する段階と、
前記第1絶縁層、第2絶縁層及び第3絶縁層の上部に、各々第1ゲート電極、
第2ゲート電極及び第3ゲート電極を形成する段階と、
前記第1絶縁層、第2絶縁層及び第3絶縁層をエッチングして前記第1ゲート電極、第2ゲート電極及び第3ゲート電極より狭い幅の第1ゲート絶縁膜、第2ゲート絶縁膜及び第3ゲート絶縁膜を形成する段階と、
前記第3半導体層を覆う第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターン、前記第1ゲート電極及び第2ゲート電極をドーピングマスクとして利用し、nタイプの高濃度不純物をドーピングすることによって、前記第1半導体層及び前記第2半導体層の各々に、中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とを形成する段階と、
前記第1フォトレジストパターンを除去する段階と、
前記第1半導体層及び第2半導体層を覆う第2フォトレジストパターンを形成する段階と、
前記第2フォトレジストパターン及び前記第3ゲート電極をドーピングマスクとして利用し、pタイプの高濃度不純物をドーピングすることによって、前記第3半導体層に、中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とを形成する段階と、
前記第2フォトレジストパターンを除去する段階と、
前記第1ゲート電極、前記第2ゲート電極及び前記第3ゲート電極の上部に、前記第1半導体層、前記第2半導体層及び前記第3半導体層の各々のソース領域及びドレイン領域を露出する半導体層コンタクトホールを有して、前記第1ゲート電極、前記第1ゲート絶縁膜、及び前記第1半導体層のアクティブ領域と共に、第1キャビティを構成し、前記第2ゲート電極、前記第2ゲート絶縁膜、及び前記第2半導体層のアクティブ領域と共に、第2キャビティを構成し、前記第3ゲート電極、前記第3ゲート絶縁膜、及び前記第3半導体層のアクティブ領域と共に、第3キャビティを構成する層間絶縁膜を形成する段階と、
前記層間絶縁膜の上部に、前記半導体層コンタクトホールを通じて前記第1半導体層のソース領域及びドレイン領域と接触する第1ソース電極及び第1ドレイン電極と、前記半導体層コンタクトホールを通じて前記第2半導体層のソース領域及びドレイン領域と接触する第2ソース電極及び第2ドレイン電極と、前記半導体層コンタクトホールを通じて前記第3半導体層のソース領域及びドレイン領域と接触する第3ソース電極及び第3ドレイン電極とを形成する段階と、
前記第1ソース電極及び第1ドレイン電極と、前記第2ソース電極及び第2ドレイン電極と、前記第3ソース電極及び第3ドレイン電極との上部に、前記第1ドレイン電極を露出するドレインコンタクトホールを有する保護層を形成する段階と、
前記保護層の上部に、前記ドレインコンタクトホールを通じて前記第1ドレイン電極と接触する画素電極を形成する段階と、
を含むことを特徴とする液晶表示装置用アレイ基板の製造方法。 - 前記第1半導体層、前記第2半導体層及び前記第3半導体層を形成する段階は、
前記基板の上部に、非晶質シリコン層を形成する段階と、
前記非晶質シリコン層を結晶化してポリシリコン層を形成する段階と、
前記ポリシリコン層をパターニングして前記第1半導体層、前記第2半導体層及び前記第3半導体層を形成する段階と、
を含むことを特徴とする請求項18に記載の液晶表示装置用アレイ基板の製造方法。 - 前記第1ゲート絶縁膜、前記第2ゲート絶縁膜及び前記第3ゲート絶縁膜と、
前記第1ゲート電極、前記第2ゲート電極及び前記第3ゲート電極とを形成する段階は、
前記第1半導体層、前記第2半導体層及び前記第3半導体層の上部に無機絶縁物質で構成された絶縁層を形成する段階と、
前記絶縁層の上部に金属層を形成する段階と、
前記金属層をパターニングして前記第1ゲート電極、前記第2ゲート電極及び前記第3ゲート電極を形成する段階と、
前記第1ゲート電極、前記第2ゲート電極及び前記第3ゲート電極をエッチングマスクとして利用し、前記絶縁層をオーバーエッチングすることによって、前記第1ゲート絶縁膜、前記第2ゲート絶縁膜及び前記第3ゲート絶縁膜を形成する段階と、
を含むことを特徴とする請求項18に記載の液晶表示装置用アレイ基板の製造方法。 - 基板の上部に形成されて、中央部のアクティブ領域と、前記アクティブ領域の両側のソース領域及びドレイン領域とを含むポリシリコン層と、
前記ポリシリコン層の上部に形成されるゲート絶縁膜と、
前記ゲート絶縁膜の上部に形成され、前記アクティブ層に対応して、前記ゲート絶縁膜より広い幅を有するゲート電極と、
前記ゲート電極の上部に形成されて、前記ソース領域及び前記ドレイン領域を各々露出する半導体層コンタクトホールを有して、前記ゲート電極、前記ゲート絶縁膜及び前記アクティブ領域と共に、キャビティを構成する層間絶縁膜と、
前記層間絶縁膜の上部に形成されて、前記半導体層コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と各々接触するソース電極及びドレイン電極と、
を含むことを特徴とする多結晶シリコン薄膜トランジスタ。 - 前記ゲート電極及び前記ゲート絶縁膜は、オーバーハング(overhang)形状であることを特徴とする請求項21に記載の多結晶シリコン薄膜トランジスタ。
- 前記アクティブ領域は、不純物がドーピングされていないシリコンにより構成されて、前記ソース領域及び前記ドレイン領域は、高濃度不純物がドーピングされたシリコンにより構成されることを特徴とする請求項21に記載の多結晶シリコン薄膜トランジスタ。
- 前記キャビティは、空気、不活性気体または真空で満たされることを特徴とする請求項21に記載の多結晶シリコン薄膜トランジスタ。
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