KR100477106B1 - 엠아이씨/엠아이엘씨를 이용한 평판표시장치의 제조방법 - Google Patents
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Abstract
본 발명은 MIC/MILC 를 이용하여 공정을 단순화하고, 콘택저항 및 누설전류를 감소시킬 수 있는 2층구조의 소오스/드레인 전극을 구비한 액티브 매트릭스형 유기전계 발광표시장치를 제조하는 방법에 관한 것이다.
본 발명의 유기전계 발광표시장치의 제조방법은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 기판전면에 제1금속막을 형성하는 단계와; 상기 제1금속막을 이용하여 상기 비정질 실리콘막의 반도체층을 다결정 실리콘막의 반도체층으로 결정화시키는 단계와; 기판전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막과 게이트 절연막을 식각하여 상기 반도체층을 노출시키는 콘택홀을 형성하는 단계와; 기판전면에 투명도전막과 제2금속막을 순차적으로 형성하는 단계와; 하프톤 마스크를 이용하여 상기 투명도전막과 제2금속막을 패터닝하여, 상기 콘택홀을 통해 상기 노출된 반도체층과 콘택되는 2층구조의 소오스/드레인 전극을 형성함과 동시에 화소전극을 형성하는 단계를 포함한다.
Description
본 발명은 액티브 매트릭스형 평판표시장치에 관한 것으로서, 보다 상세하게는 MIC/MILC(Metal Induced Crystallization/Metal Induced Lateral Crystallization)를 이용하여 공정을 단순화하고, 콘택저항 및 누설전류를 감소시킬 수 있는 2층구조의 소오스/드레인 전극을 구비한 유기전계 발광표시장치의 제조방법에 관한 것이다.
유기전계 발광표시장치에 있어서, 통상적으로 소오스/드레인 전극과 화소전극을 별도의 마스크를 사용하여 형성하였지만, 공정단순화를 위하여 투명도전막을 이용하여 하나의 마스크로 화소전극과 소오스/드레인 전극을 동시에 형성하기도 하였다. 투명도전막으로 화소전극과 소오스/드레인 전극을 형성하는 방법은 한번의 마스크공정만으로 화소전극과 소오스/드레인 전극을 형성하므로 공정을 단순화시킬 수는 있지만, 소오스/드레인 전극의 배선저항이 증가하는 문제점이 있었다.
한편, 종래에는 소오스/드레인 전극의 배선저항을 감소시키기 위하여 투명도전막과 금속막의 2층구조를 채택하였는데, 이 경우에는 소오스/드레인 영역과 투명도전막이 직접 콘택되어 콘택저항이 증가하는 문제점이 있었다.
도 1은 종래의 액티브 매트릭스형 유기전계 발광표시장치의 단면구조를 도시한 것이다.
도 1을 참조하면, 종래의 액티브 매트릭스형 유기전계 발광표시장치는 절연기판(100)상에 버퍼층(110)이 형성되고, 버퍼층(110)상에 다결정 실리콘막으로 된 반도체층(120)이 형성된다. 이때, 상기 반도체층(120)은 기판전면상에 비정질 실리콘막을 증착한 다음 고상결정화방법(SPC, solid phase crystallization), 레이저 결정화방법(ELA, eximer laser anealing) 등과 같은 결정화방법을 통하여 다결정실리콘막으로 결정화하고, 패터닝하여 형성한다.
상기 반도체층(120)을 포함한 버퍼층(110)상에 게이트 절연막(130)을 형성하고, 그의 상부에 게이트전극(135)을 형성한다. 상기 게이트 전극(135)을 마스크로 이용하여 n형 또는 p형의 고농도 불순물을 상기 반도체층(120)으로 이온주입하여 소오스/드레인 영역(121), (122)을 형성한다.
이어서, 기판전면에 층간 절연막(140)을 증착한 다음 상기 층간 절연막(140)과 게이트 절연막(130)을 식각하여 상기 소오스/드레인 영역(121), (122)을 노출시 키는 콘택홀(141), (142)을 형성한다.
다음, 콘택저항을 감소시키기 위하여 실리사이드공정을 수행하는데, 기판전면에 Ni 또는 Cr 등과 같은 실리사이드가 가능한 금속막을 기판전면에 증착한 다음 열처리한다. 따라서, 상기 콘택홀(141), (142)에 의해 노출된 반도체층(120)의 일부분만이 금속막과 반응하고 층간 절연막(140)상의 금속막은 반응하지 않으므로, 상기 콘택홀(141), (142)내에만 금속실리사이드막(150)을 형성한다.
이어서, 상기 반응하지 않고 남아있는 금속막을 제거한 다음 기판전면에 소오스/드레인 전극 및 화소전극을 위한 투명도전막(160)과 금속막(170)을 증착한다. 상기 투명도전막(160)과 금속막(170)을 소오스/드레인 전극용 마스크를 이용하여 패터닝하여 2층구조의 소오스/드레인 전극(171), (172)을 형성한다.
상기 소오스/드레인 전극(171), (172)을 형성한 후, 화소전극으로 작용할 투명도전막의 일부분을 오픈시키기 위하여, 개구부(185)에 대응하는 투명도전막(160)상의 금속막(170)을 별도의 마스크를 이용하여 제거한다. 따라서, 개구부(185)에 대응하는 부분의 투명도전막(165)이 노출되어 화소전극으로 작용한다.
기판전면에 평탄화막(180)을 증착하고 상기 화소전극(165)의 일부분을 노출시키는 개구부(185)를 형성한다. 도면상에는 도시되지 않았으나, 상기 개구부(185)상의 화소전극(165)상에 유기발광층을 형성하고, 그 위에 음극을 형성하면 종래의 유기전계 발광표시장치가 제조된다.
상기한 바와같은 종래의 유기전계 발광표시장치는 소오스/드레인 영역(141), (142)과 소오스/드레인 전극(171), (172)의 투명도전막(160)사이에 금속실리사이드막(150)을 형성하여 줌으로써, 콘택저항을 감소시킬 수 있었다.
그러나, 상기한 유기전계 발광표시장치의 제조방법은 콘택저항을 감소시키기 위한 금속실리사이드막을 형성하기 위해서 별도의 실리사이드공정이 요구되며, 또한, 상기 개구부내의 투명도전막을 노출시키기 위해서 별도의 마스크공정을 수행하여야 하기 때문에 공정이 복잡한 문제점이 있었다.
또한, 종래에는 비정질 실리콘막을 다결정 실리콘막으로 결정화하기 위하여 고상결정화방법 또는 ELA 결정화방법을 사용하였는데, 고상결정화방법은 높은 결정화온도 및 장시간의 공정시간 등의 문제점이 있었으며, ELA 결정화방법은 고가의 장비 및 레이저의 불안정성에 기인하는 시간적 그리고 공간적 불균일성(nonuniformity) 등의 문제점이 있었다.
따라서, 본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 공정을 단순화하고 콘택저항을 감소시킬 수 있는 MIC/MILC 공정을 이용한 유기 전계 발광표시장치의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 디멘죤의 증가없이 멀티플 게이트를 형성하여 누설전류를 감소시킬 수 있는 MIC/MILC공정을 이용한 유기전계 발광표시장치의 제조방법을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 기판전면에 제1금속막을 형성하는 단계와; 상기 제1금속막을 이용하여 상기 비정질 실리콘막의 반도체층을 다결정 실리콘막의 반도체층으로 결정화시키는 단계와; 기판전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 게이트 전극을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막과 게이트 절연막을 식각하여 상기 반도체층을 노출시키는 콘택홀을 형성하는 단계와; 기판전면에 투명도전막과 제2금속막을 순차 형성하는 단계와; 하프톤 마스크를 이용하여 상기 투명도전막과 제2금속막을 패터닝하여, 상기 콘택홀을 통해 상기 노출된 반도체층과 콘택되는 2층구조의 소오스/드레인 전극을 형성함과 동시에 화소전극을 형성하는 단계를 포함하는 평판표시장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와; 기판전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막상에 게이트전극을 형성하는 단계와; 기판전면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막과 게이트 절연막을 식각하여 상기 반도체층을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함한 기판전면에 제1금속막을 형성하는 단계와; 상기 비정질 실리콘막의 반도체층을 다결정 실리콘막의 반도체층으로 결정화시킴과 동시에 상기 노출된 반도체층에 실리사이드막을 형성하는 단계와; 상기 기판전면에 투명도전막과 제2금속막을 순차적으로 형성하는 단계와; 하프톤 마스크를 이용하여 상기 투명도전막과 제2금속막을 패터닝하여, 상기 콘택홀을 통해 상기 노출된 반도체층과 콘택되는 2층구조의 소오스/드레인 전극을 형성함과 동시에 화소전극을 형성하는 단계를 포함하는 평판표시장치의 제조방법을 제공하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 MIC 공정을 이용하여 2층구조의 소오스/드레인 전극을 구비한 유기전계 발광표시장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 2a를 참조하면, 절연기판(200)상에 PECVD(plasma enhanced chemical vapor deposition)법을 이용하여 버퍼층(210)으로 산화막을 3000Å의 두께로 증착한다. 상기 버퍼층(210)상에 비정질 실리콘막(a-Si:H)을 PECVD법으로 500Å의 두께로 증착하고, 470℃의 온도에서 13분 동안 탈수소화공정(dehydrogenation)을 수행한다.
이어서, 상기 비정질 실리콘막을 반도체층 형성을 위한 마스크(도면상에는 도시되지 않음)를 이용하여 패터닝하여 비정질 실리콘막으로 된 반도체층을 형성한다. 기판전면에 Ni 등과 같은 MIC가 가능한 제1금속막을 증착하고, MIC 공정을 수행하여 상기 비정질 실리콘막을 다결정 실리콘막으로 결정화시켜 다결정 실리콘막으로 된 반도체층(220)을 형성한다.
이때, 제1금속막은 반도체층(220)과 콘택되는 부분만 금속실리사이드막(250)으로 되고, 나머지 부분은 반응하지 않고 그대로 존재한다. 따라서, MIC 공정후 반응하지 않고 남아있는 제1금속막을 제거한다. 본 발명의 일실시 예에서는, 제1금속막중 MIC 결정화공정후 반응하지 않고 남아있는 부분을 제거하였으나, 상기 제1금속막을 얇게 형성하는 경우에는 MIC 공정시 모두 금속실리사이드막으로 변화되므로 후속의 제1금속막을 제거하는 공정은 생략된다.
그러므로, 본 발명의 일실시예에서는 낮은 결정화온도에서 짧은 결정화시간으로 비정질 실리콘막을 다결정 실리콘막으로 결정화시켜 줌으로써, 공정시간을 단축할 수 있을 뿐만 아니라 MIC 공정시 금속실리사이드막을 형성하여 줌으로써 공정을 단순화시킴과 동시에 콘택저항을 감소시킬 수 있다.
다음, 기판전면에 게이트 절연막(230)으로 산화막을 1000Å을 증착하고, 상기 게이트 절연막(230)상에 게이트 전극물질, 예를 들면 Mo 등과 같은 금속막을 2500Å의 두께로 증착한 다음 게이트 형성용 마스크(도면상에 도시되지 않음)를 이용하여 상기 금속막을 패터닝하여 게이트전극(235)을 형성한다. 상기 게이트전극(235)을 마스크로 하여 상기 다결정 폴리실리콘막으로 된 반도체층(220)으로 n형 또는 p형의 고농도 불순물을 이온주입하여 소오스/드레인 영역(221), (222)을 형성한다.
상기 게이트전극(235)을 포함한 게이트 절연막(230)상에 층간 절연막(240)을 형성한다. 도면상에는 도시되지 않았으나, 콘택홀 형성용 마스크를 이용하여 상기 층간 절연막(240) 및 게이트 절연막(230)을 식각하여 상기 소오스/드레인 영역(221), (222)을 노출시키는 콘택홀(241), (242)을 형성한다.
도 2b를 참조하면, 기판전면에 ITO와 같은 투명도전막(260)과 저저항의 금속막(270)을 순차 증착하고, 상기 금속막(270)상에 감광막(290)을 도포한다. 이어서, 하프톤 마스크(300)를 이용하여 소오스/드레인 전극부분과 화소부분을 정의한다. 하프톤 마스크(300)는 상기 소오스/드레인 전극부분에 대응하는, 빛을 완전히 차단하는 차단영역(310)과, 상기 화소부분에 대응하는, 빛을 일부분만 투과시키는 반투과영역(320)과, 나머지의 빛을 완전히 투과시키는 투과영역으로 이루어진다.
도 2c를 참조하면, 상기 하프톤 마스크(300)를 이용하여 상기 감광막(290)을 패터닝하면, 감광막(290)중 하프톤 마스크의 투과영역에 대응하는 부분은 모두 제거되고, 또한, 감광막(290)중 반투과영역에 대응하는 부분은 차단영역에 대응하는 부분의 두께보다 얇게 패터닝된다.
도 2d를 참조하면, 상기 패터닝된 감광막(290)을 마스크로 하여 투명도전막(260)과 금속막(270)을 식각하면, 상기 콘택홀(241), (242)을 통해 소오스/드레인 영역(221), (222)에 연결되는 2층구조의 소오스/드레인 전극(271), (272)이 형성됨과 동시에 상기 화소부분의 금속막(270)이 제거되어 그 하부의 투명도전막을 노출시키게 된다. 따라서, 상기 투명도전막(260)중 상기 금속막(270)의 제거에 따라 노출된 부분은 화소전극(265)으로 작용한다.
이어서, 상기 기판전면에 평탄화막(280)을 증착한 다음 식각하여 상기 화소전극(265)의 일부분을 노출시키는 개구부(285)를 형성하고, 도면상에는 도시되지 않았으나 상기 개구부(285)내의 화소전극(265)상에 유기발광층을 형성하고 그위에 음극을 형성하면 본 발명의 실시예에 따른 유기전계 발광표시장치가 제조된다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 MILC 공정을 이용한 2층구조의 소오스/드레인 전극을 구비한 유기전계 발광표시장치의 제조방법을 설명하기 위한 공정단면도를 도시한 것이다.
본 발명의 다른 실시예에 따른 유기전계 발광표시장치의 제조방법은 일실시 예의 방법과 유사하며, 비정질 실리콘막의 반도체층을 다결정 실리콘막으로 결정화시키는 공정이 콘택홀 형성공정 후에 수행되는 것만이 다르다.
즉, 비정질 실리콘막으로 된 반도체층(420a)을 버퍼막(410)상에 형성하고, 게이트 절연막(430)상에 게이트(435)를 형성하며, 상기 반도체층(420a)에 소오스/드레인 영역(421), (422)을 형성하고, 층간 절연막(440)을 증착한 다음 층간 절연막(440)과 게이트절연막(430)을 식각하여 상기 소오스/드레인 영역(421), (422)을 노출시키는 콘택홀(441), (442)을 형성한다.
상기 콘택홀(441), (442)을 형성한 다음 기판전면에 MILC(metal induced lateral crystalization)이 가능한 제1금속막, 예를 들면 Ni 등과 같은 금속막(450a)을 증착한다.
도 3b를 참조하면, MILC 공정을 수행하면, 상기 비정질 실리콘막(420a)은 결정화되어 다결정 실리콘막으로 된 반도체층(420)이 형성됨과 동시에 상기 금속막(450a)은 콘택홀(441), (442)을 통해 노출된 반도체층(420)의 실리콘과 반응하여 금속실리사이드막(450)이 형성된다.
이후, 기판전면에 투명도전막(460)과 소오스/드레인 전극물질(470)을 증착한 다음 하프톤 마스크를 이용하여 2층구조의 소오스/드레인 전극과 화소전극을 형성하는 공정은 일실시예에서와 동일하다.
본 발명의 다른 실시예에서는 MILC 공정을 이용하여 비정질 실리콘막의 결정화공정 및 실리사이드공정을 동시에 수행하여 줌으로써 공정을 단순화할 수 있다. 그리고, 본 발명의 다른 실시예에서는 실리사이드공정이 수행된 후 반응하지 않고 층간 절연막(440)상에 남아있는 금속막(450a)을 제거하였으나, 금속막(450a)을 제거하지 않은 상태에서 소오스/드레인 전극을 형성하기 위한 공정을 진행할 수도 있다.
도 4a 및 도 4b는 본 발명의 박막 트랜지스터가 멀티플 게이트를 갖는 경우 MILC 방법을 이용하여 결정화공정과 실리사이드공정을 동시에 수행하는 방법을 설명하기 위한 예시도이다.
도 4a는 MILC 공정을 수행하기 전을 나타내는 도면으로서, 비정질 실리콘막으로 된 "ㄷ"자형 구조를 갖는 반도체층(420a) 상부에 게이트 전극(435)을 형성하고, 반도체층(420a)중 소오스/드레인 영역에 해당하는 부분을 노출시키는 콘택홀(441), (442)이 형성된다. 이어서, 도 3a 에 도시된 바와 같이 기판 전면에 금속막(450a)을 형성한다. 즉, 게이트(435)와 "ㄷ"자형 반도체층(420a)을 구비한 기판(400)상에 상기 콘택홀(441), (442)을 통해서 접촉하는 금속막(450a)이 형성된다.
도 4b는 MILC 공정을 수행한 후를 나타내는 도면으로서, 상기 비정질 실리콘막의 반도체층(420a)이 다결정 실리콘막의 반도체층(420)으로 결정화되고, 금속막(450a)중 상기 콘택홀(441), (442)을 통해 반도체층과 콘택된 부분만이 실리사이드화되므로, 도 3b와 같이 상기 콘택홀(441), (442)에만 금속실리사이드막(450)이 형성되어진다. 이때, 도면부호 425는 MILC면을 나타낸다.
본 발명의 실시예에서는 반도체층(420)을 "ㄷ" 자형으로 패터닝하여 듀얼 게이트구조를 갖지만, 상기 반도체층(420)을 다양한 형태로 패터닝하여 멀티플 게이트구조로 형성하는 것이 가능하다. 이때, 상기 반도체층(420)에는 멀티플 게이트에 대응하여 멀티플 채널이 형성되어진다.
본 발명의 일실시예에 따른 MIC 공정을 이용하여 멀티플 게이트를 형성하는 경우도 도 4b에서와 같이 반도체층과 게이트전극이 동일한 구조를 갖는다. 다만, MIC 공정을 이용하는 경우에는 반도체층에 MILC 면이 존재하지 않는다. 따라서, 본 발명에서는 디멘죤의 증가없이 멀티플 게이트를 구현하여 누설전류를 감소시킬 수 있다.
상기한 바와같은 본 발명의 실시 예에 따르면, MIC/MILC 공정을 이용하여 비정질 실리콘막을 다결정 실리콘막으로 결정화하는 공정과 금속실리사이드막을 형성하는 실리사이드공정을 동시에 수행함으로써, 공정을 단순화시킬 수 있을 뿐만 아니라 실리사이드 형성에 따른 콘택저항을 감소시킬 수 있다.
또한, 하프톤 마스크를 이용하여 2층구조의 소오스/드레인 전극과 화소전극을 동시에 형성하여 줌으로써 공정을 단순화할 수 있는 이점이 있다.
게다가, 면적의 증가없이 MIC/MILC 공정을 이용하여 멀티플 게이트를 형성하여 줌으로써, 누설전류를 감소시킬 수 있는 이점이 있다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 2층구조의 소오스/드레인 전극을 구비한 평판표시장치의 단면구조를 도시한 도면,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 MIC를 이용하여 2층구조의 소오스/드레인 전극을 구비한 평판표시장치를 제조하는 방법을 설명하기 위한 공정단면도,
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 MILC를 이용하여 2층구조의 소오스/드레인 전극을 구비한 평판표시장치를 제조하는 방법을 설명하기 위한 공정단면도,
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 평판표시장치에 있어서, MILC를 이용하여 멀티 채널층을 구비한 반도체층을 형성하는 방법을 설명하는 예시도,
*도면의 주요 부분에 대한 부호의 설명*
200, 400 : 절연기판 210, 410 : 버퍼층
220, 420 : 반도체층 221, 222, 421, 422 : 소오스/드레인 영역
230, 430 : 게이트 절연막 235, 435 : 게이트
240, 440 : 층간 절연막 241, 242, 451, 452 : 콘택홀
250, 450 : 금속실리사이드막 260, 460 : 투명도전막(ITO)
270, 470 : 금속막 271, 272 : 소오스/드레인 전극
280 : 평탄화막 285 : 개구부
Claims (7)
- 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와;기판전면에 제1금속막을 형성하는 단계와;상기 제1금속막을 이용하여 상기 비정질 실리콘막의 반도체층을 다결정 실리콘막의 반도체층으로 결정화시키는 단계와;기판전면에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막상에 게이트 전극을 형성하는 단계와;기판전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막과 게이트 절연막을 식각하여 상기 반도체층을 노출시키는 콘택홀을 형성하는 단계와;기판전면에 투명도전막과 제2금속막을 순차적으로 형성하는 단계와;하프톤 마스크를 이용하여 상기 투명도전막과 제2금속막을 패터닝하여, 상기 콘택홀을 통해 상기 노출된 반도체층과 콘택되는 2층구조의 소오스/드레인 전극을 형성함과 동시에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극은 멀티플 게이트 구조를 갖으며, 상기 반도체층은 상기 멀티플 게이트에 대응하는 멀티플 채널을 구비하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제1금속막은 MIC가 가능한 금속으로 이루어지고, 제2금속막은 저저항 금속으로 이루어지는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제 1 항에 있어서, 상기 제1금속막은 결정화공정시 금속실리사이드막으로 되어, 상기 반도체층과 소오스/드레인 전극간의 콘택저항을 감소시키는 것을 특징으로 하는 평판표시장치의 제조방법.
- 절연기판상에 비정질 실리콘막의 반도체층을 형성하는 단계와;기판전면에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막상에 게이트전극을 형성하는 단계와;기판전면에 층간 절연막을 형성하는 단계와;상기 층간 절연막과 게이트 절연막을 식각하여 상기 반도체층을 노출시키는 콘택홀을 형성하는 단계와;상기 콘택홀을 포함한 기판전면에 제1금속막을 형성하는 단계와;상기 비정질 실리콘막의 반도체층을 다결정 실리콘막의 반도체층으로 결정화시킴과 동시에 상기 노출된 반도체층에 실리사이드막을 형성하는 단계와;상기 기판전면에 투명도전막과 제2금속막을 순차적으로 형성하는 단계와;하프톤 마스크를 이용하여 상기 투명도전막과 제2금속막을 패터닝하여, 상기 콘택홀을 통해 상기 노출된 반도체층과 콘택되는 2층구조의 소오스/드레인 전극을 형성함과 동시에 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제 5 항에 있어서, 상기 게이트전극은 멀티플 게이트 구조를 갖으며, 상기 반도체층은 상기 멀티플 게이트에 대응하는 멀티플 채널을 구비하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제 5 항에 있어서, 상기 제1금속막은 MILC가 가능한 금속으로 이루어지고, 제2금속막은 저저항 금속으로 이루어지는 것을 특징으로 하는 평판표시장치의 제조방법.
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