KR100307457B1 - 박막 트랜지스터의 제조 방법 - Google Patents
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Abstract
목적 : 본 발명은 도핑을 위한 포토 마스크의 공정 실시 회수를 줄여서 공정 단축 및 불량률의 감소, 그리고 생산성의 향상을 도모할 수 있는 박막 트랜지스터의 제조 방법을 제공함에 있다.
구성 : 본 발명은 마스크를 이용한 포토 리소그라피법으로 패터닝하여 소정 개소에 활성층을 마련하는 공정과, 활성층의 상면 전체에 게이트 절연층을 적층 형성하고 그 위로 금속층을 증착 형성하는 공정과, 금속층을 포토 리소그라피법으로 식각하여 소정개소에 게이트전극이 적층 형성되게 하는 공정과, 게이트전극을 마스크로 삼아 n+ 도핑을 행하여 화소부분 및 CMOS부분의 n-박막의 활성층 양측부가 n+ 실리콘층으로 도핑되게 하는 공정과, 각 게이트전극의 상방으로 포토 레지스트를 도포하고 패터닝하여 화소부분의 n-박막의 게이트전극과 CMOS부분의 p-박막의 게이트전극을 소정 폭으로 축소시킴과 동시에 CMOS부분의 n-박막의 게이트전극 주변이 소정폭으로 실드되게 하는 공정과, 화소부분의 상방을 마스크로 실드하고 CMOS를 p+ 도핑하여 p-박막의 활성층 양측으로 p+ 실리콘층이 도핑 형성되게 하는 공정과, 각 게이트전극에 도포된 포토 레지스트을 제거하고 전체 면에 절연층을 적층 형성한 다음 소정개소마다 콘택홀을 형성하는 공정과, 콘택홀로 금속 또는 ITO 등의 도전물질을 증착하여 소스전극과 드레인전극이 인출되게 하는 공정으로 행해진다.
효과 : 본 발명은 공정의 전반에 걸쳐 포토 리소그라피의 반복 횟수가 대폭 줄어들기 때문에 종래의 방법에 비하여 획기적으로 공정 수를 줄일 수 있어서 얼라인에 의한 불량률을 감소시킬 수 있다.
Description
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 특히 구동회로를 내장한 액티브 매트릭스형 액정 표시소자의 스위칭소자로 활용되고 있는 박막 트랜지스터에서 저누설전류를 위한 LDD 혹은 오프셋 영역을 가지는 박막 트랜지스터 및 CMOS 구동회로를 적은 수의 포토 마스크 공정으로 얻을 수 있는 박막 트랜지스터의 제조 방법에 관한 것이다.
박막 트랜지스터는 액티브 매트릭스 액정 표시장치와 같은 평판 표시소자 등에서 픽셀의 온 오프 스위칭소자로 널리 활용되고 있다. 여기에 적용되는 박막 트랜지스터는 내전압성과 온 오프 전류비가 높아야 하는 조건을 충족해야 한다.
박막 트랜지스터의 종류는 비정질 실리콘 트랜지스터와 다결정 실리콘 트랜지스터가 알려져 있으며, 비정질 실리콘에 비해 다결정 실리콘이 전자 이동율 등의 성능과 신뢰도 면에서 더 좋은 평가를 내리고 있지만 고온 분위기에서 막 형성되는 문제가 있어서 일반적으로는 비정질 실리콘 박막 트랜지스터가 실용화되고 있다.
그러나 최근에 엑시머레이저 장비 등을 활용하여 막 형성을 위한 고온 분위기를 간단하고 저렴한 비용으로 조성할 수 있는 기술적 진보가 이루어짐에 따라 다결정 실리콘 박막 트랜지스터에 대한 관심이 고조되고 있는 실정이다.
상기 액티브 매트릭스 액정 표시장치에서는 반도체의 한쪽으로 게이트, 소스 및 드레인전극을 위치시키는 코플래너 구조(평면형 구조)를 선호하는 경향이 있다.상기 코플래너 구조는 소자의 크기를 최소화할 수 있고, PMOS와 NMOS를 함께 갖추어 상호간의 장단점을 보완하는 특성을 가진다.
도 2는 종래의 일반적인 코플래너 구조로 된 박막 트랜지스터를 도시하고 있다.
도면에서 기판(1)과 버퍼층(2)의 상면 소정 개소에는 포토 리소그라피법에 의해 패터닝되어서 적층 형성된 활성층(3)이 위치하고, 상기 활성층(3)은 절연막(4)에 의해 코팅되고, 이 절연막(4)에는 다시 게이트 메탈층이 증착된 후에 포토 리소그라피 공정을 거쳐 소정의 게이트전극(5)이 위치하게 된다.
상기와 같이 게이트전극(5)을 형성한 다음, 잔여 포토 레지스트층을 제거하고 새로운 포토 레지스트층을 도포하되, 상기 게이트전극(5) 보다 약간 큰 폭으로 도포되도록 패터닝하고 노광, 현상한 후 이온 주입하여 상기 활성층(3)의 양단부에 소스 또는 드레인 콘택층을 정의하여 놓고, 상기 활성층(3)의 양단부에 n-영역을 형성하여 n웰을 형성하고 포토 레지스트층을 제거한 후에 가볍게 이온 도핑시키면 상기 게이트전극(5)과 콘택층 사이로 LDD영역(6)이 남게 된다. 이후, p-영역을 형성하여 p도핑을 수행함으로써 p영역 활성화층을 형성한다.
상기 게이트전극(5)의 상면에 층간절연막(7)을 적층하고 상기 콘택층과 연통되는 비아홀을 형성한 다음, 금속막을 증착하여 소스전극(8) 또는 드레인전극(9)를 형성한다.
마지막으로 소스전극(8)과 드레인전극(9)의 상면에 패시베이션층(10)을 형성하고 필요 개소에 비아홀을 정의한 후 ITO 등의 화소전극(11)을 형성한다.
이와 같은 종래의 박막 트랜지스터 제조 공정에서 포토 리소그라피 공정은 적어도 9회 실시되기 때문에 공정 수의 증가에 따른 생산성의 저하 문제와 제품 불량률의 증가 문제를 피할 수 없었다. 특히 도핑을 위한 포토 마스크 공정은 기판 패턴, 게이트 패턴, n+ 이온주입, n- 이온주입, p+ 이온주입의 5회로 실시되어야 하기 때문에 공정 수를 줄이는데 큰 장애로 작용하고 있다.
따라서 본 발명의 목적은 도핑을 위한 포토 마스크의 공정 실시 회수를 줄여서 공정 단축 및 불량률의 감소, 그리고 생산성의 향상을 도모할 수 있는 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기의 목적을 달성하기 위하여 본 발명은 마스크를 이용한 포토 리소그라피법으로 패터닝하여 소정 개소에 활성층을 마련하는 공정과, 상기 활성층의 상면 전체에 게이트 절연층을 적층 형성하고 그 위로 금속층을 증착 형성하는 공정과, 상기 금속층을 포토 리소그라피법으로 식각하여 소정개소에 게이트전극이 적층 형성되게 하는 공정과, 상기 게이트전극을 마스크로 삼아 n+ 도핑을 행하여 화소부분 및 CMOS부분의 n-박막의 활성층 양측부가 n+ 실리콘층으로 도핑되게 하는 공정과, 상기 각 게이트전극의 상방으로 포토 레지스트를 도포하고 패터닝하여 화소부분의 n-박막의 게이트전극과 CMOS부분의 p-박막의 게이트전극을 소정 폭으로 축소시킴과 동시에 CMOS부분의 n-박막의 게이트전극 주변이 소정폭으로 실드되게 하는 공정과, 상기 화소부분의 상방을 마스크로 실드하고 CMOS를 p+ 도핑하여 p-박막의 활성층양측으로 p+ 실리콘층이 도핑 형성되게 하는 공정과, 상기 각 게이트전극에 도포된 포토 레지스트을 제거하고 전체 면에 절연층을 적층 형성한 다음 소정개소마다 콘택홀을 형성하는 공정과, 상기 콘택홀로 금속 또는 ITO 등의 도전물질을 증착하여 소스전극과 드레인전극이 인출되게 하는 공정으로 행해진다.
이 때, 상기 게이트전극의 상방으로 포토 레지스트층을 적층 형성한 후에 CMOS부분을 마스크로 실드하고 화소부분을 n- 도핑하여 그 하측의 활성층에 LDD 영역이 형성되게 하는 공정을 더 포함할 수도 있다.
만약, 화소부분을 n- 도핑하지 않으면 오프셋 영역이 형성된다.
상술한 본 발명은 공정의 전반에 걸쳐 포토 리소그라피의 반복 횟수가 대폭 줄어들기 때문에 종래의 방법에 비하여 획기적으로 공정 수를 줄일 수 있어서 얼라인에 의한 불량률을 감소시킬 수 있다.
도 1a 내지 도 1j는 본 발명에 따른 박막 트랜지스터의 제조 방법을 도시하는 공정순서도.
도 2는 종래의 CMOS 폴리 실리콘 박막 트랜지스터의 구조를 도시하는 단층도.
**도면의 주요부분에 대한 부호의 설명**
20 : 기판 22 : 버퍼층
24 : 활성층 26 : 게이트절연층
28 : 금속층 30 : 게이트전극
32 : n+ 실리콘층 36 : 마스크
38 : LDD 영역(n-층) 40 : p+ 실리콘층
42 : 절연층 44 : 콘택홀
46 : 소스전극 48 : 드레인전극
이하, 첨부된 도면을 참조하여 본 발명의 제조 방법에 관한 바람직한 실시 예를 상세히 설명한다.
도 1a 내지 도 1g는 본 발명에 따른 박막 트랜지스터의 제조 방법을 도시하는 공정 단면도이다.
도 1a를 참조하면, 기판(20) 상부에 형성된 SiO2 버퍼층(22) 상부에 증착된 비정질 실리콘 상면에 엑시머레이저 등을 조사하여 다결정 실리콘으로 되게 한후, 포토 리소그라피법으로 상기 다결정 실리콘을 패터닝하여 활성층(24)을 형성한다.
활성층(24)의 형성을 끝낸 후에 그 상면 전체에 도 1b의 도시와 같이 게이트절연층(26)을 적층 형성하고, 이어서 상기 게이트절연층(26)을 포함한 모든 영역에 금속층(28)을 증착하여 적층한다.
다음에 상기 금속층(28)을 포토 리소그라피법에 따라 식각하여 도 1c의 도시와 같이 소정개소에 게이트전극(30)이 적층되게 한다. 이 때, 화소부분의 n-박막 게이트전극과 CMOS부분의 p-박막 게이트전극을 실제로 원하는 폭보다 넓게 패터닝한다. 이렇게 하여 적층 형성된 게이트전극(30)을 마스크로 한 셀프 얼라인 방식으로 도 1d의 도시와 같이 n+ 도핑을 행하여 게이트절연층(26)을 개재한 채로 대치하고 있는 활성층(24)의 양측부가 n+ 실리콘층(32)으로 되게 한다.
그리고나서 상기 게이트전극(30)의 상방으로 포토 레지스트를 도포하고 패터닝하여 도 1e의 도시와 같이 화소부분의 n-박막의 게이트전극(30)과 CMOS부분의 p- 박막의 게이트전극(30)이 각각 소정 폭으로 축소된 채로 포토 레지스트층(34)에 의해 피복되게 함과 동시에 CMOS부분의 n- 박막의 게이트전극(30) 주변은 상기 포토 레지스트층(34)에 의해 상기 n+ 실리콘층(32)까지 실드되게 한다.
다음에 도 1f의 도시와 같이 CMOS를 마스크(36)로 실드하고 화소부분만 n- 도핑되게 한다. 이에 따라 상기 화소부분에서는 게이트전극(30)을 마스크로 하여 n- 도핑되는 것이므로 도 1f의 도시와 같이 활성층(24)의 양측에는 n+ 실리콘층(32)과의 사이로 LDD 영역(38)이 형성되어진다. 또한 상기 LDD 영역을 단지 오프셋 영역으로 존치시키고자 할 때는 도 1f의 도핑 공정을 생략하면 된다.
이와 같이 화소부분에 LDD 영역(38) 또는 오프셋 영역을 마련하고 나서 도1g에 도시된 바와 같이, 마스크(36')를 상기 화소부분에 장착한 다음 CMOS부분을 p+ 도핑한다. 이 때 CMOS부분의 n-박막은 게이트전극(30)의 주변이 포토 레지스트층(34)으로 두텁게 피복되어 있기 때문에 그 하측의 n+ 실리콘층(32)은 도핑에 영향을 받지 않게 보호되고, 다만 p-박막의 활성층(24)이 그 상방의 게이트전극(30)을 마스크로 도핑되는 결과가 되어 p+ 실리콘층(40)이 상기 활성층(24)의 양측부에 형성된다.
이와 같이 화소부분의 n-박막의 게이트전극과 CMOS부분의 n-박막 및 p+박막의 게이트전극의 상측 포토 레지스트층(34)을 제거하면 도 1h의 도시와 같은 적층 구조를 가지게 된다. 다음에 도 1i의 도시와 같이 상기 게이트전극(30)의 상면으로 절연층(42)을 적층 형성하고 소정개소마다 콘택홀(44)을 형성한 다음 형성된 콘택홀(44)로 금속 또는 ITO 등의 도전물질을 증착하면 도 1j의 도시와 같이 외부로 소스전극(46)과 드레인전극(48)이 인출된 소망의 박막 트랜지스터를 얻게 된다.
이상 설명한 본 발명은 CMOS 회로가 내장된 폴리 실리콘 박막 트랜지스터의 제조에서 포토 리소그라피 공정이 종래 방법에 비해 2회 줄어 드는 효과가 있기 때문에 생산성의 향상과 제품 불량률을 감소시킬 수 있는 잇점이 있다.
또 포토 마스크 공정에 있어서도 마스크는 단지 화소의 n-박막소자와 CMOS를 선택적으로 실드하여 주면 되는 것이므로 정교하게 얼라인하지 않고도 선택적인 도핑이 가능하여 공정을 신속히 진행할 수 있다. 이와 같이 정교하지 않게 진행하는실드 마스크 공정은 포토 레지스트 공정의 절감 효과를 초래하므로 더욱 생산성의 향상과 불량률의 감소를 도모할 수 있다.
Claims (2)
- 마스크를 이용한 포토 리소그라피법으로 패터닝하여 소정 개소에 활성층을 마련하는 공정과,상기 활성층의 상면 전체에 게이트 절연층을 적층 형성하고 그 위로 금속층을 증착 형성하는 공정과,상기 금속층을 포토 리소그라피법으로 식각하여 소정개소에 게이트전극이 적층 형성되게 하는 공정과,상기 게이트전극을 마스크로 삼아 n+ 도핑을 행하여 화소부분 및 CMOS부분의 n-박막의 활성층 양측부가 n+ 실리콘층으로 도핑되게 하는 공정과,상기 각 게이트전극의 상방으로 포토 레지스트를 도포하고 패터닝하여 화소부분의 n-박막의 게이트전극과 CMOS부분의 p-박막의 게이트전극을 소정 폭으로 축소시킴과 동시에 CMOS부분의 n-박막의 게이트전극 주변이 소정폭으로 실드되게 하는 공정과,상기 화소부분의 상방을 마스크로 실드하고 CMOS를 p+ 도핑하여 p-박막의 활성층 양측으로 p+ 실리콘층이 도핑 형성되게 하는 공정과,상기 각 게이트전극에 도포된 포토 레지스트을 제거하고 전체 면에 절연층을 적층 형성한 다음 소정개소마다 콘택홀을 형성하는 공정과,상기 콘택홀로 금속 또는 ITO 등의 도전물질을 증착하여 소스전극과 드레인전극이 인출되게 하는 공정으로 행해짐을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극의 상방으로 포토 레지스트층을 적층 형성한 후에 CMOS부분을 마스크로 실드하고 화소부분을 n- 도핑하여 그 하측의 활성층에 LDD 영역이 형성되게 하는 공정을 더 포함함을 특징으로 하는 박막 트랜지스터의 제조 방법.
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1999
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